JPH05304267A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH05304267A JPH05304267A JP4107166A JP10716692A JPH05304267A JP H05304267 A JPH05304267 A JP H05304267A JP 4107166 A JP4107166 A JP 4107166A JP 10716692 A JP10716692 A JP 10716692A JP H05304267 A JPH05304267 A JP H05304267A
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- polycrystalline silicon
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】容量値が大きく、かつ容量値のばらつきが小さ
いスタックキャパシタを有する半導体集積回路装置の製
造方法を提供する。 【構成】複数個のパターンに分割した第１の多結晶シリ
コン膜パターン２３の上面および側面上ならびに分割溝
２８内に露出する層間絶縁層２の表面上にかけて連続的
に第２の多結晶シリコン膜２４を形成して第１および第
２の多結晶シリコン膜２３，２４をＭＯＳ型のスタック
キャパシタの下部電極とする。
いスタックキャパシタを有する半導体集積回路装置の製
造方法を提供する。 【構成】複数個のパターンに分割した第１の多結晶シリ
コン膜パターン２３の上面および側面上ならびに分割溝
２８内に露出する層間絶縁層２の表面上にかけて連続的
に第２の多結晶シリコン膜２４を形成して第１および第
２の多結晶シリコン膜２３，２４をＭＯＳ型のスタック
キャパシタの下部電極とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に係わり、特にスタックキャパシタを有する半導
体集積回路装置の製造方法に関する。
造方法に係わり、特にスタックキャパシタを有する半導
体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】図２は従来技術のスタックキャパシタの
製造方法を示す図面であり、（ａ）〜（ｃ）は断面図、
（ｄ）は（ｂ）の上面図である。
製造方法を示す図面であり、（ａ）〜（ｃ）は断面図、
（ｄ）は（ｂ）の上面図である。
【０００３】シリコン基板１０上の層間絶縁層２にこの
シリコン基板に達する容量コンタクト孔１を形成し、多
結晶シリコン膜３を成長しリン拡散を行い導電性にした
（図２（ａ））後、パターニングしてキャパシタ（容
量）の下部電極１３を多結晶シリコン膜３から形成する
（図２（ｂ））。この下部電極１３の平面形状は図２
（ｄ）に示される様に連続的な長方形状となっている。
次に下部電極１３の表面７上に容量絶縁膜５を形成し、
その上にキャパシタの上部電極６を多結晶シリコン膜か
ら形成する（図２（ｃ））。
シリコン基板に達する容量コンタクト孔１を形成し、多
結晶シリコン膜３を成長しリン拡散を行い導電性にした
（図２（ａ））後、パターニングしてキャパシタ（容
量）の下部電極１３を多結晶シリコン膜３から形成する
（図２（ｂ））。この下部電極１３の平面形状は図２
（ｄ）に示される様に連続的な長方形状となっている。
次に下部電極１３の表面７上に容量絶縁膜５を形成し、
その上にキャパシタの上部電極６を多結晶シリコン膜か
ら形成する（図２（ｃ））。
【０００４】
【発明が解決しようとする課題】上記従来の方法でＭＯ
Ｓ型のスタックキャパシタを製造すると、下部電極１３
の表面７の面積が少ないため所望する大きな容量値を得
るのに支障を生じる。一方、下部電極１３の表面にある
深さの溝を形成して凹凸面とする場合は所定の深さの溝
に制御する事が困難なために得られた容量値のばらつき
が大となる。
Ｓ型のスタックキャパシタを製造すると、下部電極１３
の表面７の面積が少ないため所望する大きな容量値を得
るのに支障を生じる。一方、下部電極１３の表面にある
深さの溝を形成して凹凸面とする場合は所定の深さの溝
に制御する事が困難なために得られた容量値のばらつき
が大となる。
【０００５】
【課題を解決するための手段】本発明の特徴は、半導体
基板上の絶縁層の表面上に第１の多結晶シリコン膜を形
成する工程と、前記第１の多結晶シリコン膜を前記絶縁
層の表面に達する分割溝によって複数個のパターンに分
割する工程と、前記分割された第１の多結晶シリコン膜
の上面および側面上ならびに前記分割溝内に露出する絶
縁層の表面上にかけて連続的に第２の多結晶シリコン膜
を形成する工程と、前記第２の多結晶シリコン膜上に容
量絶縁膜を形成する工程と、前記容量絶縁膜上に第３の
多結晶シリコン膜を形成する工程とを有し、前記第１お
よび第２の多結晶シリコン膜をＭＯＳ型のスタックキャ
パシタの下部電極とし前記第３の多結晶シリコン膜を該
スタックキャパシタの上部電極とする半導体集積回路装
置の製造方法にある。
基板上の絶縁層の表面上に第１の多結晶シリコン膜を形
成する工程と、前記第１の多結晶シリコン膜を前記絶縁
層の表面に達する分割溝によって複数個のパターンに分
割する工程と、前記分割された第１の多結晶シリコン膜
の上面および側面上ならびに前記分割溝内に露出する絶
縁層の表面上にかけて連続的に第２の多結晶シリコン膜
を形成する工程と、前記第２の多結晶シリコン膜上に容
量絶縁膜を形成する工程と、前記容量絶縁膜上に第３の
多結晶シリコン膜を形成する工程とを有し、前記第１お
よび第２の多結晶シリコン膜をＭＯＳ型のスタックキャ
パシタの下部電極とし前記第３の多結晶シリコン膜を該
スタックキャパシタの上部電極とする半導体集積回路装
置の製造方法にある。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のＭＯＳ型のスタックキャ
パシタの製造方法を示す図面であり、（ａ）〜（ｄ）は
断面図、（ｅ）は（ｂ）の上面図である。
る。図１は本発明の一実施例のＭＯＳ型のスタックキャ
パシタの製造方法を示す図面であり、（ａ）〜（ｄ）は
断面図、（ｅ）は（ｂ）の上面図である。
【０００７】シリコン基板１０上の層間絶縁層２にこの
シリコン基板に達する容量コンタクト孔１を形成し、膜
厚２００ｎｍ（ナノメータ）〜４００ｎｍの第１の多結
晶シリコン膜３を成長させリン拡散を行い導電性にする
（図１（ａ））。
シリコン基板に達する容量コンタクト孔１を形成し、膜
厚２００ｎｍ（ナノメータ）〜４００ｎｍの第１の多結
晶シリコン膜３を成長させリン拡散を行い導電性にする
（図１（ａ））。
【０００８】次に、層間絶縁層２の表面に達する分割溝
２８によって第１の多結晶シリコン膜３を複数個のパタ
ーンに分割した第１の多結晶シリコン膜パターン２３を
形成する（図１（ｂ））。この分割された多結晶シリコ
ン膜パターン２３の平面形状は図１（ｅ）に示される様
に種々の大きさの複数の長方形状のパターンから成って
いる。
２８によって第１の多結晶シリコン膜３を複数個のパタ
ーンに分割した第１の多結晶シリコン膜パターン２３を
形成する（図１（ｂ））。この分割された多結晶シリコ
ン膜パターン２３の平面形状は図１（ｅ）に示される様
に種々の大きさの複数の長方形状のパターンから成って
いる。
【０００９】次に分割された第１の多結晶シリコン膜２
３の上面および側面上ならびに分割溝２８内に露出する
層間絶縁層２の表面上にかけて連続的に膜厚５０ｎｍ〜
１５０ｎｍの第２の多結晶シリコン膜２４を成長させリ
ン拡散を行い導電性にする（図１（ｃ））。この第１お
よび第２の多結晶シリコン膜２３，２４がＭＯＳ型のス
タックキャパシタの下部電極となる。
３の上面および側面上ならびに分割溝２８内に露出する
層間絶縁層２の表面上にかけて連続的に膜厚５０ｎｍ〜
１５０ｎｍの第２の多結晶シリコン膜２４を成長させリ
ン拡散を行い導電性にする（図１（ｃ））。この第１お
よび第２の多結晶シリコン膜２３，２４がＭＯＳ型のス
タックキャパシタの下部電極となる。
【００１０】次に、第１の多結晶シリコン膜を分割した
ことにより広くなった第２の多結晶シリコン膜の表面上
すなわち下部電極の表面上に容量絶縁膜２５を形成し、
さらにその上にＭＯＳ型のスタックキャパシタの上部電
極となる第３の多結晶シリコン膜２６を形成する。第３
の多結晶シリコン膜２６は膜厚１００ｎｍ〜３００ｎｍ
に成長させリン拡散により導電性になっている。
ことにより広くなった第２の多結晶シリコン膜の表面上
すなわち下部電極の表面上に容量絶縁膜２５を形成し、
さらにその上にＭＯＳ型のスタックキャパシタの上部電
極となる第３の多結晶シリコン膜２６を形成する。第３
の多結晶シリコン膜２６は膜厚１００ｎｍ〜３００ｎｍ
に成長させリン拡散により導電性になっている。
【００１１】
【発明の効果】以上説明したように本発明では、第１の
多結晶シリコン膜を分割溝によって分割しその上に第２
の多結晶シリコン膜を形成して下部電極としたのでその
表面積が広くなり所望する大きな容量値を得ることが出
来る。また分割溝は絶縁層に達するまで形成するので、
溝の深さの代り多結晶シリコン膜の膜厚を制御すればよ
く、膜厚制御は溝の深さの制御より容易に行うことが出
来るから得られた容量値のばらつきは小となる。
多結晶シリコン膜を分割溝によって分割しその上に第２
の多結晶シリコン膜を形成して下部電極としたのでその
表面積が広くなり所望する大きな容量値を得ることが出
来る。また分割溝は絶縁層に達するまで形成するので、
溝の深さの代り多結晶シリコン膜の膜厚を制御すればよ
く、膜厚制御は溝の深さの制御より容易に行うことが出
来るから得られた容量値のばらつきは小となる。
【図１】本発明の一実施例の製造方法を示す図である。
【図２】従来技術の製造方法を示す図である。
【符号の説明】 １ 容量コンタクト孔 ２ 層間絶縁層 ３，６，１３，２３，２４，２６ 多結晶シリコン膜 ５，２５ 容量絶縁膜 ７，１７ 下部電極の表面 １０ シリコン基板 ２８ 分割溝
Claims (1)
- 【請求項１】 半導体基板上の絶縁層の表面上に第１の
多結晶シリコン膜を形成する工程と、前記第１の多結晶
シリコン膜を前記絶縁層の表面に達する分割溝によって
複数個のパターンに分割する工程と、前記分割された第
１の多結晶シリコン膜の上面および側面上ならびに前記
分割溝内に露出する絶縁層の表面上にかけて連続的に第
２の多結晶シリコン膜を形成する工程と、前記第２の多
結晶シリコン膜上に容量絶縁膜を形成する工程と、前記
容量絶縁膜上に第３の多結晶シリコン膜を形成する工程
とを有し、前記第１および第２の多結晶シリコン膜をス
タックキャパシタの下部電極とし前記第３の多結晶シリ
コン膜を該スタックキャパシタの上部電極とすることを
特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107166A JPH05304267A (ja) | 1992-04-27 | 1992-04-27 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107166A JPH05304267A (ja) | 1992-04-27 | 1992-04-27 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304267A true JPH05304267A (ja) | 1993-11-16 |
Family
ID=14452164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107166A Withdrawn JPH05304267A (ja) | 1992-04-27 | 1992-04-27 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304267A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272941B1 (ko) * | 1996-12-24 | 2000-11-15 | 다니구찌 이찌로오 | 반도체장치및그제조방법 |
| US6710392B2 (en) | 2002-02-15 | 2004-03-23 | Renesas Technology Corp. | Semiconductor memory device with increased capacitance and reduced performance fluctuation |
| JP2005093714A (ja) * | 2003-09-17 | 2005-04-07 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR100740292B1 (ko) * | 1999-11-29 | 2007-07-18 | 챠터드 세미컨덕터 매뉴팩춰링 리미티드 | 실린더형 반도체 캐패시터 및 그 제조 방법 |
-
1992
- 1992-04-27 JP JP4107166A patent/JPH05304267A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272941B1 (ko) * | 1996-12-24 | 2000-11-15 | 다니구찌 이찌로오 | 반도체장치및그제조방법 |
| US6188099B1 (en) | 1996-12-24 | 2001-02-13 | Mitsubishi Denki Kabushiki Kaisha | Storage capacitor structure |
| KR100740292B1 (ko) * | 1999-11-29 | 2007-07-18 | 챠터드 세미컨덕터 매뉴팩춰링 리미티드 | 실린더형 반도체 캐패시터 및 그 제조 방법 |
| US6710392B2 (en) | 2002-02-15 | 2004-03-23 | Renesas Technology Corp. | Semiconductor memory device with increased capacitance and reduced performance fluctuation |
| JP2005093714A (ja) * | 2003-09-17 | 2005-04-07 | Nec Electronics Corp | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |