KR100258863B1 - 반도체 메모리 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 서로 다른 용량의 셀을 제조하는 경우 서로 다른 면적의 커패시터를 제조하기 위해 각기 다른 마스크 패턴을 사용함으로써, 제조가 용이하지 않은 문제점과 아울러 집적도가 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판에 다수의 모스 트랜지스터를 제조하는 모스 트랜지스터 제조단계와; 상기 제조된 다수의 모스 트랜지스터 상부에 층간절연막을 증착하는 층간절연막 증착단계와; 제조하는 메모리셀의 용량에 따라 상기 다수의 모스 트랜지스터 상부에 증착한 층간절연막의 상부 일부를 각기 다르게 식각하는 차등식각단계와; 상기 식각된 층간절연막에 콘택홀을 형성하여 상기 다수의 모스 트랜지스터의 소스를 모두 노출시키는 콘택홀 형성단계와; 상기 형성한 콘택홀에 상기 노출된 소스와 접속되는 커패시터를 형성하는 커패시터 형성단계로 이루어져 동일한 면적에 각기 용량이 다른 메모리셀을 용이하게 제조할 수 있는 효과와 아울러 집적도를 향상시키는 효과가 있다.

Description

반도체 메모리 제조방법

본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 동일한 칩 내에서 서로 다른 용량의 커패시터를 동일한 면적에 제조하여 집적도를 향상시키고, 다양한 용량의 메모리셀을 제조하는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.

일반적으로, 반도체 메모리는 기판의 상부에 제조한 모스 트랜지스터와, 그 모스 트랜지스터의 소스에 접속되는 커패시터를 하나의 셀로 하는 구조로 제조된다.

이때, 메모리셀의 커패시터는 사용목적에 따라 전하를 축적하는 유전용량이 서로 상이한 것을 사용할 때가 있다. 보통 커패시터의 유전용량이 적은 것은 동작속도가 빠르지만 고전위와 저전위의 차가 적어 이를 판별하는데 오류가 발생할 수 있으며, 이와 반대로 커패시터의 유전용량이 큰 것은 고전위와 저전위의 차가 커 이를 판별하기 용이하며 데이터 오류가 적은 반면 충전, 방전시간이 비교적 오래 걸려 동작속도가 느려지게 된다.

종래에는 동일한 칩 내에서 서로 다른 용량의 커패시터를 제조하기 위해서는 커패시터의 면적 자체를 조절해야 함으로써, 제조가 용이하지 않았으며 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 반도체 메모리셀의 영역을 분할한 평면도로서, 이에 도시한 바와 같이 최초 기판의 상부에 제조할 메모리셀의 커패시터용량에 따라 각 영역을 분할 한다. 만일 용량이 서로 다른 세 개의 메모리셀을 제조하는 경우 용량이 큰 메모리셀이 제조될 영역을 가장 넓게 설정한다. 즉, 메모리셀이 형성될 각 영역이 제 1영역(100), 제 2영역(200), 제 3영역(300)의 순서로 면적에 차이를 두어 커패시터가 형성될 영역을 확보한다.

그리고, 도2는 상기 각 영역(100,200,300)에 제조된 커패시터의 평면도로서, 이에 도시한 바와 같이 각 영역에 형성된 커패시터(400)는 제 1영역(100), 제 2영역(200), 제 3영역(300)에 제조된 순서로 크기를 점차 작게 형성한다.

이와 같은 커패시터(400)는 트랜치구조를 형성하여 그 트랜치구조내에 형성하거나, 산화막과 다결정실리콘의 선택적 식각을 이용하는 핀형 커패시터 제조방법을 사용하여 제조한다.

그러나, 종래의 반도체 메모리 제조방법은 서로 다른 용량의 셀을 제조하는 경우 서로 다른 면적의 커패시터를 제조하기 위해 각기 다른 마스크 패턴을 사용함으로써, 제조가 용이하지 않은 문제점과 아울러 집적도가 감소하는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 동일한 면적에 서로 다른 용량의 커패시터를 갖는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.

도1은 종래 용량이 다른 메모리셀이 제조될 기판영역 분할을 보인 평면도.

도2는 도1의 각 기판영역에 제조된 커패시터의 평면도.

도3은 본 발명 반도체 메모리 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:모스 트랜지스터

3:층간절연막 4:저장전극

5:유전체 6:플레이트전극

상기와 같은 목적은 기판에 다수의 모스 트랜지스터를 제조하는 모스 트랜지스터 제조단계와; 상기 제조된 다수의 모스 트랜지스터 상부에 층간절연막을 증착하는 층간절연막 증착단계와; 제조하는 메모리셀의 용량에 따라 상기 다수의 모스 트랜지스터 상부에 증착한 층간절연막의 상부 일부를 각기 다르게 식각하는 차등식각단계와; 상기 식각된 층간절연막에 콘택홀을 형성하여 상기 다수의 모스 트랜지스터의 소스를 모두 노출시키는 콘택홀 형성단계와; 상기 형성한 콘택홀에 상기 노출된 소스와 접속되는 커패시터를 형성하는 커패시터 형성단계로 구성하여 동일한 면적에 서로 다른 용량의 메모리셀을 제조함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3a 내지 도3g는 본 발명 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 동일한 면적을 갖는 메모리셀이 형성될 영역(100),(200),(300)을 정의하고, 각 영역의 상부에 모스 트랜지스터(2)를 제조한 후, 그 상부에 층간절연막(3)을 증착하는 단계(도3a)와; 상기 층간절연막(3)의 상부에 포토레지스트(P/R1)를 도포하고, 패턴을 형성하여 가장 작은 용량의 메모리셀이 형성될 제 3영역(300)의 상부에 증착된 층간절연막(3)의 상부 일부를 식각하는 단계(도3b)와; 상기 포토레지스트(P/R2)를 제거한 후, 층간절연막(3)의 상부에 포토레지스트(P/R2)를 증착하고, 패턴을 형성하여 두 번째로 큰 용량의 메모리셀이 형성될 제 2영역(200)의 상부에 증착된 층간절연막(3)의 상부 일부를 상기 제 3영역(300)의 상부에 위치하는 층간절연막보다 적게 식각하는 단계(도3c)와; 상기 포토레지스트(P/R2)를 제거한 후, 상기 층간절연막(3)의 상부에 포토레지스트(P/R3)를 도포하고, 패턴을 형성하여 제 3영역(300)의 층간절연막(3)에 콘택홀을 형성하여 그 하부의 모스 트랜지스터(2)의 소스를 노출시키는 단계(도3d)와; 상기 포토레지스트(P/R3)를 제거한 후, 포토레지스트(P/R4)를 상기 층간절연막(3)의 상부에 도포하고 패턴을 형성한 후, 상기 제 2영역(200)의 층간절연막(3)에 콘택홀을 형성하여 그 하부에 형성된 모스 트랜지스터(2)의 소스를 노출시키는 단계(도3e)와; 상기 포토레지스트(P/R4)를 제거한 후, 상기 층간절연막(3)의 상부에 포토레지스트(P/R5)를 도포하고, 패턴을 형성하여 제 1영역(300)의 층간절연막(3)에 콘택홀을 형성하여 그 하부에 형성된 모스 트랜지스터(2)의 소스를 노출시키는 단계(도3f)와; 상기 포토레지스트(P/R5)를 제거하고, 상기 층간절연막(3)에 형성한 다수의 콘택홀에 저장전극(4), 유전체(5), 플레이트전극(6)을 순차적으로 증착하고, 패턴을 형성하여 커패시터를 제조하는 단계(도3g)로 이루어진다.

이하, 상기와 같이 구성되는 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.

먼저, 도3a에 도시한 바와 같이 반도체 기판(1)의 상부에 메모리셀이 형성될 각 영역을 설정한다. 이때 제 1영역(100), 제 2영역(200), 제 3영역(300)은 동일한 면적으로 정의하며, 설명의 편의 상 제 1영역(100), 제 2영역(200), 제 3영역(300)순서로 메모리셀의 용량, 즉 커패시터의 용량이 큰 것을 제조한다고 가정한다. 그리고, 상기 각 영역(100),(200),(300)의 기판(1) 상부에 게이트 산화막과 다결정실리콘을 순차적으로 증착하고 패턴을 형성하여 게이트를 제조하고, 그 게이트의 측면 기판(1)의 하부에 불순물 이온을 주입하여 모스 트랜지스터(2)를 제조한다.

그 다음, 각 영역(100),(200),(300)의 기판(1) 상부에 모스 트랜지스터(2)를 제조한 후, 그 모스 트랜지스터(2)의 상부에 층간절연막(3)을 증착한다. 이때 증착되는 층간절연막(3)의 두께는 용량이 가장 큰 커패시터를 기준으로 증착한다.

그 다음, 도3b에 도시한 바와 같이 상기 층간절연막(3)의 상부에 포토레지스트(P/R1)를 도포하고, 패턴을 형성하여 가장 작은 용량의 메모리셀이 형성될 제 3영역(300)의 상부에 증착된 층간절연막(3)의 상부 일부를 식각한다. 이때, 잔존하는 제 3영역(300)의 층간절연막(3)의 두께는 가장 작은 커패시터의 용량을 고려한 두께로 남겨둔다.

그 다음, 도3c에 도시한 바와 같이 상기 포토레지스트(P/R2)를 제거한 후, 상기 층간절연막(3)의 상부에 포토레지스트(P/R2)를 도포하고, 패턴을 형성하여 두 번째로 큰 용량의 메모리셀이 형성될 제 2영역(200)의 상부에 증착된 층간절연막(3)의 상부 일부를 식각한다. 이때 제 2영역(200)에 잔존하는 층간절연막(3)은 상기 제 3영역(300)의 상부에 위치하는 층간절연막(3) 보다 두껍게 잔존시킨다.

그 다음, 도3d에 도시한 바와 같이 상기 포토레지스트(P/R2)를 제거한 후, 상기 층간절연막(3)의 상부에 포토레지스트(P/R3)를 도포하고, 패턴을 형성하여 제 3영역(300)의 층간절연막(3)에 콘택홀을 형성하여 그 하부의 모스 트랜지스터(2)의 소스를 노출시킨다.

그 다음, 도3e에 도시한 바와 같이 상기 포토레지스트(P/R3)를 제거한 후, 포토레지스트(P/R4)를 상기 각 영역간 두께가 다른 층간절연막(3)의 상부에 도포하고 패턴을 형성한다, 그리고, 상기 제 2영역(200)의 층간절연막(3)에 콘택홀을 형성하여 그 하부에 형성된 모스 트랜지스터(2)의 소스를 노출시킨다.

그 다음, 도3f에 도시한 바와 같이 상기 포토레지스트(P/R4)를 제거한 후, 상기 층간절연막(3)의 상부에 포토레지스트(P/R5)를 도포하고, 패턴을 형성하여 제 1영역(300)의 층간절연막(3)에 콘택홀을 형성하여 그 하부에 형성된 모스 트랜지스터(2)의 소스를 노출시킨다. 이때, 각 콘택홀은 평면상의 크기가 모두 동일하며, 콘택홀의 깊이에만 차이가 있다.

그 다음, 도3g에 도시한 바와 같이 상기 포토레지스트(P/R5)를 제거하고, 상기 콘택홀이 형성된 층간절연막(3)의 상부 전면에 다결정실리콘, 유전물질, 다결정실리콘을 증착하여 저장전극(4), 유전체(5), 플레이트전극(6)을 순차적으로 형성하고, 패턴을 형성하여 커패시터를 제조한다. 이때, 각 영역(100),(200),(300)의 층간절연막(3) 두께가 다르므로, 각 콘택홀에 형성되는 커패시터는 그 면적이 다르게 된다. 즉, 층간절연막(3)의 두께가 가장 두꺼운 제 1영역(100)에 형성되는 커패시터의 면적이 가장 크게되고, 층간절연막(3)의 두께가 가장 얇은 제 3영역(300)의 층간절연막(3)에 형성되는 커패시터의 면적이 가장 작게 된다.

결과적으로 다수의 모스 트랜지스터의 상부에 두께가 상이한 다수의 층간절연막을 증착하고, 상기 다수의 층간절연막 각각에 면적이 동일한 콘택홀을 형성하여 상기 다수의 모스 트랜지스터의 소스를 노출시킨 후, 그 노출된 소스와 접속하는 커패시터를 상기 콘택홀에 형성하여 각기 용량이 다른 메모리셀을 제조하게 된다.

상기한 바와 같이 본 발명 반도체 메모리 제조방법은 기판에 다수의 모스 트랜지스터를 제조하고, 그 다수의 모스트랜지스터 상부에 각기 두께가 다른 층간절연막을 증착하고, 동일한 면적의 콘택홀을 형성하여 모스 트랜지스터의 소스를 모두 노출시킨 후, 그 노출된 소스와 접속되는 커패시터를 콘택홀에 형성함으로써, 동일한 면적에 각기 용량이 다른 메모리셀을 용이하게 제조할 수 있는 효과와 아울러 집적도를 향상시키는 효과가 있다.

Claims (4)

1. 기판에 다수의 모스 트랜지스터를 제조하는 모스 트랜지스터 제조단계와; 상기 제조된 다수의 모스 트랜지스터 상부에 층간절연막을 증착하는 층간절연막 증착단계와; 제조하는 메모리셀의 용량에 따라 상기 다수의 모스 트랜지스터 상부에 증착한 층간절연막의 상부 일부를 각기 다르게 식각하는 차등식각단계와; 상기 식각된 층간절연막에 콘택홀을 형성하여 상기 다수의 모스 트랜지스터의 소스를 모두 노출시키는 콘택홀 형성단계와; 상기 형성한 콘택홀에 상기 노출된 소스와 접속되는 커패시터를 형성하는 커패시터 형성단계로 이루어진 것을 특징으로 하는 반도체 메모리 제조방법.
2. 제 1항에 있어서, 상기 차등식각단계는 용량이 적은 커패시터가 제조될 영역 상부의 층간절연막을 용량이 큰 커패시터가 제조될 영역 상부의 층간절연막보다 많이 식각하는 것을 특징으로 하는 반도체 메모리 제조방법.
3. 제 1항 또는 제 2항에 있어서, 상기 차등식각단계는 포토레지스트를 층간절연막의 상부에 증착하고 패턴을 형성한 후, 상기 층간절연막의 특정영역을 선택적으로 식각하는 것을 특징으로 하는 반도체 메모리 제조방법.
4. 제 1항에 있어서, 상기 커패시터 형성단계는 상기 콘택홀이 형성된 층간절연막의 상부에 다결정실리콘, 유전물질, 다결정실리콘을 순차적으로 증착하는 단계와; 상기 순차적으로 증착된 다결정실리콘, 유전물질, 다결정실리콘에 패턴을 형성하여 일부를 식각하는 것을 특징으로 하는 반도체 메모리 제조방법.

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