JPH03266460A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はキャパシタを含む半導体装置の製造方法に関す
る。

（ロ）従来の技術 キャパシタを含む半導体装置の典型は、スタックド型や
トレンチ型のキャパシタを備えるダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡ　Ｍ　）に見られる（例
えば、工業調査会］９８８年８月１５日発行「半導体研
究ＪＮ０．２８参照）。

この種の半導体装置におけるキャパシタにあっては、回
路の高集積化に伴い、キャパシタの占有面積を小さくし
、かつキャパシタ容量を確保する必要がある。

キャパシタは原理的に、第１、第２の導電層と、これら
両導電層で挟まれた誘電体層とがらなり、従って、上記
導電層表面を凹凸状にして導電層間の対向面積を増大す
れば、小さな占有面積でキャパシタ容量を確保できる。

（ハ）発明が解決しようとする課題 本発明は、特にスタックド型キャパシタにおいて、それ
を構成する導電層表面の凹凸形成を簡単になし得る方法
を提供するものである。

（ニ）課題を解決するための手段 本発明による方法は、第１、第２の導電層と、これら両
導電層で挟まれた誘電体層とからなり、前記両導電層の
うち、少なくとも第１導電層が多結晶シリコンで構成さ
れたキャパシタを含む半導体装置の製造方法において、
前記第１導電層となるべき多結晶シリコン膜の表面に、
多結晶シリコンよりは大なるエツチング耐性を有するマ
スク材を多数の島状に設けた後、斯る多結晶層の表面に
、少なくとも前記マスク材が除去されるまでエツチング
を施すことにより、多数の凹凸を形成し、その後、斯る
凹凸表面に前記誘電体層と第２導電層とを順次被着する
ことを特徴とする。

（ホ）作用 本発明方法において、多数の島状マスク材は、例えば窒
化膜を極薄に成長させるだけで得られ、又、斯るマスク
材は凹凸形成のためのドライエ・ノチング時に同時に除
去される。

（へ）実施例 本発明実施例方法を図面を参照し工程順に説明する。尚
、本実施例は、１個の絶縁ゲート型トランジスタと１個
のスタックドキャパシタとから１メモリセルを博成せる
ＤＲＡＭの製造に関係している。

第１図に示す第１工程では、１０Ω−訂程度の比抵抗を
有するＰ型シリコン基板（１）表面に、ソース（２）、
ドレイン（３）及びゲート電極（４）からなるＮＭＯＳ
トランジスタが形成されると共に、酸化膜（５）の開口
を通じて、ドレイン（３）に接触する多結晶シリコン膜
（６）が被着される。

多結晶シリコン膜（６）は、最終的にスタックドキャパ
シタの第１導電層となるもので、それは減圧下での気相
成長法（反応温度＝６１０℃、反応ガス：モノシラン）
により形成され、３０Ｏｎｍ程度の厚みを有する。

尚、本第１工程において、その他、フィールド酸化膜（
７）及び配線（８）が設けられる。

第２図に示す第２工程では、多結晶シリコン膜（６）の
表面に多数の島状マスク材（９）が設けられる。マスク
材（９）は多結晶シリコンよりは大なるエツチング耐性
を呈する物質、例えば窒化シリコンからなる。

斯るマスク材（９）は、多結晶シリコン膜（６）の表面
に３ａｍ程度の厚みの窒化シリコンを減圧下で気相成長
（反応温度＝８００℃、反応ガス：ジクロルシランとア
ンモニア）するだけで得られる。多数の島状になるのは
成長厚みが非常に小さいためである。即ち、多数の島状
マスク材を得るのに、島状の選択整形工程を何ら必要と
しないことに注意すべきである。

第３図に示す第３工程では、多結晶シリコン膜（６）の
表面にエツチングを施す。このとき、マスク材（９）が
エツチング耐性を呈するのでマスク材（９）に覆われて
いない箇所が侵蝕される。本工程でのエツチングは等方
性エツチングが好ましく、本実施例では、反応ガスをＳ
Ｆ、、高周波出力を４００Ｗとするドライエツチングが
適用された。

このとき、マスク材（９）と多結晶シリコン膜（６）と
に対するエツチング選択比は３０程度となる。多結晶シ
リコン膜（６）は当初の表面から１５Ｏｎｍ深さまで工
・ノチングされるが、そのエツチング完了時には、前記
エツチング選択比の関係上、マスク材（９）は完全にエ
ツチング除去されている。

即ち、少なくともマスク材（９）が完全に除去されるま
で多結晶シリコン膜（６）にエツチングを施すことによ
り、マスク材（９）の除去工程を別途要することなく、
凹凸表面の露出した多結晶シリコン膜（６）が得られる
。

第４図に示す第・１工程では、オキシ塩化リン（ＰＯＣ
ｊ！＊）を用いて、多結晶シリコン膜（６）にリンが拡
散され、膜（６）に導電性が付与された後、膜（６）の
パターニングによりその不要部分が除去され、第１導電
層（６ａ）が形成される。

第５図に示す第５工程では、多結晶シリコン膜からなる
第１導電層（６ａ）の表面にシリコン窒化膜（１０）と
シリコン酸化膜（１１）とが順次設けられ、それらはキ
ャパシタを構成する誘電体層（１２）を構成する。シリ
コン窒化膜（１０）は気相成長法により形成され、その
膜厚はｌｌｎｍ程度である。シリコン酸化膜（１１）は
熱酸化法により形成され、その膜厚は３ｎｍ程度である
。

本第５工程では、更に続いて第２の多結晶シリコン膜（
１３）が、誘電体層（１２）表面を含んで酸化膜（５）
上全面に設けられる。斯る第２の多結晶シリコン膜（１
３）は、約４００　ｎｍの厚みを有し、第１工程での多
結晶シリコン膜（６）と同様にして形成されてよい。

第６図に示す最終工程では、第２の多結晶シリコン膜（
１３）に、第４工程と同様にして導電性付与とパターニ
ングが施されて第２導電層（１３ａ）が形成され、これ
より、第１導電層（６ａ）、誘電体層（１２）及び第２
導電層（１３ａ）からなるキャパシタ（１４）が完成す
る。

第７図はこの様にして作成されるキャパシタ（１４）に
おいて、前記第３工程での多結晶シリコン膜（６）に対
するエツチング深さを種々変化させた場合の容量（エツ
チングしない場合の容量を基準とする相対［）（Ａ）と
絶縁破壊電圧との特性値を示す。同図から、容量特性及
び絶縁破壊電圧特性共に良好ならしめるには１１００ｎ
〜２００ｎｍのエツチング深さが好ましいことが判る。

（ト）発明の効果 本発明によれば、第１、第２の導電層と、これら両導電
層で挟まれた誘電体層とからなり、前記両導電層のうち
、少なくとも第１導電層が多結晶シリコンで構成される
キャパシタを含む半導体装置の製造方法において、比較
的簡単に第１導電層の表面に凹凸を設けることができ、
よって、キャパシタの占有面積を大にすることなく、容
易に前記両導電層の対向面積を増大させ得、十分な容量
をもったキャパシタを容易に形成できることとなる。

【図面の簡単な説明】

第１図乃至第６図は本発明実施例方法を説明するための
工程別断面図、第７図はキャパシタ特性図である。

Claims (1)

【特許請求の範囲】
1. （１）第１、第２の導電層と、これら両導電層で挟まれ
   た誘電体層とからなり、前記両導電層のうち、少なくと
   も第１導電層が多結晶シリコンで構成されたキャパシタ
   を含む半導体装置の製造方法において、前記第１導電層
   となるべき多結晶シリコン膜の表面に、多結晶シリコン
   よりは大なるエッチング耐性を有するマスク材を多数の
   島状に設けた後、斯る多結晶層の表面に、少なくとも前
   記マスク材が除去されるまでエッチングを施すことによ
   り、多数の凹凸を形成し、その後、斯る凹凸表面に前記
   誘電体層と第２導電層とを順次被着することを特徴とす
   る半導体装置の製造方法。