JPH06125053A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH06125053A JPH06125053A JP4297702A JP29770292A JPH06125053A JP H06125053 A JPH06125053 A JP H06125053A JP 4297702 A JP4297702 A JP 4297702A JP 29770292 A JP29770292 A JP 29770292A JP H06125053 A JPH06125053 A JP H06125053A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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-
- H—ELECTRICITY
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Abstract
(57)【要約】
【目的】 ＤＲＡＭメモリセルのキャパシタのストレー
ジノードの実効表面積を増大させる。 【構成】 キャパシタの下部電極３となる多結晶シリコ
ン薄膜３にリンを導入する際に多結晶シリコン薄膜３の
表面に形成される不均一な膜厚のリンガラス５を一種の
エッチングマスクとして利用し、多結晶シリコン薄膜３
に対して、リンガラス５に対する選択比が３以上である
リアクティブイオンエッチング６を行うことにより、多
結晶シリコン薄膜３の表面に凹凸７を形成する。
ジノードの実効表面積を増大させる。 【構成】 キャパシタの下部電極３となる多結晶シリコ
ン薄膜３にリンを導入する際に多結晶シリコン薄膜３の
表面に形成される不均一な膜厚のリンガラス５を一種の
エッチングマスクとして利用し、多結晶シリコン薄膜３
に対して、リンガラス５に対する選択比が３以上である
リアクティブイオンエッチング６を行うことにより、多
結晶シリコン薄膜３の表面に凹凸７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の製造方
法に関し、例えば、ＤＲＡＭメモリセルの製造に適用し
て特に好適なものである。
法に関し、例えば、ＤＲＡＭメモリセルの製造に適用し
て特に好適なものである。
【０００２】
【従来の技術】従来より主として用いられているＤＲＡ
Ｍは、１個のＭＯＳトランジスタと１個の容量素子（キ
ャパシタ）とによりメモリセルを構成し、ＭＯＳトラン
ジスタによるスイッチング作用でキャパシタに対する電
荷の蓄積又は検出を行ってメモリセルに対する情報の書
き込み又は読み出しを行うものである。
Ｍは、１個のＭＯＳトランジスタと１個の容量素子（キ
ャパシタ）とによりメモリセルを構成し、ＭＯＳトラン
ジスタによるスイッチング作用でキャパシタに対する電
荷の蓄積又は検出を行ってメモリセルに対する情報の書
き込み又は読み出しを行うものである。
【０００３】このキャパシタとして、一層目の電極（下
部電極）上に誘電体膜を介して二層目の電極（上部電
極）を積層形成したスタックトキャパシタが多く用いら
れている。
部電極）上に誘電体膜を介して二層目の電極（上部電
極）を積層形成したスタックトキャパシタが多く用いら
れている。
【０００４】ところが、このような構造のスタックトキ
ャパシタを有するＤＲＡＭメモリセルでは、半導体記憶
装置の高集積化及び微細化に伴うスタックトキャパシタ
の平面積の低減により、所望のキャパシタ蓄積容量を得
ることが困難になってきている。
ャパシタを有するＤＲＡＭメモリセルでは、半導体記憶
装置の高集積化及び微細化に伴うスタックトキャパシタ
の平面積の低減により、所望のキャパシタ蓄積容量を得
ることが困難になってきている。
【０００５】このため、キャパシタの蓄積容量を限られ
た平面積内で向上させることが重要となる。これを解決
するための方法として、ストレージノードである下部電
極の上面に凹凸を形成し、実効的なキャパシタ面積を増
大させ、キャパシタの蓄積容量を増大させる方法が提案
されている（ＩＥＤＭ（１９９０）Ｐ６５９）。
た平面積内で向上させることが重要となる。これを解決
するための方法として、ストレージノードである下部電
極の上面に凹凸を形成し、実効的なキャパシタ面積を増
大させ、キャパシタの蓄積容量を増大させる方法が提案
されている（ＩＥＤＭ（１９９０）Ｐ６５９）。
【０００６】この方法は、下部電極となる多結晶シリコ
ン薄膜をＣＶＤ法により基板に堆積させるに際し、薄膜
形成温度及び圧力を制御しながら非晶質のシリコン薄膜
を堆積させてこの薄膜の上面に凹凸を形成するものであ
る。
ン薄膜をＣＶＤ法により基板に堆積させるに際し、薄膜
形成温度及び圧力を制御しながら非晶質のシリコン薄膜
を堆積させてこの薄膜の上面に凹凸を形成するものであ
る。
【０００７】
【発明が解決しようとする課題】しかし、上述した方法
を用いてスタックトキャパシタの下部電極を形成する場
合、薄膜の膜厚が実用的な０．２μｍ程度まで厚くなる
と、薄膜上面に形成される凹凸が減少してしまうために
薄膜形成のプロセスを複数回に分ける必要が生じたり、
凹凸の大きさが薄膜成膜時の温度に微妙に依存するため
±５℃以下の繊細な温度制御が求められる等、薄膜形成
プロセスの制御が複雑で困難になるという問題があっ
た。
を用いてスタックトキャパシタの下部電極を形成する場
合、薄膜の膜厚が実用的な０．２μｍ程度まで厚くなる
と、薄膜上面に形成される凹凸が減少してしまうために
薄膜形成のプロセスを複数回に分ける必要が生じたり、
凹凸の大きさが薄膜成膜時の温度に微妙に依存するため
±５℃以下の繊細な温度制御が求められる等、薄膜形成
プロセスの制御が複雑で困難になるという問題があっ
た。
【０００８】そこで、本発明は、制御性よく簡便にＤＲ
ＡＭメモリセルのキャパシタの下部電極の上面に凹凸を
形成して、下部電極の実効表面積を増大させキャパシタ
の蓄積容量を増大させることができる半導体記憶装置の
製造方法を提供することを目的とする。
ＡＭメモリセルのキャパシタの下部電極の上面に凹凸を
形成して、下部電極の実効表面積を増大させキャパシタ
の蓄積容量を増大させることができる半導体記憶装置の
製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の製造方法においては、トランジスタとキャ
パシタとにより構成されたメモリセルを有する半導体記
憶装置のキャパシタの製造方法において、上記キャパシ
タの下部電極となる多結晶シリコン膜を半導体基板上に
絶縁膜を介して形成する第１の工程と、上記多結晶シリ
コン膜に酸化雰囲気中でＮ型不純物を導入する第２の工
程と、上記Ｎ型不純物を導入した上記多結晶シリコン膜
を異方性エッチングする第３の工程とを具備する。
に、本発明の製造方法においては、トランジスタとキャ
パシタとにより構成されたメモリセルを有する半導体記
憶装置のキャパシタの製造方法において、上記キャパシ
タの下部電極となる多結晶シリコン膜を半導体基板上に
絶縁膜を介して形成する第１の工程と、上記多結晶シリ
コン膜に酸化雰囲気中でＮ型不純物を導入する第２の工
程と、上記Ｎ型不純物を導入した上記多結晶シリコン膜
を異方性エッチングする第３の工程とを具備する。
【００１０】また、上記異方性エッチングは、リアクテ
ィブイオンエッチングであるのが好ましい。
ィブイオンエッチングであるのが好ましい。
【００１１】なお、上記リアクティブイオンエッチング
において、上記多結晶シリコン膜の横方向のエッチング
量は０．１μｍ以下にするのが好ましい。
において、上記多結晶シリコン膜の横方向のエッチング
量は０．１μｍ以下にするのが好ましい。
【００１２】また、上記リアクティブイオンエッチング
において、上記多結晶シリコン膜の上記酸化膜に対する
選択比が３以上であるのが好ましい。
において、上記多結晶シリコン膜の上記酸化膜に対する
選択比が３以上であるのが好ましい。
【００１３】
【作用】本発明においては、下部電極となる多結晶シリ
コン膜中にＮ型不純物を導入する際にその不純物の拡散
源として多結晶シリコン膜の表面に形成する不均一な膜
厚の酸化膜を利用し、この酸化膜と多結晶シリコン膜を
同時に例えばリアクティブイオンエッチングにより異方
性エッチングすることで、酸化膜の膜厚の薄い部分と厚
い部分とで多結晶シリコン膜のエッチング時間に差を生
ぜしめ、これにより、酸化膜表面の凹凸を誇張した形で
多結晶シリコン膜の上面に転写して凹凸を形成する。
コン膜中にＮ型不純物を導入する際にその不純物の拡散
源として多結晶シリコン膜の表面に形成する不均一な膜
厚の酸化膜を利用し、この酸化膜と多結晶シリコン膜を
同時に例えばリアクティブイオンエッチングにより異方
性エッチングすることで、酸化膜の膜厚の薄い部分と厚
い部分とで多結晶シリコン膜のエッチング時間に差を生
ぜしめ、これにより、酸化膜表面の凹凸を誇張した形で
多結晶シリコン膜の上面に転写して凹凸を形成する。
【００１４】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【００１５】まず、図１（ａ）に示すように、Ｐ型また
はＮ型のシリコン基板１の表面に熱酸化法により絶縁膜
であるＳｉＯ2 膜２を形成する。その後、例えばＣＶＤ
法により膜厚が０．４μｍ程度の多結晶シリコン薄膜３
を全面に形成する。
はＮ型のシリコン基板１の表面に熱酸化法により絶縁膜
であるＳｉＯ2 膜２を形成する。その後、例えばＣＶＤ
法により膜厚が０．４μｍ程度の多結晶シリコン薄膜３
を全面に形成する。
【００１６】次に、ＰＯＣｌ3 ４を用い、酸化雰囲気中
で、図１（ｂ）に示すように、多結晶シリコン薄膜３の
表面に酸化膜であるリンガラス５を形成し、このリンガ
ラス５から多結晶シリコン薄膜３中にリンを熱拡散させ
る。このため、多結晶シリコン薄膜３中のリンの濃度は
不均一であり、また、図示の如く、その表面に形成され
るリンガラス５の表面には凹凸が存在する。なお、本実
施例においては、リンはシート抵抗値で３０Ω／ｃｍ2
程度添加し、またリンガラス５の膜厚は約３０〜５０ｎ
ｍである。
で、図１（ｂ）に示すように、多結晶シリコン薄膜３の
表面に酸化膜であるリンガラス５を形成し、このリンガ
ラス５から多結晶シリコン薄膜３中にリンを熱拡散させ
る。このため、多結晶シリコン薄膜３中のリンの濃度は
不均一であり、また、図示の如く、その表面に形成され
るリンガラス５の表面には凹凸が存在する。なお、本実
施例においては、リンはシート抵抗値で３０Ω／ｃｍ2
程度添加し、またリンガラス５の膜厚は約３０〜５０ｎ
ｍである。
【００１７】次に、図１（ｃ）に示すように、多結晶シ
リコン薄膜３に、その表面に形成されたリンガラス５を
一種のエッチングマスクとして利用したリアクティブイ
オンエッチング６を行って、多結晶シリコン薄膜３を深
さ方向に０．２μｍ程度エッチングする。このリアクテ
ィブイオンエッチング６においては、横方向のエッチン
グ量、いわゆるサイドエッチング量は０．１μｍ以下と
し、また、多結晶シリコン薄膜３のリンガラス５に対す
る選択比を３以上とした。
リコン薄膜３に、その表面に形成されたリンガラス５を
一種のエッチングマスクとして利用したリアクティブイ
オンエッチング６を行って、多結晶シリコン薄膜３を深
さ方向に０．２μｍ程度エッチングする。このリアクテ
ィブイオンエッチング６においては、横方向のエッチン
グ量、いわゆるサイドエッチング量は０．１μｍ以下と
し、また、多結晶シリコン薄膜３のリンガラス５に対す
る選択比を３以上とした。
【００１８】これにより、リンガラス５の膜厚が薄い部
分はそのリンガラス５が早くエッチング除去されてしま
うため、多結晶シリコン薄膜３のエッチングが早く始ま
り且つ急激に進行する。そして、これにより、リンガラ
ス５の膜厚が厚い部分との間で多結晶シリコン薄膜３の
エッチング時間に差が生じるため、リンガラス５の除去
された部分とリンガラス５が残っている部分との間に段
差が生じ、図１（ｄ）に示すように、多結晶シリコン薄
膜３の上面に、リンガラス５の凹凸パターンを誇張した
形の５０〜２００ｎｍ程度の径の凹凸７を形成すること
ができる。そして、この結果、例えば、リンガラス５の
膜厚が３０ｎｍであったところの多結晶シリコン薄膜３
の残膜厚は０．２９μｍ程度に、リンガラス５の膜厚が
５０ｎｍであったところの多結晶シリコン薄膜３の残膜
厚は０．３５μｍ程度になる。
分はそのリンガラス５が早くエッチング除去されてしま
うため、多結晶シリコン薄膜３のエッチングが早く始ま
り且つ急激に進行する。そして、これにより、リンガラ
ス５の膜厚が厚い部分との間で多結晶シリコン薄膜３の
エッチング時間に差が生じるため、リンガラス５の除去
された部分とリンガラス５が残っている部分との間に段
差が生じ、図１（ｄ）に示すように、多結晶シリコン薄
膜３の上面に、リンガラス５の凹凸パターンを誇張した
形の５０〜２００ｎｍ程度の径の凹凸７を形成すること
ができる。そして、この結果、例えば、リンガラス５の
膜厚が３０ｎｍであったところの多結晶シリコン薄膜３
の残膜厚は０．２９μｍ程度に、リンガラス５の膜厚が
５０ｎｍであったところの多結晶シリコン薄膜３の残膜
厚は０．３５μｍ程度になる。
【００１９】次に、図１（ｅ）に示すように、この多結
晶シリコン薄膜３を、図外の部分でパターニングして下
部電極３を形成し、この下部電極３の上に、例えばＳｉ
Ｏ2膜と窒化シリコン（Ｓｉ3 Ｎ4 ）膜とＳｉＯ2 膜と
の三層膜（ＯＮＯ膜）からなる誘電体膜８を形成する。
そして、この誘電体膜８の上に例えば多結晶シリコン薄
膜からなる上部電極９を形成することにより、スタック
トキャパシタを形成する。
晶シリコン薄膜３を、図外の部分でパターニングして下
部電極３を形成し、この下部電極３の上に、例えばＳｉ
Ｏ2膜と窒化シリコン（Ｓｉ3 Ｎ4 ）膜とＳｉＯ2 膜と
の三層膜（ＯＮＯ膜）からなる誘電体膜８を形成する。
そして、この誘電体膜８の上に例えば多結晶シリコン薄
膜からなる上部電極９を形成することにより、スタック
トキャパシタを形成する。
【００２０】以上のように、この実施例によれば、下部
電極３となる多結晶シリコン薄膜３を低抵抗化するため
に行われる多結晶シリコン薄膜３中へのリンの導入の際
に形成される不均一な膜厚のリンガラス５を利用し、多
結晶シリコン薄膜３に対してリアクティブイオンエッチ
ングを行うことにより、制御性よく且つ簡便に、下部電
極３の上面に凹凸７を形成することができる。
電極３となる多結晶シリコン薄膜３を低抵抗化するため
に行われる多結晶シリコン薄膜３中へのリンの導入の際
に形成される不均一な膜厚のリンガラス５を利用し、多
結晶シリコン薄膜３に対してリアクティブイオンエッチ
ングを行うことにより、制御性よく且つ簡便に、下部電
極３の上面に凹凸７を形成することができる。
【００２１】以上、本発明の一実施例を具体的に説明し
たが、本発明は上述の実施例に限定されるものではな
い。
たが、本発明は上述の実施例に限定されるものではな
い。
【００２２】例えば、上述の実施例においては、多結晶
シリコン薄膜３への添加材料としてリンを用いたが、ヒ
素を用いてもよい。その場合には、Ａｓ+ を５×１０13
ｃｍ-2程度イオン注入する。また、添加材料の添加量を
変化させることにより、多結晶シリコン薄膜３の表面に
形成される酸化膜の膜厚を変えて、多結晶シリコン薄膜
３表面の凹凸７の径を変化させてもよい。
シリコン薄膜３への添加材料としてリンを用いたが、ヒ
素を用いてもよい。その場合には、Ａｓ+ を５×１０13
ｃｍ-2程度イオン注入する。また、添加材料の添加量を
変化させることにより、多結晶シリコン薄膜３の表面に
形成される酸化膜の膜厚を変えて、多結晶シリコン薄膜
３表面の凹凸７の径を変化させてもよい。
【００２３】更に、上述の実施例においては、多結晶シ
リコン薄膜３の表面に凹凸７を形成した後にパターニン
グを行っているが、多結晶シリコン薄膜３に不純物導入
を行う前に、多結晶シリコン薄膜３をパターニングして
もよい。
リコン薄膜３の表面に凹凸７を形成した後にパターニン
グを行っているが、多結晶シリコン薄膜３に不純物導入
を行う前に、多結晶シリコン薄膜３をパターニングして
もよい。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
低抵抗化のために一般的に行われる例えばリンやヒ素等
のＮ型不純物の多結晶シリコン中への導入の際に形成さ
れる酸化膜を利用して、リアクティブイオンエッチング
等の異方性エッチングを行うことにより、制御性良く簡
便にキャパシタの下部電極表面に凹凸を形成し、キャパ
シタの実効面積を増大させることができる。
低抵抗化のために一般的に行われる例えばリンやヒ素等
のＮ型不純物の多結晶シリコン中への導入の際に形成さ
れる酸化膜を利用して、リアクティブイオンエッチング
等の異方性エッチングを行うことにより、制御性良く簡
便にキャパシタの下部電極表面に凹凸を形成し、キャパ
シタの実効面積を増大させることができる。
【図１】本発明の一実施例によるＤＲＡＭメモリセルの
キャパシタ部分の製造方法を説明するための概略断面図
である。
キャパシタ部分の製造方法を説明するための概略断面図
である。
１ シリコン基板 ２ 酸化膜 ３ 多結晶シリコン薄膜（下部電極） ４ ＰＯＣｌ3 ５ リンガラス ６ リアクティブイオンエッチング ７ 凹凸 ８ 誘電体膜 ９ 上部電極
Claims (4)
- 【請求項１】 トランジスタとキャパシタとにより構成
されたメモリセルを有する半導体記憶装置のキャパシタ
の製造方法において、 上記キャパシタの下部電極となる多結晶シリコン膜を半
導体基板上に絶縁膜を介して形成する第１の工程と、 上記多結晶シリコン膜に酸化雰囲気中でＮ型不純物を導
入する第２の工程と、 上記Ｎ型不純物を導入した上記多結晶シリコン膜を異方
性エッチングする第３の工程とを具備することを特徴と
する半導体記憶装置の製造方法。 - 【請求項２】 上記異方性エッチングが、リアクティブ
イオンエッチングであることを特徴とする請求項１記載
の半導体記憶装置の製造方法。 - 【請求項３】 上記リアクティブイオンエッチングにお
いて、上記多結晶シリコン膜の横方向のエッチング量が
０．１μｍ以下であることを特徴とする請求項２記載の
半導体記憶装置の製造方法。 - 【請求項４】 上記リアクティブイオンエッチングにお
いて、上記多結晶シリコン膜の上記酸化膜に対する選択
比が３以上であることを特徴とする請求項２又は３記載
の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297702A JP3038088B2 (ja) | 1992-10-09 | 1992-10-09 | 半導体記憶装置の製造方法 |
| US08/384,465 US5488008A (en) | 1992-10-09 | 1995-02-02 | Method of fabricating a stacked capacitor memory cell in a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297702A JP3038088B2 (ja) | 1992-10-09 | 1992-10-09 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125053A true JPH06125053A (ja) | 1994-05-06 |
| JP3038088B2 JP3038088B2 (ja) | 2000-05-08 |
Family
ID=17850057
Family Applications (1)
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Cited By (2)
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