JP2829087B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2829087B2 JP2829087B2 JP2078906A JP7890690A JP2829087B2 JP 2829087 B2 JP2829087 B2 JP 2829087B2 JP 2078906 A JP2078906 A JP 2078906A JP 7890690 A JP7890690 A JP 7890690A JP 2829087 B2 JP2829087 B2 JP 2829087B2
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- silicon nitride
- nitride film
- oxide film
- capacitor
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に係わり、特に極薄
のシリコン窒化膜の形成工程の改良に関する。
のシリコン窒化膜の形成工程の改良に関する。
（従来の技術） 従来より知られている半導体装置の１つに、キャパシ
タとトランジスタを組み合わせてメモリセルを構成する
DRAM（Dynamic Random Access read write Memory）が
ある。この装置では従来キャパシタ電極と半導体基板と
の間に形成されるキャパシタ絶縁膜として二酸化シリコ
ン（SiO2）膜が用いられている。キャパシタ絶縁膜の厚
さ薄くすることでキャパシタの容量を増大させることが
できるために、DRAMのキャパシタ用酸化膜の厚さは集積
度の向上とともに急速に薄くなっている。この厚さはい
くらでも薄くできるものではないので、最近では酸化膜
より誘電率の高い材料が注目され始めた。例えば、SiO2
よりも誘電率の大きいシリコン窒化膜を絶縁膜に用いる
ことが検討されている。この場合、シリコン窒化膜それ
自体ではリーク電流が多いため、その応用形であるいわ
ゆる二層膜（窒化膜−熱酸化膜）あるいは三層膜（熱酸
化膜−窒化膜−熱酸化膜）等の検討がなされている。こ
のような複合膜を用いた場合の問題点は、実効的な膜厚
が厚くなり、キャパシタ容量が低下することである。し
たがって、キャパシタ容量を稼ぐためには、各膜厚を薄
膜化する必要がある。しかし、酸化膜の薄膜化を進める
とリーク電流の増大を生じ、ひいては絶縁耐圧の劣化を
招くという問題点が新たに生じる。
タとトランジスタを組み合わせてメモリセルを構成する
DRAM（Dynamic Random Access read write Memory）が
ある。この装置では従来キャパシタ電極と半導体基板と
の間に形成されるキャパシタ絶縁膜として二酸化シリコ
ン（SiO2）膜が用いられている。キャパシタ絶縁膜の厚
さ薄くすることでキャパシタの容量を増大させることが
できるために、DRAMのキャパシタ用酸化膜の厚さは集積
度の向上とともに急速に薄くなっている。この厚さはい
くらでも薄くできるものではないので、最近では酸化膜
より誘電率の高い材料が注目され始めた。例えば、SiO2
よりも誘電率の大きいシリコン窒化膜を絶縁膜に用いる
ことが検討されている。この場合、シリコン窒化膜それ
自体ではリーク電流が多いため、その応用形であるいわ
ゆる二層膜（窒化膜−熱酸化膜）あるいは三層膜（熱酸
化膜−窒化膜−熱酸化膜）等の検討がなされている。こ
のような複合膜を用いた場合の問題点は、実効的な膜厚
が厚くなり、キャパシタ容量が低下することである。し
たがって、キャパシタ容量を稼ぐためには、各膜厚を薄
膜化する必要がある。しかし、酸化膜の薄膜化を進める
とリーク電流の増大を生じ、ひいては絶縁耐圧の劣化を
招くという問題点が新たに生じる。
一方、極薄のシリコン窒化膜をCVD法により形成する
場合の問題として、デポジション初期のアイランド成長
に起因する原子レベルでの膜圧不均一性ががある。この
アイランド成長の結果、10nm程度のシリコン窒化膜では
膜厚の薄い箇所での絶縁耐圧が大きく低下する。この問
題は、窒化膜上に熱酸化膜を形成する場合に、とくに重
大となる。何故なら、窒化膜を熱酸化すると膜厚の薄い
部分から下地まで酸化が進行してしまい、著しい膜厚の
増加を来たしてしまう。これは、単なる膜厚の増加だけ
でなく、著しい耐圧の劣化を招く。したがって、素子の
劣化を招き、DRAMなどの信頼性を低下することになる。
場合の問題として、デポジション初期のアイランド成長
に起因する原子レベルでの膜圧不均一性ががある。この
アイランド成長の結果、10nm程度のシリコン窒化膜では
膜厚の薄い箇所での絶縁耐圧が大きく低下する。この問
題は、窒化膜上に熱酸化膜を形成する場合に、とくに重
大となる。何故なら、窒化膜を熱酸化すると膜厚の薄い
部分から下地まで酸化が進行してしまい、著しい膜厚の
増加を来たしてしまう。これは、単なる膜厚の増加だけ
でなく、著しい耐圧の劣化を招く。したがって、素子の
劣化を招き、DRAMなどの信頼性を低下することになる。
（発明が解決しようとする課題） 以上のようにシリコン窒化膜の薄膜化にはデポジショ
ン初期のアイランド成長に起因する原子レベルでの膜厚
不均一性が生じることにより、シリコン窒化膜又はその
複合膜の絶縁耐圧の劣化を招くという問題があった。
ン初期のアイランド成長に起因する原子レベルでの膜厚
不均一性が生じることにより、シリコン窒化膜又はその
複合膜の絶縁耐圧の劣化を招くという問題があった。
本発明は、このような問題を解決したシリコン窒化膜
の形成工程を有する半導体装置の製造方法を提供するこ
とを目的とする。
の形成工程を有する半導体装置の製造方法を提供するこ
とを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明の方法は、CVD法によりシリコン窒化膜を形成
するに際して、デポジション温度を680℃以下，デポジ
ション速度を２Å/min以上とすることを特徴とする。デ
ポジション速度については、より好ましくは、４Å/min
以上とする。
するに際して、デポジション温度を680℃以下，デポジ
ション速度を２Å/min以上とすることを特徴とする。デ
ポジション速度については、より好ましくは、４Å/min
以上とする。
（作用） このような条件下でCVD法によりシリコン窒化膜形成
を行うと、デポジション初期のアイランド成長が抑制さ
れる。その結果、これに起因する膜厚不均一性を防止す
ことができるので極薄の窒化膜またはその複合膜におけ
る絶縁耐圧が改善される。特に半導体デバイスに利用さ
れる30Å〜200Å程度の薄膜に有効である。
を行うと、デポジション初期のアイランド成長が抑制さ
れる。その結果、これに起因する膜厚不均一性を防止す
ことができるので極薄の窒化膜またはその複合膜におけ
る絶縁耐圧が改善される。特に半導体デバイスに利用さ
れる30Å〜200Å程度の薄膜に有効である。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図（ａ）〜（ｄ）は、本発明をDRAMにおけるトレ
ンチキャパシタに適用した第１の実施例の製造工程を示
す断面図である。先ず、第１図（ａ）に示すように比抵
抗５〜50Ω・cmのＰ型（100）シリコン基板101を用意
し、選択酸化によってフィールド酸化膜102を形成す
る。次に第１図（ｂ）に示すように、全面に0.8μｍ程
度のCVD酸化膜103を形成し、このCVD酸化膜103をパター
ニングしたのち、これをマスクとして反応性イオンエッ
チング（RIE）法により、シリコン基板表面に垂直側壁
を有する深さ３μｍ程度の溝104を形成する。この後、
第１図（ｃ）に示すようにCVD酸化膜103を除去したの
ち、溝104の側壁および他のキャパシタ領域のシリコン
表面にｎ型不純物層105を形成する。熱酸化により厚さ5
nmの薄い酸化膜106を形成し、続いて、デポジション温
度660℃，デポジション圧力0.6Torrの減圧下でジクロル
シランとアンモニア（流量比1:10）の反応によるCVD法
によって、厚さ10nmのCVDシリコン窒化膜107を形成す
る。この時、デポジション温度を660℃に設定する理由
は、680℃以下の温度では成長初期の基板表面における
窒素の熱振動移動が少なくなり核の成長が遅くなるから
である。しかし、このような低温の場合でもデポジショ
ンレートが遅すぎると、窒素が核成長する時間が十分に
あるためアイランド成長が起る。デポジションレートを
遅らせる要因として温度の他にも圧力があり、一般に圧
力が低いほどデポジションレートは遅くなる。アンモニ
アとジクロルシランの反応によるシリコン窒化膜の形成
は、通常、ジクロルシランに比べてアンモニアの分圧が
十分大きな減圧雰囲気中で行われるが、アンモニアの分
圧が相対的に大きくなり過ぎると、デポジションレート
は小さくなる。したがって、デポジションレートを速く
するために、ここではデポジション圧力を0.6Torr、ジ
クロルシランに対するアンモニアの流量比を10に設定し
ている。この後、CVDシリコン窒化膜107上に熱酸化膜10
8の形成する。
ンチキャパシタに適用した第１の実施例の製造工程を示
す断面図である。先ず、第１図（ａ）に示すように比抵
抗５〜50Ω・cmのＰ型（100）シリコン基板101を用意
し、選択酸化によってフィールド酸化膜102を形成す
る。次に第１図（ｂ）に示すように、全面に0.8μｍ程
度のCVD酸化膜103を形成し、このCVD酸化膜103をパター
ニングしたのち、これをマスクとして反応性イオンエッ
チング（RIE）法により、シリコン基板表面に垂直側壁
を有する深さ３μｍ程度の溝104を形成する。この後、
第１図（ｃ）に示すようにCVD酸化膜103を除去したの
ち、溝104の側壁および他のキャパシタ領域のシリコン
表面にｎ型不純物層105を形成する。熱酸化により厚さ5
nmの薄い酸化膜106を形成し、続いて、デポジション温
度660℃，デポジション圧力0.6Torrの減圧下でジクロル
シランとアンモニア（流量比1:10）の反応によるCVD法
によって、厚さ10nmのCVDシリコン窒化膜107を形成す
る。この時、デポジション温度を660℃に設定する理由
は、680℃以下の温度では成長初期の基板表面における
窒素の熱振動移動が少なくなり核の成長が遅くなるから
である。しかし、このような低温の場合でもデポジショ
ンレートが遅すぎると、窒素が核成長する時間が十分に
あるためアイランド成長が起る。デポジションレートを
遅らせる要因として温度の他にも圧力があり、一般に圧
力が低いほどデポジションレートは遅くなる。アンモニ
アとジクロルシランの反応によるシリコン窒化膜の形成
は、通常、ジクロルシランに比べてアンモニアの分圧が
十分大きな減圧雰囲気中で行われるが、アンモニアの分
圧が相対的に大きくなり過ぎると、デポジションレート
は小さくなる。したがって、デポジションレートを速く
するために、ここではデポジション圧力を0.6Torr、ジ
クロルシランに対するアンモニアの流量比を10に設定し
ている。この後、CVDシリコン窒化膜107上に熱酸化膜10
8の形成する。
次に、第１図（ｄ）に示すように、第１のn+型多結晶
シリコン膜によるキャパシタ電極109を形成する。さら
に、スイッチングMOSFET領域のキャパシタ絶縁膜である
熱酸化膜108,CVDシリコン窒化膜107,酸化膜106を剥離除
去する。この場合、酸化膜に対してはフッ酸水溶液，窒
化膜に対して熱リン酸もしくはフッ酸水溶液によるウエ
ットエッチングまたは化学ドライエッチング（CDE）を
用いる。この後、ゲート酸化膜110を形成し、第２のn+
型多結晶シリコン膜によるゲート電極111,ソース，ドレ
イン領域のn+型不純物層112,113を形成して、メモリセ
ルを完成する。
シリコン膜によるキャパシタ電極109を形成する。さら
に、スイッチングMOSFET領域のキャパシタ絶縁膜である
熱酸化膜108,CVDシリコン窒化膜107,酸化膜106を剥離除
去する。この場合、酸化膜に対してはフッ酸水溶液，窒
化膜に対して熱リン酸もしくはフッ酸水溶液によるウエ
ットエッチングまたは化学ドライエッチング（CDE）を
用いる。この後、ゲート酸化膜110を形成し、第２のn+
型多結晶シリコン膜によるゲート電極111,ソース，ドレ
イン領域のn+型不純物層112,113を形成して、メモリセ
ルを完成する。
第４図は上記第１の実施例にしたがって形成されたMI
Sキャパシタと、従来法にしたがって形成されたMISキャ
パシタとの絶縁耐圧を比較したものである。従来例は、
シリコン窒化膜形成時のデポジション温度を720℃，デ
ポジション圧力を0.3Torr,アンモニアとジクロルシラン
との流量比を10に条件設定した他、実施例と同様の条件
でMISキャパシタを構成したものである。図から明らか
なように、本実施例では従来例に比べて絶縁耐圧が大幅
に改善されていることが分かる。
Sキャパシタと、従来法にしたがって形成されたMISキャ
パシタとの絶縁耐圧を比較したものである。従来例は、
シリコン窒化膜形成時のデポジション温度を720℃，デ
ポジション圧力を0.3Torr,アンモニアとジクロルシラン
との流量比を10に条件設定した他、実施例と同様の条件
でMISキャパシタを構成したものである。図から明らか
なように、本実施例では従来例に比べて絶縁耐圧が大幅
に改善されていることが分かる。
本実施例により、MISキャパシタの絶縁耐圧が向上す
る理由を、具体的に第３図を参照して説明する。第３図
（ａ）はシリコン窒化膜のCVD工程初期の窒素（吸着
種）が下地基板表面全面を覆わない段階の様子である。
この段階においては窒素は物理吸着しているため、窒素
は熱振動によって容易に表面をランダムに移動する。デ
ポジション温度が高い従来法ではこの熱振動が大きく、
第３図（ｂ）に示すように、これらはお互いに衝突しあ
って次第に核に成長する。その後、第３図（ｃ）に示す
ように、核が多数でき互いに接触、合体して地下表面に
不均一な成長すなわちアイランド成長して、極薄シリコ
ン窒化膜では膜厚の極端に薄い箇所ができる。これが絶
縁耐圧を低下させる。
る理由を、具体的に第３図を参照して説明する。第３図
（ａ）はシリコン窒化膜のCVD工程初期の窒素（吸着
種）が下地基板表面全面を覆わない段階の様子である。
この段階においては窒素は物理吸着しているため、窒素
は熱振動によって容易に表面をランダムに移動する。デ
ポジション温度が高い従来法ではこの熱振動が大きく、
第３図（ｂ）に示すように、これらはお互いに衝突しあ
って次第に核に成長する。その後、第３図（ｃ）に示す
ように、核が多数でき互いに接触、合体して地下表面に
不均一な成長すなわちアイランド成長して、極薄シリコ
ン窒化膜では膜厚の極端に薄い箇所ができる。これが絶
縁耐圧を低下させる。
一方、デポジション温度を低く設定した本実施例の場
合には第３図（ｄ）に示すようにアイランド成長が抑制
され、極薄シリコン窒化膜においても十分に均一性の良
い膜が得られる。
合には第３図（ｄ）に示すようにアイランド成長が抑制
され、極薄シリコン窒化膜においても十分に均一性の良
い膜が得られる。
次に、シリコン窒化膜形成時のデポジション温度とデ
ポジション速度（温度，圧力およびガス流量比の関数で
ある）を種々変化して、実施例と同様のMISキャパシタ
を形成した場合の実験データを示す。
ポジション速度（温度，圧力およびガス流量比の関数で
ある）を種々変化して、実施例と同様のMISキャパシタ
を形成した場合の実験データを示す。
第６図（ａ）は、SiN膜のデポジション温度に対する
平均耐圧を測定したもので、デポジョンレートをパラメ
ータとして1,2,4Å/minにそれぞれ変えて行った。また
第６図（ｂ）は、SiN膜のデポジシションレートに対す
る平均耐圧を測定したもので、デポジション温度をパラ
メータとして660,680,700℃でそれぞれ行った。これら
の結果から、デポジション温度が680℃以下、デポジシ
ョンレートが２Å以上の条件で14MV/cm以上の高耐圧を
達成できる事がわかった。
平均耐圧を測定したもので、デポジョンレートをパラメ
ータとして1,2,4Å/minにそれぞれ変えて行った。また
第６図（ｂ）は、SiN膜のデポジシションレートに対す
る平均耐圧を測定したもので、デポジション温度をパラ
メータとして660,680,700℃でそれぞれ行った。これら
の結果から、デポジション温度が680℃以下、デポジシ
ョンレートが２Å以上の条件で14MV/cm以上の高耐圧を
達成できる事がわかった。
なおデポジションレートは、10Å/min以下が好まし
い。これより速いと、例えば50Å程度の薄いSiN膜を制
御性良く形成することができないからである。またデポ
ジション温度600℃以下ではデポジションレートが遅く
なりすぎて現実的でない。
い。これより速いと、例えば50Å程度の薄いSiN膜を制
御性良く形成することができないからである。またデポ
ジション温度600℃以下ではデポジションレートが遅く
なりすぎて現実的でない。
以上のデータから明らかなように、デポジション温度
を680℃以下で，デポジション速度を２Å/min以上とす
ることによって、実用上十分な絶縁耐圧をもつ極薄シリ
コン窒化膜が得られる。
を680℃以下で，デポジション速度を２Å/min以上とす
ることによって、実用上十分な絶縁耐圧をもつ極薄シリ
コン窒化膜が得られる。
第２図（ａ）〜（ｄ）は、本発明をDRAMにおけるスタ
ックトキャパシタセルに適用した第２の実施例の製造工
程を示す断面図である。先ず、第２図（ａ）に示すよう
に比抵抗５〜50Ω・cmP型（100）シリコン基板201を用
意し、選択酸化によってフィールド酸化膜202を形成す
る。
ックトキャパシタセルに適用した第２の実施例の製造工
程を示す断面図である。先ず、第２図（ａ）に示すよう
に比抵抗５〜50Ω・cmP型（100）シリコン基板201を用
意し、選択酸化によってフィールド酸化膜202を形成す
る。
この後、第２図（ｂ）に示すように、ゲート酸化膜20
3を形成し、第２のn+型多結晶シリコン膜によるゲート
電極204,ソース，ドレイン領域のn+型不純物層205,206
を形成して、スイッチングMOSFETを形成する。次に、第
２図（ｃ）に示すように、CVD酸化膜207を堆積後、ダイ
レクトコンタクト孔208を形成した後、n+型多結晶シリ
コンを全面に形成し、パターニングによって下部電極
（ストレージノード）209を形成する。
3を形成し、第２のn+型多結晶シリコン膜によるゲート
電極204,ソース，ドレイン領域のn+型不純物層205,206
を形成して、スイッチングMOSFETを形成する。次に、第
２図（ｃ）に示すように、CVD酸化膜207を堆積後、ダイ
レクトコンタクト孔208を形成した後、n+型多結晶シリ
コンを全面に形成し、パターニングによって下部電極
（ストレージノード）209を形成する。
この後、デポジション温度660℃，デポジション圧力
0.6Torrでジクロルシランとアンモニア（流量比1:10）
の反応による減圧CVD法によって、厚さ5nmのCVDシリコ
ン窒化膜210を形成し、さらに熱酸化によってCVDシリコ
ン窒化膜210上に厚さ２〜4nm程度の熱酸化膜211を形成
する。
0.6Torrでジクロルシランとアンモニア（流量比1:10）
の反応による減圧CVD法によって、厚さ5nmのCVDシリコ
ン窒化膜210を形成し、さらに熱酸化によってCVDシリコ
ン窒化膜210上に厚さ２〜4nm程度の熱酸化膜211を形成
する。
ついで、第２のn+型多結晶シリコン膜によるキャパシ
タ電極212を形成する事によってメモリセルを完成する
（第２図（ｄ））。
タ電極212を形成する事によってメモリセルを完成する
（第２図（ｄ））。
第５図（ａ）と（ｂ）はそれぞれ上記第２の実施例に
したがってゲート酸化膜が形成されたMOSキャパシタ
と、従来法にしたがって形成されたMOSキャパシタのリ
ーク電流と絶縁耐圧を実施例と比較した図である。従来
例は、デポジション温度700℃，デポジション圧力を0.3
Torr,ジクロルシランとアンモニアの流量比を1:10にし
て、同じく厚さ5nmのシリコン窒化膜を形成し、これら
のシリコン窒化膜上に厚さ2nm程度の熱酸化膜を形成し
た絶縁膜を用いたMISキャパシタの場合である。図から
明らかなように従来例に比較して本実施例による場合に
は、リーク電流は低く抑さえられており、絶縁耐圧も良
好であることが分かる。
したがってゲート酸化膜が形成されたMOSキャパシタ
と、従来法にしたがって形成されたMOSキャパシタのリ
ーク電流と絶縁耐圧を実施例と比較した図である。従来
例は、デポジション温度700℃，デポジション圧力を0.3
Torr,ジクロルシランとアンモニアの流量比を1:10にし
て、同じく厚さ5nmのシリコン窒化膜を形成し、これら
のシリコン窒化膜上に厚さ2nm程度の熱酸化膜を形成し
た絶縁膜を用いたMISキャパシタの場合である。図から
明らかなように従来例に比較して本実施例による場合に
は、リーク電流は低く抑さえられており、絶縁耐圧も良
好であることが分かる。
なお、実施例においては、DRAMのゲート絶縁膜に関し
て述べたが、本発明は、DRAMのゲート絶縁膜に限らず一
般的に基板上に極薄シリコン窒化膜を形成する工程を有
する場合に適用できる。
て述べたが、本発明は、DRAMのゲート絶縁膜に限らず一
般的に基板上に極薄シリコン窒化膜を形成する工程を有
する場合に適用できる。
［発明の効果］ 本発明によれば、原子レベルで十分に均一性、平坦性
の良い薄いシリコン窒化膜を形成することができる。こ
れによって、それ自体優れた絶縁性を有する膜となる。
さらにこのシリコン窒化膜上に熱酸化物を形成する場合
にも局所的に薄い部分から下地シリコンへ突き抜けて酸
化が進行してしまうことがなく、極めて良好なシリコン
窒化膜−二酸化シリコン膜の二層構造を得ることができ
る。したがって、このような優れた特性を有する絶縁薄
膜を使用することによって、信頼性の高いDRAM等の半導
体装置を提供することができる。
の良い薄いシリコン窒化膜を形成することができる。こ
れによって、それ自体優れた絶縁性を有する膜となる。
さらにこのシリコン窒化膜上に熱酸化物を形成する場合
にも局所的に薄い部分から下地シリコンへ突き抜けて酸
化が進行してしまうことがなく、極めて良好なシリコン
窒化膜−二酸化シリコン膜の二層構造を得ることができ
る。したがって、このような優れた特性を有する絶縁薄
膜を使用することによって、信頼性の高いDRAM等の半導
体装置を提供することができる。
第１図（ａ）〜（ｄ）は本発明の第１の実施例のDRAMセ
ルの製造工程断面図， 第２図（ａ）〜（ｄ）は本発明の第２の実施例のDRAMセ
ルの製造工程断面図， 第３図（ａ）〜（ｄ）はアイランド成長を説明するため
の図， 第４図は第１の実施例におけるキャパシタ絶縁膜の絶縁
耐圧を従来例と比較して示す図、 第５図（ａ）は第２の実施例におけるキャパシタ絶縁膜
のリーク電流を従来例と比較して示す図、 第５図（ｂ）は第２の実施例におけるキャパシタ絶縁膜
の絶縁耐圧を従来例と比較して示す図、 第６図（ａ）（ｂ）は、デポジション温度およびデポジ
ションレート得られるSiN膜の平均耐圧の関係を測定し
た結果を示す図である。 101……ｐ型シリコン基板,102……フィールド酸化膜,10
3……CVD酸化膜,104……溝,105……ｎ型不純物層,106…
…薄い酸化膜,107……シリコン窒化膜,108……熱酸化
膜,109……キャパシタ電極,110……ゲート酸化膜,111…
…ゲート電極,113,114……n+型不純物層,201……Ｐ型シ
リコン基板,202……フィールド酸化膜,203……ゲート酸
化膜,203……ゲート酸化膜,204……ゲート電極,205,206
……n+型不純物層,207……CVD酸化膜,208……ダイレク
トコンタクト穴,209……下部電極,210……CVDシリコン
窒化膜,211……熱酸化膜,212……キャパシタ電極。
ルの製造工程断面図， 第２図（ａ）〜（ｄ）は本発明の第２の実施例のDRAMセ
ルの製造工程断面図， 第３図（ａ）〜（ｄ）はアイランド成長を説明するため
の図， 第４図は第１の実施例におけるキャパシタ絶縁膜の絶縁
耐圧を従来例と比較して示す図、 第５図（ａ）は第２の実施例におけるキャパシタ絶縁膜
のリーク電流を従来例と比較して示す図、 第５図（ｂ）は第２の実施例におけるキャパシタ絶縁膜
の絶縁耐圧を従来例と比較して示す図、 第６図（ａ）（ｂ）は、デポジション温度およびデポジ
ションレート得られるSiN膜の平均耐圧の関係を測定し
た結果を示す図である。 101……ｐ型シリコン基板,102……フィールド酸化膜,10
3……CVD酸化膜,104……溝,105……ｎ型不純物層,106…
…薄い酸化膜,107……シリコン窒化膜,108……熱酸化
膜,109……キャパシタ電極,110……ゲート酸化膜,111…
…ゲート電極,113,114……n+型不純物層,201……Ｐ型シ
リコン基板,202……フィールド酸化膜,203……ゲート酸
化膜,203……ゲート酸化膜,204……ゲート電極,205,206
……n+型不純物層,207……CVD酸化膜,208……ダイレク
トコンタクト穴,209……下部電極,210……CVDシリコン
窒化膜,211……熱酸化膜,212……キャパシタ電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 27/108 H01L 21/8242
Claims (1)
- 【請求項１】半導体基板上にCVD法によりシリコン窒化
膜を形成する工程を有する半導体装置の製造方法におい
て、前記シリコン窒化膜の形成工程は、デポジション温
度を680℃以下，デポジション速度を２Å/min以上に条
件設定して行うことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078906A JP2829087B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078906A JP2829087B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03280461A JPH03280461A (ja) | 1991-12-11 |
| JP2829087B2 true JP2829087B2 (ja) | 1998-11-25 |
Family
ID=13674875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078906A Expired - Lifetime JP2829087B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829087B2 (ja) |
-
1990
- 1990-03-29 JP JP2078906A patent/JP2829087B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03280461A (ja) | 1991-12-11 |
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