JPH03165557A - スタックドキャパシタセルを有する半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、一般に、スタックドキャパシタセルを有す
る半導体装置に係るものであり、より特定的には、高誘
電率のキャパシタ誘電体膜を含み、かつストレージノー
ドのエツジ部でリーク電流を起こさないように改良され
た、スタックドキャパシタセルを有する半導体装置に関
する。

〔従来の技術〕

近年、半導体装置の高集積化、高密度化は目覚しく、特
に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
はその代表例である。ＤＲＡＭにおいては、小さな平面
上に成る程度の容量を確保する゛ために、セルの三次元
化が行なわれて、実効的なキャパシタ面積の増大が図ら
れているとともに、キャパシタ誘電体膜であるシリコン
窒化膜、シリコン酸化膜の薄膜化も進んできている。

ところで、このようなセルの三次元化、シリコン窒化膜
、シリコン酸化膜の薄膜化によって、高集積化、高密度
化を図ることについては、限界があるという予想がある
。そこで、キャパシタ誘電体膜として、シリコン窒化膜
、シリコン酸化膜よりも誘電率の大きなＰ　ＺＴ　（Ｐ
　ｂ　（Ｚ　ｒｘ　Ｔ　ｉ＋　−Ｘ）０３）を代表とす
る高誘電率材料を用いる方法が検討されている。また、
誘電体が強誘電性を持つならば、１トランジスタ１キヤ
パシタの不揮発性メモリへの応用も考えられる。

第３図は、キャパシタ絶縁膜としてＰＺＴを用いた、従
来のＤＲＡＭの断面図である。

Ｐ型の半導体基板１の主表面に、活性領域を分離するた
めの分離酸化膜２が形成されている。活性領域には、ト
ランジスタとスタックドキャパシタとが設けられている
。トランジスタは、Ｐ型の半導体基板１の主表面に形成
されたソース／ドレイン領域とトランスファゲート酸化
膜３とトランスファゲート４とからなる。ソース／ドレ
イン領域は、半導体基板１の主表面に形成された濃度の
薄いｎ型拡散層５と濃度の濃いｎ型拡散層７とからなる
。

トランジスタを含む半導体基板１の上には、層間絶縁膜
８が設けられる。層間絶縁膜８の上には所定の平面形状
を有するストレージノード１０が設けられている。スト
レージノード１０は、層間絶縁膜８中に設けられたコン
タクト孔９を介して、ソース／ドレイン領域（５，７）
に接続されている。ストレージノード電極１０を含む半
導体基板１の上に、ＰＺＴからなるキャパシタ絶縁膜１
１が形成されている。ＰＺＴからなるキャパシタ絶縁膜
１１は、スパッタ法により形成される。この場合、後に
詳述するが、キャパシタ絶縁膜１１は、ストレージノー
ド１０のエツジ部分Ａで膜厚が薄くなる。キャパシタ絶
縁膜１１の上にセルプレート電極１２が設けられている
。セルプレート電極１２を含む半導体基板１の上に層間
絶縁膜１３が形成されている。層間絶縁膜１３の上にビ
ット線１５が形成され、ビット１１１５はコンタクト孔
１４を介して、トランジスタのソース／ドレイン領域（
５，７）に接続されている。

以上のように構成されているＤＲＡＭは、ワード線が選
択されて、トランスファゲート４に所定の電位が印加さ
れることによって、ソース／ドレイ領域（５，７）間を
導通させて、読出／書込動作を行なうのである。

次に、ＰＺＴを誘電体膜に用いたＤＲＡＭの従来の製造
方法を説明する。第４Ａ図〜第４Ｆ図は、ＰＺＴを誘電
体膜に用いたＤＲＡＭの製造工程図であり、断面図で表
わされている。

第４Ａ図を参照して、Ｐ型の半導体基板１の上に、選択
的に、分離酸化膜２を熱酸化法により形成する。次に、
トランスファゲート酸化膜３を熱酸化法等により形成す
る。次に、半導体基板１の全面にポリシリコンをＣＶＤ
法等により堆積し、選択的にエツチングすることにより
、トランスファゲート４を形成する。その後、トランス
ファゲート４をマスクにして、半導体基板１の主表面に
濃度の薄いｎ型拡散層５をイオン注入等により形成する
。その後、半導体基板１の全面に５ｉ０２膜をＣＶＤ法
により堆積し、これに異方性エツチングを施すことによ
り、トランスファゲート４の側壁に、側壁酸化膜６を形
成する。その後、トランスファゲート４および側壁酸化
膜６をマスクにして、イオン注入を行なうことにより、
濃度の濃いｎ型拡散層７を形成する。

次に、第４Ｂ図を参照して、トランスファゲート４を含
む半導体基板１の表面全面に層間絶縁膜８を形成する。

層間絶縁膜８は、５ｉ０２膜をＣＶＤ法で堆積し、アニ
ールにより、その表面を平坦化することによって形成さ
れる。その後、層間絶縁膜８に、後に形成されるストレ
ージノードをトランジスタのソース／ドレイン領域に接
続するためのコンタクトホール９を形成する。

次に、第４Ｃ図を参照して、コンタクトホール９を含む
半導体基板１の表面全面にＣＶＤ法等によりタングステ
ン膜を堆積する。すると、タングステン膜の一部は、図
のように、コンタクトホール９内に埋込まれ、ｎ型拡散
層５およびｎ型拡散層７に接続される。その後、タング
ステン膜を所定の平面形状にパターニングすることによ
り、キャパシタの一方の電極であるストレージノード１
０が形成される。

次に、第４Ｄ図を参照して、ストレージノード１０の表
面を含む半導体基板１の表面全面に、ＰＺＴからなるキ
ャパシタ誘電体膜１１をスパッタ法により形成する。こ
のとき、ストレージノード１０のエツジ部分Ａで、ＰＺ
Ｔのカバレッジが悪くなり、キャパシタ誘電体膜１１は
、この部分で膜厚が薄くなる。

次に、第４Ｅ図を参照して、キャパシタ誘電体膜１１の
上にポリシリコン等をＣＶＤ法などにより形成し、これ
をセルプレート形状にバターニングすることによって、
キャパシタのもう一方の電極であるセルプレート電極１
２が形成される。

その後、第４Ｆ図を参照して、５ｉ０２膜を全面に堆積
することによって、層間絶縁膜１３を形成する。その後
、トランジスタのソース／ドレイン領域に通じるコンタ
クトホール１４を形成する。

その後、コンタクトホール１４を含む半導体基板１の表
面全面に、ＣＶＤ法によりタングステン膜を堆積する。

すると、タングステン膜の一部は図のように、コンタク
トホール１４内に埋込まれ、ｎ型拡散層５およびｎ型拡
散層７に接続される。

その後タングステン膜を所定のビット線形状にパターニ
ングすることによって、ビット線１５が形成される。

［発明が解決しようとする課題］ 以上のように、スパッタ法で形成したＰＺＴをキャパシ
タ誘電体膜を用いた従来のＤＲＡＭにおいては、第３図
を参照して、ストレージノード１０のエツジ部分Ａでキ
ャパシタ誘電体膜１１の膜厚が薄くなるので、ストレジ
ノード１０とセルプレート電極１２との間でリーク電流
が流れやすくなるという問題点があった。また、ストレ
ージノード１０と層間絶縁膜８の段差の影響により、良
好な膜質のキャパシタ誘電体膜１１が得られないという
問題点もあった。

以上の問題点は、ＰＺＴからなるキャパシタ誘電体膜を
回転塗布法により形成する場合においても、生じる。す
なわち、第５図を参照して、キャパシタ誘電体膜１１を
ＰＺＴの回転塗布によって形成すると、ストレージノー
ド１０のエツジ部分Ａおよびストレージノード１０の電
極部分Ｂで膜厚が薄くなり、下地部分Ｃで厚くなる。な
お、第５図に示す従来例は、キャパシタ誘電体膜１１を
回転塗布法により形成した場合を除いて、ｔＪＳ３図に
示す従来例と同様であり、相当する部分には同一の参照
番号を付し、その説明を繰返さない。

それゆえに、この発明は上記のような問題点を解決する
ためになされたもので、高誘電率のキャパシタ誘電体膜
を含み、かつ、ストレージノードのエツジ部でリーク電
流を起こさないように改良された、スタックドキャパシ
タセルを有する半導体装置を提供することを目的とする
。

［課題を解決するための手段］ この発明に係るスタックドキャパシタセルを有する半導
体装置は、半導体基板と、該半導体基板に設けられたト
ランジスタと、該トランジスタを含む上記半導体基板の
上に設けられた層間絶縁膜と、を備える。層間絶縁膜の
上には、所定の平面形状を有するストレージノードが設
けられている。

ストレージノードの周縁部には、ストレージノードと層
間絶縁膜との段差をなくす絶縁膜が埋込まれている。ス
トレージノードの上に誘電体膜が設けられ、誘電体膜の
上にはセルプレート電極が設けられている。

［作用］ この発明に係る、スタックドキャパシタセルを有する半
導体装置によれば、ストレージノードの周縁部に、スト
レージノードと層間絶縁膜との段差をなくす絶縁膜が埋
込まれているので、キャパシタ誘電体膜が堆積される面
は平坦となっている。

それゆえに、生成したキャパシタ絶縁膜は、全領域にお
いて、均一な膜厚を有し、かつ、良好な膜質を持つよう
になる。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は、この発明の一実施例に係る、キャパシタ絶縁
膜としてＰＺＴを用いたＤＲＡＭの断面図である。

Ｐ型の半導体基板１の主表面に、活性領域を分離するた
めの分離酸化膜２が形成されている。活外領域には、ト
ランジスタとスタックドキャパシタとが設けられている
。トランジスタは、半導体基板１の主表面に形成された
ソース／ドレイン領域とトランスファゲート酸化膜３と
トランスファゲート４とからなる。ソース／ドレイ領域
は、半導体基板１の主表面に形成された濃度の薄いｎ型
拡散層５と濃度の濃いｎ型拡散層７とからなる。

トランジスタを含む半導体基板１の上には、層間絶縁Ｉ
ｌ！８が設けられている。層間絶縁膜８の上には、所定
の平面形状を有するストレージノード１０が設けられて
いる。ストレージノード１０は、層間絶縁膜８中に設け
られたコンタクト孔９を介して、ソース／ドレイン領域
（５，７）に接続されている。ストレージノード１０の
周縁部には、ストレージノード１０と層間絶縁膜８との
段差をなくす絶縁膜１７ａが埋込まれている。ストレー
ジノード１０および絶縁膜１７ａの上を覆うように、Ｐ
ＺＴからなるキャパシタ誘電体膜１８が設けられている
。ＰＺＴからなるキャパシタ誘電体膜１８は、スパッタ
法により形成される。実施例では、ストレージノード１
０の周縁部に、ストレージノード１０と層間絶縁膜８と
の段差をなくす絶縁膜１７ａが埋込まれているので、キ
ャパシタ誘電体膜１８が堆積される面は平坦となってい
る。

それゆえ、キャパシタ誘電体膜１８は全領域において、
均一な膜Ｊゾを有し、かつ、良好な膜質を持つようにな
る。キャパシタ誘電体膜１８の上にセルプレート電極１
９が設けられている。セルプレート電極１９を含む半導
体基板１の上に層間絶縁膜１３が形成されている。層間
絶縁膜１３の上にビット線１５が形成され、ビットｆｊ
ｌ１５はコンタクト孔１４を介して、トランジスタのソ
ース／ドレイン領域（５，７）に接続されている。

次に、第１図に示すＤＲＡＭの製造方法を説明する。

第２Ａ図〜第２Ｈ図は、実施例に係るＤＲＡＭの製造工
程図であり、断面図で表わされている。

第２Ａ図〜第２Ｃ図に示すまでの工程は、第４Ａ図〜第
４Ｃ図に示す従来の工程と同様であるので、相当する部
分には同一の参照番号を付し、その説明を繰返さない。

ストレージノード１０を形成した後、第２Ｄ図を参照し
て、ストレージノード１０の表面を含む半導体基板１の
表面全面に、常圧ＣＶＤ法等により、ＢＰＳＧ膜１７を
堆積する。その後、ＢＰＳＧ膜１７のアニールを行なっ
て、その表面を平坦化する。

次に、第２Ｅ図を参照して、ストレージノード１０の表
面が出現するまで、ＢＰＳＧ膜１７をウェットエツチン
グ法またはドライエツチング法により、上からエツチン
グしていく。すると、ストレージノード１０とストレー
ジノード１０との間の隙間部分に、ＢＰＳＧの絶縁膜１
７ａが埋込まれ、残された状態が実現する。こうして、
ストレージノード１０の表面と層間絶縁膜８の表面との
段差はなくなり、キャパシタ誘電体膜が堆積される面は
平坦化される。

次に、第２Ｆ図を参照して、ストレジノード１０および
絶縁膜１７ａの表面を覆うように、ＰＺＴからなるキャ
パシタ誘電体膜１８をスパッタ法により形成する。この
とき、下地が平坦なため、均一な膜厚であり、かつ良好
な膜質のキャパシタ誘電体膜１８が得られる。

次に、第２Ｇ図を参照して、キャパシタ誘電体膜１８の
上にポリシリコン等をＣＶＤ法等により形成し、これを
セルプレート形状にエツチングすることによって、キャ
パシタのもう一方の電極であるセルプレート電極１９を
形成する。

その後、第２Ｈ図を参照して、５ｉｎ２膜を全面に堆積
することによって、層間絶縁膜１３を形成する。その後
、トランジスタのソース／ドレイン領域に通じるコンタ
クト孔１４を形成する。

その後、コンタクトホール１４を含む半導体基板１の表
面全面にＣＶＤ法によりタングステン膜を堆積する。す
ると、タングステン膜の一部は、図のように、コンタク
トホール１４内に埋込まれ、ｎ型拡散層５および１１型
拡散層７に接続される。

その後、タングステン膜を所定のビット線形状にパター
ニングすることによって、ビット線１５が得られる。

なお、上記実施例では、絶縁膜１７ａの先駆体としてＢ
ＰＳＧを例示したが、この発明はこれに限られるもので
なく、常圧ＣＶＤ法等で形成され、アニールにより平坦
化されるＰＳＧ、ＢＳＧ膜でもよく、また回転塗布法に
より形成され、平坦化され得るＳＯＧ膜、さらに、常圧
ＣＶＤ法により形成され、形成直後、既に平坦性を持つ
常圧ＴＥＯＳ膜、ＥＣＲプラズマＣＶＤ法で得られるＳ
ｉＯ□膜であってもよい。また、これら平坦化可能な膜
は、単層膜に限られるものでな（、ＳｉＨ。

またはＴＥＯＳを原料ガスに用い、減圧ＣＶＤ法で得ら
れる５ｉ０２膜や、シリコン窒化膜などの多層膜であっ
てもよい。

また、ＢＰＳＧ膜１７は平坦性を持っていなくても、そ
の上層にレジスト等を回転塗布法により塗布し、その表
面を平坦化した後、ＢＰＳＧ膜１７をレジストと同じエ
ツチングレートでドライエツチングを行ない、平坦化し
てもよい。

また、上記実施例では、第２Ｆ図を参照して、キャパシ
タ誘電体膜１８としてスパッタリング法により得られる
ＰＺＴを例示したが、この発明はこれに限られるもので
なく、ＰＬＺＴ（ＰｂｘＬａ＋−ｘ　Ｚｒｙ　Ｔｊ　＋
−ｙ　Ｏａ　）　、ＢａＴｉ０．．５ｒＴｉｏ、等、ス
パッタリング法、回転塗布法で得られる高い誘電率を示
す誘電体でもよい。

以上、本発明を要約すると次のとおりである。

（１）　特許請求の範囲に記載の半導体装置において、
前記誘電体膜は（Ｐｂ　（Ｚ　ｒｘ　Ｔｉ　Ｉ−Ｘ　）
０、）を含む。

（２）　スタックドキャパシタセルを有する半導体装置
の製造方法であって、 半導体基板を準備する工程と、 前記半導体基板にトランジスタを形成する１−程と、 前記トランジスタを含む前記半導体基板の上に層間絶縁
膜を形成する工程と、 前記層間絶縁膜の上に所定の平面形状を有するストレー
ジノードを形成する工程と、 前記ストレートノードの周縁部に、該ストレージノード
と前記層間絶縁膜との段差をなくすように絶縁膜を埋込
む工程と、 前記ストレージノードの上に誘電体膜を形成する工程と
、 前記誘電体膜の上にセルプレート電極を形成する工程と
、 前記誘電体膜の上にセルプレート電極を形成する工程と
、を備える。

［発明の効果］ 以上説明したとおり、この発明に係るスタックドキャパ
シタセルを杓“する半導体装置によれば、ストレージノ
ードの周縁部に、ストレージノードと層間絶縁膜との段
差をなくする絶縁膜が埋込まれているので、キャパシタ
誘電体膜が堆積される面は平坦となっている。それゆえ
に、キャパシタ誘電体膜は全領域において均一な膜厚を
有し、かつ、良好な膜質を持つようになる。その結果、
ストレージノードのエツジ部でリーク電流を起こさない
半導体装置が得られるという効果を奏する。

【図面の簡単な説明】

第１図は、この発明の一実施例に係る、スタ・ノクドキ
ャパシタセルを有する半導体装置の断面図である。 第２Ａ図〜第２Ｈ図は、実施例に係る、スタックドキャ
パシタセルを有する半導体装置の製造工程図であり、断
面図で表わされている。 第３図は、キャパシタ誘電体膜にＰＺＴを用いた従来の
ＤＲＡＭの断面図である。 第４Ａ図〜第４Ｆ図は、キャパシタ誘電体膜にＰＺＴを
用いた従来のＤＲＡＭの製造工程図であり、断面図で表
わされている。 第５図は、キャパシタ誘電体膜がＰＺＴの回転塗布によ
って形成された、従来のＤＲＡＭの断面図である。 図において、１は半導体基板、３はトランスファゲート
酸化膜、４はトランスファゲート、５は濃度の薄いｎ型
拡散層、７は濃度の濃いｎ型拡散層、１０はストレージ
ノード、１７ａは絶縁膜、１８はキャパシタ誘電体膜、
１９はセルプレート電極である。 なお、各図中、同一符号は同一または相当部分を示す。 代 理 人 人前 増 雄 萬１図 第３図 第２Ａ図

Claims (1)

1. 【特許請求の範囲】 半導体基板と、 前記半導体基板に設けられたトランジスタと、前記トラ
   ンジスタを含む前記半導体基板の上に設けられた層間絶
   縁膜と、 前記層間絶縁膜の上に設けられた所定の平面形状を有す
   るストレージノードと、 前記ストレージノードの周縁部に埋込まれ、該ストレー
   ジノードと前記層間絶縁膜との段差をなくす絶縁膜と、 前記ストレージノードの上を覆うように設けられた誘電
   体膜と、 前記誘電体膜の上に設けられたセルプレート電極と、 を備えた、スタックドキャパシタセルを有する半導体装
   置。