JPH02103961A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ダイナミック形の随時読み書き可能なメモリ
（以下、ＤＲＡＭという）等の半導体記憶装置の製造方
法、特に電荷蓄積用キャパシタとその電荷転送制御用ト
ランジスタの接続部に関するものである。

（従来の技術） 例えば、Ｍ　Ｉ　Ｓ　（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔｏ
ｒ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　）型のＤＲＡＭには
、１個の電荷転送制御用トランジスタと１個の電荷蓄積
用キャパシタの計２素子から構成される１トランジスタ
・１キヤパシタ型のメモリセルが広く用いられている。

この種のメモリセルでは、キャパシタに蓄積された電荷
の有無によって情報を記憶し、トランジスタのオン・オ
フ動作によってその情報の読み出し、書き込み動作を行
っている。それ故、成る一定のリフレッシュ（定期的に
再度情報を書き込み、情報の保全を図ること）期間中は
、キャパシタが情報の記憶に十分な量の電荷を保持する
必要がある。

実際には、この期間中に様々なリーク電流やアルファ粒
子によって発生する電荷の流入等が存在することにより
、キャパシタ内に蓄積された電荷は、時間とともに除々
に放出される。そのため、メモリセルの安定な動作を保
証するためには、キャパシタの容量値は情報の記憶に必
要な容量に加えて、電荷放出による損失量を補うに充分
な容量も必要となる。

一方、ＤＲＡＭの高密度化が実現した背景としては、長
足の進歩を遂げた微細加工技術の寄与が挙げられるが、
それによるメモリセルの微細化は殊に目覚ましく、それ
に伴ってキャパシタも相対的に微細化されている。キャ
パシタが’ａｍ化されるとキャパシタの容量も縮減され
るので、キャパシタの構造を３次元構造にする等の工夫
をしなければ、キャパシタの容量を充分に確保すること
が困難な状況になってきている。

そこで、従来、この状況を打開するなめに種々の対策が
講じられており、その−手段として電荷転送制御用トラ
ンジスタ及び電荷蓄積用キャパシタを形成すべき基板の
深さ方向にトレンチ（講）を掘り、そのトレンチ内に電
荷を蓄積するようにして、キャパシタの容量値の拡大を
図る技術が提案されている。

従来、このような分野の技術としては、特開昭５１−１
４８３８５号公報、および特開昭６１−１０８１６３号
公報等に記載されるものがあった。

第２図は従来の半導体記憶装置の一構成例を示す断面図
である。以下、その構成を説明する。

この半導体記憶装置では、Ｐ形シリコン（Ｓｉ）の基板
１上にフィルード酸化ｐｌＡ２が形成され、さらにその
フィルド酸化膜２の側部には、基板１の内部に所定の深
さを有するトレンチ３が形成される。次いで、トレンチ
３の内面には厚肉の酸化Ｍ４が形成され、続いてトレン
チ３の内面でフィールド酸化膜２と対向する側の上端部
においては、その酸化膜４が除去され、そこにコンタク
ト領域５が設けられる。酸化膜４内側のトレンチ３内に
は、下層ポリシリコンロ、誘電体薄膜７および上層ポリ
シリコン８が順に埋め込まれ、これらの要素により電荷
蓄積用のキャパシタが構成される。

キャパシタの形成後、キャパシタに隣接した位置に、ゲ
ート酸化ｐＡ９、ゲート電極１０およびソース・ドレイ
ンの拡散層１１ａ、ｌｌｂが順に形成され、これらの要
素によってキャパシタへの電荷転送を制御するトランス
ファゲートトランジスタが構成される。コンタクト領域
５において、拡散層１１ａと下層ポリシリコンロとが接
触することにより、トランスファゲートトランジスタと
キャパシタとの電気的な接続が図られている。その後、
トランスファゲートトランジスタ及びキャパシタの上に
は、コンタクトホール１２を有する眉間絶縁膜１３、ア
ルミニウム配線等によるビット線１４およびパッシベー
ション膜１５が順次被着される。トランスファゲートト
ランジスタの拡散層１１ｂは、コンタクトホール１２を
介してビット線１４に接続される。

以上のような半導体記憶装置においては、半導体記憶装
置の高密度化、高集積化を図る上で、セル面積に占める
コンタクト領域５の占有面積を極力小さく抑えることが
得策である。そこで、例えばホトリソグラフィを用いて
コンタクト領域５を形成し、トランスファゲートトラン
ジスタとキャパシタとを接続していた。その−例を、第
３図に示す。

第３図は第２図の半導体記憶装置におけるコンタクト領
域５の一形成方法を示す図である。

先ず、基板１にフィールド酸化膜２、トレンチ３および
酸化膜４を形成した後、基板１の全面にレジスト膜１６
を塗布すれば、トレンチ３内にもレジスト１６が埋設さ
れる。レジストＭ１６にパターニングを施して、トレン
チ３の上端部付近が露出する程度にレジスト開孔部１７
を形成する。

レジスト１ｉ１６をマスクにして、酸化膜４にエツチン
グを施せば、コンタクト領域５が形成される。

（発明が解決しようとする課題） しかしながら、上記第３図の製造方法においては、次の
ような課題があった。

（ｉ）　　レジスト膜１６にレジスト開孔部１７を形成
するために、成る程度の位置合わせの余裕が必要となる
ので、半導体記憶装置の縮小化に限界があり、半導体装
置の高集積化を図る上での大きな障害となっていた。

（ｉｉ）　　コンタクＩ・領域５の形成にホＩ・リソグ
ラフィを用いているが、ホトリックラフイはその作業に
手数を要するため、半導体記憶装置の製造工程が複雑に
なっていた。

（ｉｉｉ　）　　レジストＪｌ１１６の埋設されたトレ
ンチ３は、基板１内の深さ方向に伸びた形状を有してい
る。そのため、例えば光を用いた露光技術によって、レ
ジスト膜１６にパターニングを施してレジスト開孔部１
７を形成する場合、照射する光がトレンチ３内で著しく
光の散乱を受けるので、トレンチ３の上端部の深さｄを
均一に制御することは非常に困難となる。従って、例え
ばウェハ上に半導体記憶装置を複数個製造するような場
合、複数個の半導体記憶装置のうち幾つかを、仮に電子
顕微鏡等でモニターすることにより、複数個の半導体記
憶装置全ての深さｄを制御するというような方法を講じ
ることができない。それ故、各半導体記憶装置における
レジスト開孔部１７の深さｄにばらつきが発生ずること
になり、それによってコンタクト領域５の深さにもばら
つきが発生ずる。

このとき、コンタクト領域５の深さが浅い場合には、ト
ランスファゲートトランジスタとキャパシタとの電気的
な接続が不良となる。一方、コンタクト領域５の深さが
深い場合には、それに応じて拡散層１１ａも深く形成さ
れるので、トランスファゲート１ヘランジスタとキャパ
シタとの素子分離特性が劣化し、それによってα粒子に
よるソフトエラーの発生や基板１内のリーク電流による
パンチスルーの発生を促すことになる。

本発明は、前記従来技術が持っていた課題として、高集
積化が困難な点、製造工程が複雑な点およびコンタクト
領域の深さの制御が困難な点について解決した半導体記
憶装置の製造方法を提供するものである。

（課題を解決するための手段） 本発明は、前記課題を解決するために、半導体基板にト
レンチを形成しそのトレンチの内面に電荷蓄積用の電極
を被着してキャパシタを形成すると共に、前記電荷蓄積
用の電極に接続される拡散層を有しその拡散層を介して
前記キャパシタに対する電荷転送を制御するトランジス
タを形成する半導体記憶装置の製造方法において、その
製造工程を次のように構成したものである。即ち、前記
半導体基板上に保護膜及び第１の絶縁膜を選択的に被着
形成した後、その第１の絶縁膜及び保護膜をマスクとし
て前記半導体基板にエツチングを施して前記トレンチを
形成する工程と、前記第１の絶縁膜を除去した後、前記
保護膜に対して非被着性の第２の絶縁膜を前記保護膜を
マスクとして前記トレンチの内面に形成する工程と、前
記トレンチ内における前記第２の絶縁膜の上端部付近ま
でポリメチルメタアクリレート（Ｐｏｌｙｍｅｔｈｙｌ
　ｍｅｔｈａｃｒｙ＋ａｔｅ　、以下、ＰＭＭＡという
）等の充填物を埋め込む工程と、前記保護膜及び充填物
をマスクとして前記第２の絶縁膜の上端部付近をエツチ
ングしてコンタクト領域を形成する工程と、前記保護膜
及び充填物を除去した後、前記コンタクト領域を介して
前記拡散層と接続される前記電荷蓄積用の電極を前記第
２の絶縁膜上に被着する工程とを、順に施すようにした
ものである。

（作用） 本発明によれば、以上のように半導体記憶装置の製造方
法を構成したので、第１の絶縁膜は、トレンチの形成に
際して保護膜の損傷を防止する働きがある。コンタクト
領域形成時のマスクとして用いる保護膜及び充填物は、
コンタクト領域を形成する製造工程において位置合わせ
の余裕を不要とするため、微細なコンタクト領域の形成
を可能にすると共に、その製造工程を簡略化する働きが
ある。さらに、第２の絶縁膜の上端部付近に形成される
コンタクト領域は、その形成に際してエツチング条件を
制御することにより、コンタクト領域の基板内における
深さを任意に制御することができるため、拡散層と電荷
蓄積用の電極との電気的な接続を信頼性の高いものにす
る働きがある。

従って前記課題を解決できるのである。

（実施例） 第１図（ａ）〜（ｉ＞は本発明の実施例に係る半導体記
憶装置の製造方法を示す製造工程図である。以下、この
図を参照しつつ各製造工程を説明する。

（１）第１図（ａ）の工程 先ず、Ｐ型シリコン単結晶から成る基板２０を用意し、
その上に例えば、選択酸化法により素子分離用のフィー
ルド酸化）ＩＡ２１を膜厚５００ｎｍ程度形成する。ト
ランスファゲートトランジスタ及びキャパシタを形成す
べきアクティブ領域（活性領域）２２に酸化膜２３を膜
厚３０ｎｍ程度形成する。基板２０の全面に、保護膜と
して窒化シリコン８２４を膜厚５０ｎｍ程度堆積させた
後、その上に第１の絶縁膜として酸化膜２５を膜厚２０
０ｎｍ程度堆積させる。

（２）第１図（ｂ）の工程 酸化Ｊｉ１２５、窒化シリコン膜２４、酸化１１［２３
及びフィルド酸化膜２１にパターニングを施して選択的
に除去した後、これらをマスクとして基板２０に深さ約
４μｍのトレンチ２６を掘る。その後、マスクとして用
いた酸化膜２５を総て除去する。

（３）第１図（Ｃ）の工程 窒化シリコンｐＡ２４を耐酸化性のマスクとして、例え
ば温度１０００℃前後のウェット酸素雰囲気で、第２の
絶縁膜として膜厚１１００ｎ程度の酸化膜２７をトレン
チ２６の側面部及び底面部に形成する。

（４）第１図（ｄ）の工程 窒化シリコン膜２４を残存したまま、基板２０全面にＰ
ＭＭＡ２８から成る充填物を１μｍ程度スピンコード（
回転塗布）する。酸素プラズマを用いたドライエツチン
グ装置によりエッチバックを施し、トレンチ２６内にお
ける酸化膜２７の上端Ｎ５２９付近までＰＭＭＡ２８を
埋め込む。

（５）第１図（ｅ）の工程 窒化シリコン膜２４及びＰＭＭＡ２８をマスクとして、
酸化膜２７の上端部２９付近を希フッ酸水溶液等により
エツチングし、トランスファゲートトランジスタやキャ
パシタとの接続部となるコンタク１〜領域３０を形成す
る。

（６）第１図（ｆ）の工程 トレンチ２６内のＰＭＭＡ２８を例えば、酸素プラズマ
によるアッシングと硫酸・過酸化水素水混合液を用いて
全て除去すると共に、窒化シリコン′ｆＩＡ２４を燐酸
等で全て除去する。次いで、ＬＰＣＶＤ法（低圧化学的
気相成長法）等により、基板２０全面にポリシリコンを
堆積する。ポリシリコンには導電性をもたせるため、例
えばその上に砒素ガラＸ　（ａｒｓｅｎｏ−３ｉｌｉｃ
ａｔｅ　ｇｌａｓｓ）を堆積させた後、温度９５０℃前
後のアニール（加熱処理）を行い、ポリシリコン中に砒
素を拡散させる。その後、砒素ガラスを希フッ酸水溶液
等で全面的に除去した後、トレンチ２６内の酸化膜２７
上にのみポリシリコンが残存するように、ポリシリコン
を選択的に除去すれば、電荷蓄積用キャパシタの下部電
極３１が形成される。

（７）第１図（ｇ）の工程 ジクロルシラン（Ｓ　ｉ　８２　Ｃ，Ｑ　２　＞及びア
ンモニア（ＮＨ３）ガスを用いたＬＰＣＶＤ法等により
、キャパシタの誘電体薄膜３２となる窒化膜を基板２０
全面に堆積する。誘電体薄膜３２のリーク電流を減少さ
せるために、例えば温度約９００乃至９５０℃のウェッ
ト酸素雰囲気でアニールを施し、誘電体薄膜３２の表面
に膜厚２ｎｍ程度の図示しない酸化膜を被着させる。次
いで、ＬＰＣＶＤ法等により、誘電体薄膜３２上にキャ
パシタ１００の上部電極３３となるポリシリコンを堆積
する。このとき、ポリシリコンがトレンチ２６内に完全
に装填されるように、ポリシリコンの膜厚を設定する。

このポリシリコンに導電性をもたせるなめに、リン（１
））を高濃度にドープした後、そのポリシリコンから成
る上部電極３３及び誘電体薄８３２をホトリソグラフィ
を用いてパターニングすれば、下部電極３１、誘電体薄
膜３２および上部電極３３で構成されるキャパシタ１０
０が形成される。

（８）第１図（ｈ）の工程 基板２０上の酸化ＷＡ２３を総て除去した後、熱酸化に
よって膜厚２０ｎｍ程度の酸化膜を形成し、さらにその
上に、ＬＰＣＶＤ法等によってポリシリコンを堆積する
。ポリシリコンに不純物を高濃度にドープした後、上記
酸化膜及びポリシリコンをホトリングラフイーを用いて
パターニングすれば、酸化膜からゲート酸化膜３４が形
成されると共に、ポリシリコンからワード線をも兼ねる
ゲート電極３５が形成される。ゲート電極３５及びゲー
ト酸化Ｍ３４をマスクとして、例えば基板２０に砒素（
Ａｓ）をイオン注入して、ソース・ドレインの拡散層３
６ａ、３６ｂを形成する。ゲート酸化膜３４、ゲート電
極３５および拡散層３６ａ。

３６ｂによって、キャパシタ１００への電荷転送を制御
するトランスファゲートトランジスタ２００が構成され
ている。コンタクト領域３０において、拡散層３６ａと
上部電極３１とが接触することにより、トランスファゲ
ートトランジスタ２００とキャパシタ１００との電気的
な接続が図られている。

（９）第１図（ｉ）の工程 眉間絶縁膜３７として酸化膜を基板２０全面に堆積した
後、ホトリソブライを用いて眉間絶縁膜３７にコンタク
ポール３８を開孔する。スパッタ法等により、基板２０
全面にビット線３９となるアルミ・シリコン合金を堆積
させ、パターニングを施した後、そのプラズマＣＶＤ法
等によってパッシベーション膜４０となる窒化膜を被着
すれば、所望の半導体記憶装置が得られる。

以上のようにして製造された半導体記憶装置において、
キャパシタ１００内における下部電極３１及び上部電極
３３と誘電体薄膜３２との界面に蓄積された電荷により
記憶されている情報の読み出し及び書き込みとその保持
は、トランスファゲートトランジスタ２００のオン、オ
フ動作によって行われる。即ち、ワード線をも兼ねるゲ
ート電極３５の電圧をハイレベルにすることにより、キ
ャパシタ１００とビット線３９とを接続し、読み出し或
いは書き込み動作を行う。また、ゲート電極３５の電圧
をローレベルにすることにより、キャパシタ１００とビ
ット線とを切り離し、情報を保持する。

本実施例の利点をまとめると、次のようになる。

■　基板２０上に形成された窒化シリコン膜２４とトレ
ンチ２６内に埋設されたＰＭＭＡ２８とをマスクとして
、酸化、Ｍ２７にエツチングを施すことにより、コンタ
クト領域３０を形成している。

そのため、従来のようにホトリングラフィを用いる場合
に比べると、コンタクト領域３０形成のための工程数が
簡略化されるので、半導体記憶装置を製造する上でその
低コスト化が図れる。

■　コンタクト領域３０の形成に際して、位置合せの余
裕を全く必要としないため、コンタクト領域３０の微細
化が可能となり、それによって半導体記憶装置の高密度
・高集積化が期待できる。

■　コンタクト領域３０は、キャパシタ１００とトラン
スファゲートトランジスタ２００との電気的な接続を担
う領域であるため、基板２０内におけるコンタクト領域
３０の深さが非常に重要である。本実施例によるコンタ
クト領域３０の形成方法では、比較的容易な工程を施す
ことにより、高精度のコンタクト領域３０を再現性よく
形成できるばかりでなく、コンタクト領域３０形成時の
エツチング条件を調節することにより、基板３０内にお
けるコンタクト領域３０の深さを任意に設定することが
可能である。

尚、本発明は図示の実施例に限定されず、種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。

（イ）　上記実施例では、基板２０としてＰ型シリコン
単結晶を用いているが、Ｎ型シリコン単結晶を用いても
よい。この場合、拡散層３６ａ。

３６ｂ等の導電形を変えればよい。また、基板２０とし
て、エピタキシャル成長法等によって成長されたウェル
層を有する半導体を用いることも可能である。

（ロ）　保護膜として窒化シリコンＷＡ２４を用いてい
るが、耐酸化性を有するものであれば他の膜を使用する
ことも可能である。

（ハ）　トレンチ２６が段差部を有する形状のものにも
、本発明を適用することができる。

（ニ）　充填物としてＰＭＭＡ２８を用いているが、酸
化膜２７に対して耐エツチング性を有し、コンタク１〜
領域３０の形成後に比教的容易に除去できるものであれ
ば、例えばアクリロニトル・ブタジェン・スチレン（ａ
ｃｒｙｌｏｎｉｔｒｉ　ｆｃ　ｂｕｔａｄｉｅｎｅｓｔ
ｙｒｅｎｅ　、　Ａ　Ｂ　Ｓ　）　、ポリカーボネー１
〜（ｐｏｌｙｃａｒｂｏｎａｔｅ　、　ＰＣ）等の他の
材料を用いてもよい。

（ポ）　下部電極３１に導電性を付与するものとしては
、砒素ガラスに代えて、リンガラス（ｐｈｏｓｐｈｏ　
−５ｉｌｉｃａｔｅ　ｇｌａｓｓ）等の他のドープトオ
キサイドを用いてもよい。さらに、上部電極３３及び拡
散層３６ａ、３６ｂにドープする不純物は、それぞれリ
ン及び砒素に限らず、他の不純物を用いることも可能で
ある。

（へ）　上記実施例では、トランスフアゲ−１−トラン
ジスタ２００としてＭＯＳ　（Ｍｅｔａｌ　Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　）型トランジスタを形成
しているが、他の形式のトランジスタを形成するように
してもよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、トレンチ
内における第２の絶縁膜の上端部付近まで埋め込まれた
充填物と基板上に形成された保護膜とをマスクとして、
第２の絶縁膜にエツチングを施すことによってコンタク
ト領域を形成するようにしたので、その形成に際して、
位置合わせの余裕が不要となり、コンタクト領域の微細
化が図れると共に、製造工程を簡略化することが可能と
なり、それによって半導体記憶装置装置の高集績化及び
低価格化が期待できる。また、コンタクト領域の基板内
における深さを任意に設定できるばかりでなく、高精度
なコンタクト領域を再現性良く形成できるので、信頼性
に優れた半導体記憶装置の製造が可能になる。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明の実施例を示す半導体記
憶装置の製造工程図、第２図は従来の半導体記憶装置の
断面図、及び第３図は第２図におけるコンタクト領域の
一形成方法を示す図である。 ２０・・・・・・基板、２４・・・・・・窒化シリコン
膜（保護膜＞、２５．２７・・・・・・酸化膜（第１．
第２の絶縁Ｍ）、２６・・・・・・トレンチ、２８・・
・・・・ＰＭＭＡ　（充填物）、２９・・・・・・上端
部、３０・・・・・・コンタクト領域、３１・・・・・
・下部電極（電極）、３６ａ、３６ｂ・・・・・・拡散
層、１００・・・・・・キャパシタ、２００・・・・・
・トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板にトレンチを形成しそのトレンチの内面
   に電荷蓄積用の電極を被着してキャパシタを形成すると
   共に、前記電荷蓄積用の電極に接続される拡散層を有し
   その拡散層を介して前記キャパシタに対する電荷転送を
   制御するトランジスタを形成する半導体記憶装置の製造
   方法において、前記半導体基板上に保護膜及び第１の絶
   縁膜を選択的に被着形成した後、その第１の絶縁膜及び
   保護膜をマスクとして前記半導体基板にエッチングを施
   して前記トレンチを形成する工程と、前記第１の絶縁膜
   を除去した後、前記保護膜に対して非被着性の第２の絶
   縁膜を前記保護膜をマスクとして前記トレンチの内面に
   形成する工程と、前記トレンチ内における前記第２の絶
   縁膜の上端部付近まで充填物を埋め込む工程と、 前記保護膜及び充填物をマスクとして前記第２の絶縁膜
   の上端部付近をエッチングしてコンタクト領域を形成す
   る工程と、 前記保護膜及び充填物を除去した後、前記コンタクト領
   域を介して前記拡散層と接続される前記電荷蓄積用の電
   極を前記第２の絶縁膜上に被着する工程とを、 順に施すことを特徴とする半導体記憶装置の製造方法。 ２、請求項１記載の半導体記憶装置の製造方法において
   、 前記トレンチ内における前記第２の絶縁膜の上端部付近
   まで埋め込む充填物はポリメチルメタアクリレートであ
   る半導体記憶装置の製造方法。