JP2740543B2 - 半導体メモリ装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、メタルインシュレーターセミコンダクタ
ー（MIS）型ダイナミックランダムアクセスメモリ（DRA
M）装置の製造方法に関するもので、さらに詳細にはト
ランジスタ部とキャパシタ部とのコンタクト領域を確保
する方法に特徴を有する半導体メモリ装置の製造方法に
関するものである。

（従来の技術） MIS型DRAMとしては、個々のメモリセルが１つのスイ
ッチングトランジスタ及び１つのキャパシタでそれぞれ
構成された構造のものが、記憶容量が大きいことから、
広く用いられている。この種の半導体メモリ装置では、
キャパシタに蓄えられた電荷の有無によって情報の記憶
がなされ、さらにスイッチングトランジスタのオン・オ
フによって情報の読出し・書き込みがなされる。このた
め、この種の半導体メモリ装置では、ある一定期間毎に
行なわれるリフレッシュ動作間において、キャパシタ中
の電荷が確実に保存されている必要がある。しかし実際
は、種々の要因によるリーク電流やアルファ粒子によっ
て発生する電荷の流入などにより、キャパシタ中の電荷
量は変動する。従って、メモリ動作を安定に行なうため
には、キャパシタの容量値は、ある一定値以上にしなけ
ればならなかった。

一方、半導体メモリ装置は、ますます高集積化が図ら
れている。そしてこの高集積化を図るためには、個々の
メモリセルの半導体基板主面に占める面積の縮小化が不
可欠である。このため、キャパシタの平面積の縮小化も
必要になる。しかし、単にキャパシタの平面積を縮小し
たのでは、ある一定値以上の容量を有するキャパシタを
構成することが出来ない。

そこで、例えば特開昭60−225462号公報に開示されて
いるような、三次元構造のキャパシを有する半導体メモ
リ装置が提案されていた。

第２図は、特開昭60−225462号公報に開示されている
半導体メモリ装置の説明に供する図であり、この装置の
１メモリセル部分を概略的に示した断面図である。この
メモリセルは、Buried Stacked Capacitor Cell（埋め
込み型積層容量セル:BSCC）と呼ばれている。

第２図において、11はＰ型シリコン基板、13はフィー
ルド酸化膜、15はシリコン基板11に掘られた溝（以下、
トレンチと称する。）、17はトレンチ15の内壁に形成さ
れた酸化膜をそれぞれ示す。トレンチ15内には、下層キ
ャパシタ電極19、キャパシタ誘電体膜21及び上層キャパ
シタ電極23で構成されたキャパシタ25が埋め込まれてい
る。またこの下層キャパシタ電極19は、シリコン基板11
のトレンチ15に隣接する領域に形成されているトランス
ファーゲートトランジスタ27の一方のN^*拡散層27aと接
続されている。なお、第２図中、27b,27c,27dは、それ
ぞれトランスファーゲートトランジスタ27のゲート絶縁
膜、ゲート電極、他方のN^*拡散層を示す。さらに、29は
ビット線、31は層間絶縁膜、37はパッシベーション膜を
示す。

ところで、第２図に示したような構造の半導体メモリ
装置を製造するためには、キャパシタ25とトランジスタ
27との間を接続する必要がある。この接続は、従来は一
般に以下に説明するような方法で行なわれていた。第３
図（Ａ）〜（Ｃ）は、その説明に供する図であり、上記
接続を行なうための各工程を断面図を以って示したもの
である。

先ず、フィールド酸化膜13の形成されたシリコン基板
11に、公知の方法によりトレンチ15が形成され、さらに
このトレンチ15内壁及びシリコン基板11表面に酸化膜41
が形成される（第３図（Ａ））。

次に、このシリコン基板11上全面にレジストが塗布さ
れ（図示せず）、次いで所定の露光及び現像がなされ
て、理想的には、シリコン基板11のトレンチ15近傍の領
域の酸化膜部分41aを露出する開口部を有するレジスト
パターン43が形成される（第３図（Ｂ））。

次に、このレジストパターン43をマスクとし酸化膜41
のレジストパタンの開口部から露出する部分41aが公知
の方法により除去されて、シリコン基板11のコンタクト
領域形成予定領域11aが露出される（第３図（Ｃ））。

その後は、公知の方法により下層キャパシタ電極（第
２図中19で示すもの）。等の形成が行なわれ、さらにト
ランジスタ部分が形成される。これらの工程の説明はこ
こでは省略する。

（発明が解決しようとする課題） しかしながら、第３図を用いて説明した従来のコンタ
クト領域形成予定領域の形成方法では、シリコン基板に
形成されているトレンチが深さが深いものであったり開
口面積が小さいもの（例えば開口部の直径が0.8μｍ以
下のトレンチ）であると、シリコン基板にレジストを塗
布する際にトレンチ内に気泡が残ったり、トレンチ周辺
のレジスト膜厚にムラが生じ、所望のレジストパターン
を形成することが非常に困難になるという問題点があっ
た。

このような問題点があると、半導体メモリ装置の全メ
モリセルの各コンタクト領域形成予定領域の露出具合の
バラツキは非常に大きなものになってしまう。従って、
高集積化された半導体メモリ装置の製造バラツキを大い
くする一因になり、好ましいことではない。

この発明はこのような点に鑑みなされたものであり、
従ってこの発明の目的は、半導体メモリ装置の各メモリ
セルのトランジスタ部とキャパシタ部とのコンタクト領
域形成予定領域を製造バラツキが少なく形成出来る製造
方法を提供することにある。

（課題を解決するための手段） この目的の達成を図るため、この発明によれば、スイ
ッチング素子部及びトレンチキャパシタ部から成るメモ
リセルを多数具える半導体メモリ装置を製造するに当た
り、 フィールド酸化膜が形成された半導体基板上に第一の
シリコン酸化膜、第一のシリコン窒化膜及び第二のシリ
コン酸化膜をこの順で形成し、これら膜に、前述のフィ
ールド酸化膜の一部分及びこの部分に連なる前述の半導
体基板のアクティブ領域の一部分の各々の表面を露出す
る開口部を形成する工程と、 この開口部から露出する領域上及び前述の第二のシリ
コン酸化膜上に第二のシリコン窒化膜を形成する工程
と、 前述の開口部の側壁に第三のシリコン酸化膜を形成し
て前述の第二のシリコン窒化膜の一部分を覆う工程と、 前述の第一のシリコン酸化膜、第一のシリコン窒化膜
及び第二のシリコン酸化膜の各々の残存部分並びに前述
の第三のシリコン酸化膜をマスクとして前述の半導体基
板にトレンチを形成する工程と、 このトレンチ内壁にシリコン酸化膜を形成する工程
と、 前述の第一及び第二のシリコン窒化膜の残存部分を除
去して前述のアクティブ領域の一部分を露出させる工程
と、 この露出されたアクティブ領域の一部分及び前述のト
レンチ内壁に渡って下層キャパシタ電極を形成する工程
と を含むことを特徴とする。

（作用） この発明の半導体メモリ装置の製造方法によれば、ア
クティブ領域の一部分であって第二のシリコン窒化膜の
第三のシリコン酸化膜で覆われている部分下に当たる部
分が、トレンチ形成及びトレンチ内壁にシリコン酸化膜
を形成する工程が終了するまで、第二のシリコン窒化膜
によって保護される。そして、トレンチ形成及びトレン
チ内壁にシリコン酸化膜の形成を終えた後に第二のシリ
コン窒化膜を除去してこのアクテイブ領域の一部分が露
出される。この露出されたアクティブ領域の一部分は、
トレンチキャパシタとトランジスタとのコンタクト領域
として利用出来る。従って、トレンチ形成後にコンタク
ト領域形成予定領域を形成するためのレジストプロセス
が一切不要になる。

ここで、第一のシリコン酸化膜は第二のシリコン窒化
膜を半導体基板上に選択的に被着させるため及び緩衝酸
化膜として主に作用する。

第一のシリコン窒化膜は、トレンチを形成した後の第
三のシリコン酸化膜を除去する時にフィールド酸化膜が
膜減りすることを防止する。

第二のシリコン酸化膜は、トレンチエッチングのマス
クの一部分として主に作用する。

（実施例） 以下、図面を参照してこの発明の半導体メモリ装置の
製造方法の実施例につき説明する。なお、説明に用いる
各図は、この発明を理解出来る程度に概略的に示してあ
るにすぎない。従つて図中の各構成成分の寸法、形状、
さらに各構成成分間の寸法比等も概略的であり、この発
明が図示例に限定されるものではないことは理解された
い。また、実施例中で述べる膜厚等の数値的条件は、単
なる例示である。従つて、この発明がこれら数値的条件
によってのみ達成されるものではないことは理解された
い。

第１図（Ａ）〜（Ｏ）は、実施例の説明に供する製造
工程図である。なお、各図は製造工程中の主な工程にお
ける半導体メモリ装置の様子をこの装置の１メモリセル
部分に着目した断面図を以って示したものである。

先ず、半導体基板としてこの実施例の場合ｐ型シリコ
ン基板51を用意する。次に、このシリコン基板51に公知
の選択酸化法により膜厚が400nm程度のフィールド酸化
膜53を形成する。

次に、フィールド酸化膜53の形成されたシリコン基板
51上に熱酸化法により第一のシリコン酸化膜55を膜厚が
50nm程度となるように形成し、さらにこの第一のシリコ
ン酸化膜55上にCVD（化学的気相成長）法により第一の
シリコン窒化膜57を膜厚が50nm程度になるように形成
し、さらにこの第一のシリコン窒化膜57上にCVD法によ
り第二のシリコン酸化膜59を膜厚が800nm程度になるよ
うに形成する。その後、これらの膜55,57,59に、フィー
ルド酸化膜53の一部分53a及びこの部分53aに連なるシリ
コン基板51のアクティブ領域の一部分51a各々の表面を
露出する開口部61を、公知のフォトリソグラフィ技術及
びエッチング技術により形成する（第１図（Ａ））。な
お、第一のシリコン酸化膜55のフィールド酸化膜53上に
形成された部分は、フィールド酸化膜に合体しているの
で図示は省略している。

次に、開口部61から露出する領域（第１図（Ａ）で51
a,53aで示す領域）上及び第二のシリコン酸化膜59上
に、CVD法により第二のシリコン窒化膜63を膜厚が50nm
程度になるように形成する（第１図（Ｂ））。

次に、開口部61の側壁に第三のシリコン酸化膜を形成
して第二のシリコン窒化膜の一部分を覆うことを以下に
説明するように行なう。

先ず、第二のシリコン窒化膜63が形成されたシリコン
基板51上に、CVD法により第三のシリコン酸化膜65を膜
厚が500nm程度になるように形成する（第１図
（Ｃ））。次に、この第三のシリコン酸化膜65を、開口
部61の側壁近傍の第三のシリコン酸化膜部分は除去され
にくい異方性エッチングにより除去し開口部61の側壁に
第三のシリコン酸化膜65の一部分65a,65bを残存させこ
れらで第二のシリコン窒化膜の一部分を覆う（第１図
（Ｄ））。ここで、第三のシリコン酸化膜65の一部分65
bはアクティブ領域51aにかかることがないようにするの
が良い。なぜなら、第三のシリコン酸化膜65の一部分65
bは、後に行なうトレンチエッチング時のマスクの一部
になるため、この部分65bがアクティブ領域51aにかかる
とトレンチエッチング終了後にトレンチとフィールド酸
化膜間にアクティブ領域が残存してしまいこの領域の処
理が面倒になるからである。従って、開口部61の開口面
積も、このことを考慮し決定している。

次に、シリコン基板51にトレンチを形成するために、
第一のシリコン酸化膜55、第一のシリコン窒化膜57及び
第二のシリコン酸化膜59並びに第三のシリコン酸化膜65
の開口部61側壁に残存している部分65a,65bをマスクと
し、このマスクから露出する第二のシリコン窒化膜部分
及びシリコン基板部分を異方性の極めて高いリアクティ
ブイオンエッチング装置を用い公知のエッチングガスに
より除去して、シリコン基板51に深さ約４μｍのトレン
チ67を形成する（第１図（Ｅ））。トレンチ67の形成が
終了すると、アクティブ領域の一部分51aはその一部分
が除去されるのでその領域は減じる。第１図（Ｅ）中、
51bはアクティブ領域の一部分51aのトレンチ形成後に残
存する部分である。

次に、トレンチエッチング時のマスクとした第三のシ
リコン酸化膜部分65a,65b及び第二のシリコン酸化膜59
を、シリコン窒化膜は除去しないエッチング手段例えば
緩衝フッ化水素酸溶液により除去する（第１図
（Ｆ））。

次に、第一及び第二シリコン窒化膜57,63のトレンチ
エッチング後に残存している部分を耐酸化性マスクと
し、例えば熱酸化法によりトレンチ67内壁にシリコン酸
化膜69を膜厚が100nm程度になるように形成する（第１
図（Ｇ））。

次に、沸騰させたリン酸により第一及び第二シリコン
窒化膜57,63を除去して、アクティブ領域の一部分51bを
露出させる（第１図（Ｈ））。このアクティブ領域の一
部分51bが、トランジスタ部と、キャパシタ部とのコン
タク領域形成予定領域になる。

次に、露出されたアクティブ領域の一部分51b及び前
記トレンチ67内壁に渡って下層キャパシタ電極を形成す
ることを以下に説明するように行なう。

先ず、酸化膜69が形成されているシリコン基板51上全
面に、CVD法により下層キャパシタ電極形成材料として
例えばポリシリコン71を150nm程度の膜厚に形成する。
次に、このポリシリコン71上にCVD法により砒素ガラス7
3を形成する（第１図（Ｉ））。次いで、この試料を100
0℃の温度の１〜10％程度に酸素を含む窒素中でアニー
ルする。このアニールにおいて、砒素ガラス73中の砒素
はポリシリコン71中に拡散しポリシリコン71の抵抗値を
下げる。さらに、ポリシリコン71を通して砒素がアクテ
ィブ領域の一部分51bに拡散しこの領域にN^*拡散層75
（コンタクト領域）が出来る（第１図（Ｊ））。ここで
ポリシリコン71の低抵抗化及びN^*拡散層75形成のための
不純物としてリンを用いることも考えられる。しかしリ
ンは、シリコン中での拡散定数が大きいので拡散層75の
深さを深くしたり拡散層75の横方向の広がりを大きく
し、メモリセル間のリーク電流の増加やソフトエラー耐
性の低下を招く。従つて、不純物としては、砒素を用い
るのが良い。

次に、砒素ガラス73を公知の方法で除去し、その後公
知のフォトリソグラフィ技術及びエッチング技術により
ポリシリコン71を所望の形状にパターニングして、下層
キャパシタ電極71aを得る（第１図（Ｋ））。

次に、この試料上にキャパシタ誘電体膜形成材料とし
ての例えばシリコン窒化膜をCVD法により例えば10nm程
度の膜厚で形成し、さらにこのシリコン窒化膜の膜欠陥
密度を小さくし耐圧を向上させる目的で900℃前後の温
度のウエット酸素雰囲気中でこのシリコン窒化膜の表面
に膜厚が2nm程度のシリコン酸化膜（図示せず）を形成
する。その後、公知の方法によりこれらシリコン酸化膜
及びシリコン窒化膜の不要部分をそれぞれ除去してキャ
パシタ誘電体膜77を得る（第１図（Ｌ））。

次に、この試料上に上層キャパシタ電極形成材料とし
ての例えばポリシリコンをCVD法により150nm程度の膜厚
に形成し、その後、このポリシリコンに不純物としての
リンを高濃度にドープし低抵抗化を図る。次いで公知の
方法によりこのポリシリコンの不要部分を除去して上層
キャパシタ電極79を得る（第１図（Ｍ））。

以上の作業によりコンタクト領域となるN^*拡散層75及
びトレンチキャパシ81がそれぞれ形成出来る。

続いて、スイッチング素子としてのトランスファーゲ
ートトランジスタを以下に説明するように形成する。

先ずシリコン酸化膜55を公知の方法により除去する。
次に、この除去により露出したシリコン基板51の部分に
熱酸化法によりゲート絶縁膜を得るためのシリコン酸化
膜を形成する。さらにこのシリコン酸化膜上にCVD法に
よりゲート電極及びワード線を得るためのポリシリコン
を形成する。次いで公知の方法によりこのポリシリコン
にリンをドープした後、このポリシリコン及びシリコン
酸化膜を所定形状にパターニングして、ゲート電極83及
びゲート絶縁膜85を得る（第１図（Ｎ））。さらに、公
知のイオン注入法によりシリコン基板51の所定部分に例
えば砒素を注入して、ソース・ドレイン領域となるN^*拡
散層87a,87bを形成する（第１図（Ｎ））。

その後、シリコン基板51上側全面に公知の方法により
層間絶縁膜89を形成し、さらにこの層間絶縁膜89のN^*拡
散層87aに対応する一部分にコンタクトホール91を形成
する。次いで、例えばアルミニウム−シリコン合金を層
間絶縁膜89上に形成しこれをパターニングしてビット線
93を形成する。次いで、CVD法によりシリコン窒化膜を
形成してパッシベーション膜95を得る。この結果、トラ
ンジスタ及びトレンチキャパシタから成るメモリセルを
多数具える半導体メモリ装置が得られる（第１図
（Ｏ））。

以上がこの発明の実施例の説明である。しかしこの発
明は上述の実施例のみに限定されるものではない。

上述の実施例は、個々のメモリセルが１トランジスタ
・１キャパシタで構成された半導体メモリ装置を製造す
る例であった。しかしこの発明は、トレンチキャパシタ
を有する半導体メモリ装置に広く適用出来ることは明ら
かである。

また、シリコン酸化膜、シリコン窒化膜、砒素ガラス
等の成膜方法は、実施例中で述べた成膜方法に限られる
ものではなく、他の好適な方法でも勿論良い。

また、実施例ではｐ型シリコン基板を用いた半導体メ
モリ装置を製造する例を示しているが、反対導電型の半
導体メモリ装置を製造する場合であっても実施例と同様
な効果が得られることは明らかである。

（発明の効果） 上述した説明からも明らかなように、この発明の半導
体メモリ装置の製造方法によれば、半導体基板のアクテ
ィブ領域の一部分であって第二のシリコン窒化膜の第三
のシリコン酸化膜で覆われている部分下に当たる部分
を、トレンチ形成及びトレンチ内壁にシリコン酸化膜を
形成する工程が終了するまで、第二のシリコン窒化膜に
よって保護する。そして、トレンチ形成及びトレンチ内
壁にシリコン酸化膜の形成を終えた後に第二のシリコン
窒化膜を除去してこのアクテイブ領域の一部分を露出す
る。この露出されたアクティブ領域の一部分は、トレン
チキャパシタとトランジスタとのコンタクト領域として
利用出来る。

従つて、トレンチ形成後にコンタクト領域形成予定領
域を形成するためのレジストプロセスを一切行なわなく
とも所望の領域が確保出来る。

これがため、半導体メモリ装置の各メモリセルのトラ
ンジスタ部とキャパシタ部とのコンタクト領域形成予定
領域を製造バラツキが少なく形成出来るので、高集積度
を有する半導体メモリ装置の形成が可能になる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｏ）は、実施例の半導体メモリ装置の
製造方法を示す工程図、 第２図は、半導体メモリ装置の一例の構造説明に供する
図、 第３図（Ａ）〜（Ｃ）は、従来の製造方法の説明に供す
る図である。 51…半導体基板 51a…アクティブ領域の一部分 51b…アクティブ領域の一部分51aのトレンチ形成後の残
存部 53…フィールド酸化膜 53a…フィールド酸化膜の一部分 55…第一のシリコン酸化膜 57…第一のシリコン窒化膜 59…第二のシリコン酸化膜 61…開口部 63…第二のシリコン窒化膜 65…第三のシリコン酸化膜 65a,65b…第三のシリコン酸化膜の開口部側壁に残存し
た部分 67…トレンチ、69…シリコン酸化膜 71…ポリシリコン、73…砒素ガラス 75…N^*拡散層（コンタクト領域） 71a…下層キャパシタ電極 77…キャパシタ誘電体膜 79…上層キャパシタ電極 81…トレンチキャパシタ 83…ゲート電極、85…ゲート絶縁膜 87a,87b…ソース・ドレインN^*拡散層 89…層間絶縁膜、91…コンタクトホール 93…ビット線 95…パッシベーション膜。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】スイッチング素子部及びトレンチキャパシ
   タ部から成るメモリセルを多数具える半導体メモリ装置
   を製造するに当たり、 フィールド酸化膜が形成された半導体基板上に第一のシ
   リコン酸化膜、第一のシリコン窒化膜及び第二のシリコ
   ン酸化膜を順次形成し、これら膜に、前記フィールド酸
   化膜の一部分及びこの部分に連なる前記半導体基板のア
   クティブ領域の一部分の各々の表面を露出する開口部を
   形成する工程と、 該開口部から露出する領域上及び前記第二のシリコン酸
   化膜上に第二のシリコン窒化膜を形成する工程と、 前記開口部の側壁に第三のシリコン酸化膜を形成して前
   記第二のシリコン窒化膜の一部分を覆う工程と、 前記第一のシリコン酸化膜、第一のシリコン窒化膜及び
   第二のシリコン酸化膜の各々の残存部分並びに前記第三
   のシリコン酸化膜をマスクとして前記半導体基板にトレ
   ンチを形成する工程と、 該トレンチ内壁にシリコン酸化膜を形成する工程と、 前記第一及び第二のシリコン窒化膜の残存部分を除去し
   て前記アクティブ領域の一部分を露出させる工程と、 該露出されたアクティブ領域の一部分及び前記トレンチ
   内壁に渡って下層キャパシタ電極を形成する工程と を含むことを特徴とする半導体メモリ装置の製造方法。