JP2686815B2 - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000010408 film Substances 0.000 claims description 87
- 239000000758 substrate Substances 0.000 claims description 45
- 239000003990 capacitor Substances 0.000 claims description 22
- 150000004767 nitrides Chemical class 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 3
- 239000010409 thin film Substances 0.000 claims description 3
- 238000005121 nitriding Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 15
- 229910052785 arsenic Inorganic materials 0.000 description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000011521 glass Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は半導体メモリ装置の製造方法に係り、詳し
くは、MIS型ダイナミックランダムアクセスメモリ（DRA
M）のメモリセルの製造方法に関するものである。
くは、MIS型ダイナミックランダムアクセスメモリ（DRA
M）のメモリセルの製造方法に関するものである。
（従来の技術） 従来、MIS型DRAMには、１つのスイッチング用のトラ
ンスファゲートトランジスタと１つのキャパシタから構
成される１トランジスタ・１キャパシタ型のメモリセル
が広く用いられてきた。この種のメモリセルでは、キャ
パシタに蓄えられた電荷の有無によって情報を記憶し、
スイッチング用のトランスファゲートトランジスタのオ
ン・オフによって読み出し・書き込み動作を行ってい
る。このため、ある一定期間毎に行われるリフレッシュ
サイクル間はキャパシタの電荷が確実に保存されている
必要がある。実際には、様々なリーク電流やアルファ粒
子によって発生する電荷の流入等の存在により、安定な
メモリ動作を保証するには、キャパシタの容量値は一定
値以上必要となる。
ンスファゲートトランジスタと１つのキャパシタから構
成される１トランジスタ・１キャパシタ型のメモリセル
が広く用いられてきた。この種のメモリセルでは、キャ
パシタに蓄えられた電荷の有無によって情報を記憶し、
スイッチング用のトランスファゲートトランジスタのオ
ン・オフによって読み出し・書き込み動作を行ってい
る。このため、ある一定期間毎に行われるリフレッシュ
サイクル間はキャパシタの電荷が確実に保存されている
必要がある。実際には、様々なリーク電流やアルファ粒
子によって発生する電荷の流入等の存在により、安定な
メモリ動作を保証するには、キャパシタの容量値は一定
値以上必要となる。
一方、DRAMの高密度化はメモリセルの縮小化によると
ころが大きく、何らかの３次元構造を用いなければキャ
パシタ容量の確保が困難な状況にある。
ころが大きく、何らかの３次元構造を用いなければキャ
パシタ容量の確保が困難な状況にある。
そこで、例えば特開昭60−225462号公報に開示される
ようなメモリセルがある。このメモリセルは、BSCC（Bu
rried Stacked Capacitor Cell:埋込み型積層容量セ
ル）と呼ばれている。第２図はその要部断面を示したも
ので、概要を説明する。１はＰ型シリコン基板、２はフ
ィールド酸化膜、３は基板１に掘られた溝（トレンチ）
であり、この溝３の内壁に酸化膜４が形成され、この酸
化膜４に覆われた前記３溝３内に、下層電極5,誘導体薄
膜６および上層電極７からなるキャパシタが埋込み形成
される。また、下層電極５は、基板１の表面に延在して
トランスファゲートトランジスタの片方のN+拡散層10a
に接続される。そのトランスファゲートトランジスタ
は、前記溝部と隣接する基板部分に形成されており、ゲ
ート酸化膜8,ゲート電極９およびソース・ドレインの一
対のN+拡散層10a,10bから構成され、一方のN+拡散層10a
に上述のようにキャパシタの下層電極５が接続され、他
方のN+拡散層10bには、層間絶縁膜11に開けたコンタク
トホール12を通してビット線13が接続される。14は全表
面を覆うパッシベーション膜である。
ようなメモリセルがある。このメモリセルは、BSCC（Bu
rried Stacked Capacitor Cell:埋込み型積層容量セ
ル）と呼ばれている。第２図はその要部断面を示したも
ので、概要を説明する。１はＰ型シリコン基板、２はフ
ィールド酸化膜、３は基板１に掘られた溝（トレンチ）
であり、この溝３の内壁に酸化膜４が形成され、この酸
化膜４に覆われた前記３溝３内に、下層電極5,誘導体薄
膜６および上層電極７からなるキャパシタが埋込み形成
される。また、下層電極５は、基板１の表面に延在して
トランスファゲートトランジスタの片方のN+拡散層10a
に接続される。そのトランスファゲートトランジスタ
は、前記溝部と隣接する基板部分に形成されており、ゲ
ート酸化膜8,ゲート電極９およびソース・ドレインの一
対のN+拡散層10a,10bから構成され、一方のN+拡散層10a
に上述のようにキャパシタの下層電極５が接続され、他
方のN+拡散層10bには、層間絶縁膜11に開けたコンタク
トホール12を通してビット線13が接続される。14は全表
面を覆うパッシベーション膜である。
このようなBSCCにおいては、キャパシタの下層電極と
基板面との接続をとり、延いてはその部分の基板部に形
成されるトランスファゲートトランジスタの一方の拡散
層と前記下層電極との接続をとるために、基板面の一部
を露出させる工程（コンタクト領域形成工程）が必要と
なる。このコンタクト領域形成工程は、従来、第３図
（ａ）〜（ｃ）に示すようにして行われている。
基板面との接続をとり、延いてはその部分の基板部に形
成されるトランスファゲートトランジスタの一方の拡散
層と前記下層電極との接続をとるために、基板面の一部
を露出させる工程（コンタクト領域形成工程）が必要と
なる。このコンタクト領域形成工程は、従来、第３図
（ａ）〜（ｃ）に示すようにして行われている。
第３図（ａ）は、シリコン基板21にフィールド酸化膜
22と溝23を形成し、この溝23の内壁とトランジスタ形成
領域基板表面に酸化膜24,25を形成した状態である。
22と溝23を形成し、この溝23の内壁とトランジスタ形成
領域基板表面に酸化膜24,25を形成した状態である。
このような基板21上にレジストを全面スピンコート
し、露光−現象を行うことにより、第３図（ｂ）に示す
ようなレジストパターン26を得る。すなわち、前記溝23
のトランジスタ形成領域側開口角部で窓27を有するレジ
ストパターン26を得る。
し、露光−現象を行うことにより、第３図（ｂ）に示す
ようなレジストパターン26を得る。すなわち、前記溝23
のトランジスタ形成領域側開口角部で窓27を有するレジ
ストパターン26を得る。
しかる後、そのレジストパターン26をマスクとして酸
化膜をエッチングする。これにより、溝23のトランジス
タ形成領域側開口角部の酸化膜24,25が第３図（ｃ）に
示すように除去され、当該角部の基板表面および溝内壁
にコンタクト領域（基板露出領域）28が形成される。
化膜をエッチングする。これにより、溝23のトランジス
タ形成領域側開口角部の酸化膜24,25が第３図（ｃ）に
示すように除去され、当該角部の基板表面および溝内壁
にコンタクト領域（基板露出領域）28が形成される。
（発明が解決しようとする課題） しかるに、上記のような従来のコンタクト領域形成方
法では、DRAMの高密度化が進み、溝23の開口寸法が0.8
μｍ以下になると、レジストパターニング（窓27の形
成）における寸法制御や合わせ精度が難しくなるので、
基板表面上での長さｌの再現性のよいコンタクト領域の
形成が困難となった。また、この基板表面上の長さｌ部
分は、DRAMのより高密度化を阻害する。
法では、DRAMの高密度化が進み、溝23の開口寸法が0.8
μｍ以下になると、レジストパターニング（窓27の形
成）における寸法制御や合わせ精度が難しくなるので、
基板表面上での長さｌの再現性のよいコンタクト領域の
形成が困難となった。また、この基板表面上の長さｌ部
分は、DRAMのより高密度化を阻害する。
この発明は上記の点に鑑みなされたもので、高密度化
に適した再現性の良いコンタクト領域を形成できる半導
体メモリ装置の製造方法を提供することを目的とする。
に適した再現性の良いコンタクト領域を形成できる半導
体メモリ装置の製造方法を提供することを目的とする。
（課題を解決するための手段） この発明では、溝形成に用いたマスクの一部である窒
化膜を基板表面上に残したまま、コンタクト領域形成の
ための酸化膜エッチングを行い、溝の開口角部内壁にの
み、酸化膜が除去され基板部が露出したコンタクト領域
を形成する。具体的には、半導体基板の表面部に選択的
にフィールド酸化膜を形成した後、該基板上に酸化膜，
窒化膜，酸化膜を順次形成し、この３層膜の一部を除去
した後、この３層膜をマスクとして基板の一部をエッチ
ングすることにより、この基板に溝を形成し、その後、
最上層の酸化膜を除去し、露出した窒化膜をマスクとし
て前記溝の内壁に酸化膜を形成し、その後、基板上の全
面にレジストを塗布し、露光・現象工程により窓を形成
することにより、基板のトランジスタ形成領域側の前記
溝開口角部を露出させ、しかる後、その窓を通して酸化
膜のエッチングを行う。
化膜を基板表面上に残したまま、コンタクト領域形成の
ための酸化膜エッチングを行い、溝の開口角部内壁にの
み、酸化膜が除去され基板部が露出したコンタクト領域
を形成する。具体的には、半導体基板の表面部に選択的
にフィールド酸化膜を形成した後、該基板上に酸化膜，
窒化膜，酸化膜を順次形成し、この３層膜の一部を除去
した後、この３層膜をマスクとして基板の一部をエッチ
ングすることにより、この基板に溝を形成し、その後、
最上層の酸化膜を除去し、露出した窒化膜をマスクとし
て前記溝の内壁に酸化膜を形成し、その後、基板上の全
面にレジストを塗布し、露光・現象工程により窓を形成
することにより、基板のトランジスタ形成領域側の前記
溝開口角部を露出させ、しかる後、その窓を通して酸化
膜のエッチングを行う。
（作 用） 上記エッチングを行うと、例えば第１図（ｄ），
（ｅ）に示すように、基板表面上においては窒化膜が残
存しており、この窒化膜によりその下の酸化膜が保護さ
れるので、エッチングされる酸化膜は溝内壁の酸化膜の
みとなり、溝内壁にのみコンタクト領域が形成される。
そして、この場合は、レジストに形成される窓の横方向
位置はコンタクト領域の精度には関係なくなり、窓は、
その開口幅Ｗを、溝の開口幅Ｌの範囲内として、少なく
とも溝の開口角部上にかかって形成されればよい。一
方、窓の溝内での深さｈがコンタクト領域の精度に関係
することになるが、この深さｈは、レジストの露光量に
よって正確に制御できるから、コンタクト領域は再現性
よく形成されることになる。また、このように溝の内壁
にのみコンタクト領域を形成すれば、溝部（キャパシ
タ）により近づけてトランスファゲートトランジスタを
形成できるようになる。
（ｅ）に示すように、基板表面上においては窒化膜が残
存しており、この窒化膜によりその下の酸化膜が保護さ
れるので、エッチングされる酸化膜は溝内壁の酸化膜の
みとなり、溝内壁にのみコンタクト領域が形成される。
そして、この場合は、レジストに形成される窓の横方向
位置はコンタクト領域の精度には関係なくなり、窓は、
その開口幅Ｗを、溝の開口幅Ｌの範囲内として、少なく
とも溝の開口角部上にかかって形成されればよい。一
方、窓の溝内での深さｈがコンタクト領域の精度に関係
することになるが、この深さｈは、レジストの露光量に
よって正確に制御できるから、コンタクト領域は再現性
よく形成されることになる。また、このように溝の内壁
にのみコンタクト領域を形成すれば、溝部（キャパシ
タ）により近づけてトランスファゲートトランジスタを
形成できるようになる。
（実施例） 以下この発明の一実施例を第１図を参照して説明す
る。
る。
まず第１図（ａ）に示すように、Ｐ型シリコン単結晶
基板31を用意し、その表面に選択酸化法によりフィール
ド酸化膜32を膜厚400nm程度に選択的に形成する。
基板31を用意し、その表面に選択酸化法によりフィール
ド酸化膜32を膜厚400nm程度に選択的に形成する。
次に、フィールド酸化膜32が形成されたフィールド領
域以外の基板31表面に、熱酸化により第１図（ｂ）に示
すように膜厚50nm程度の酸化膜33を形成し、さらに全面
にCVD（化学的気相成長）法により膜厚50nm程度の窒化
膜34と膜厚500nm程度の酸化膜35を順次形成する。
域以外の基板31表面に、熱酸化により第１図（ｂ）に示
すように膜厚50nm程度の酸化膜33を形成し、さらに全面
にCVD（化学的気相成長）法により膜厚50nm程度の窒化
膜34と膜厚500nm程度の酸化膜35を順次形成する。
次いで、酸化膜35,窒化膜34および酸化膜33の３層膜
の一部を、フィールド酸化膜32の端部を含んで第１図
（ｃ）に示すように除去し、しかる後、残存しているそ
れらの膜33〜35をマスクとして、異方性の極めて高いリ
アクティブ・イオン・エッチング装置を用いて基板31を
エッチングすることにより、該基板31に同第１図（ｃ）
に示すように深さ約４μｍの溝36を形成する。
の一部を、フィールド酸化膜32の端部を含んで第１図
（ｃ）に示すように除去し、しかる後、残存しているそ
れらの膜33〜35をマスクとして、異方性の極めて高いリ
アクティブ・イオン・エッチング装置を用いて基板31を
エッチングすることにより、該基板31に同第１図（ｃ）
に示すように深さ約４μｍの溝36を形成する。
しかる後、最上層の酸化膜35を除去し、窒化膜34を露
出させた上で、該窒化膜34を耐酸化性マスクとして熱酸
化を行うことにより、前記溝36の内壁に第１図（ｄ）に
示す膜厚100nm程度の酸化膜37を形成する。続いて同図
に示すレジスト38を基板31上の全面に塗布し、露光・現
象を行い窓39を形成することにより、基板31のトランジ
スタ形成領域側の前記溝36開口角部を露出させる。
出させた上で、該窒化膜34を耐酸化性マスクとして熱酸
化を行うことにより、前記溝36の内壁に第１図（ｄ）に
示す膜厚100nm程度の酸化膜37を形成する。続いて同図
に示すレジスト38を基板31上の全面に塗布し、露光・現
象を行い窓39を形成することにより、基板31のトランジ
スタ形成領域側の前記溝36開口角部を露出させる。
しかる後、レジスト38をマスクとして、窓39を通して
酸化膜のエッチングを行う。すると、基板表面上の部分
においては、酸化膜34が残存しており、この窒化膜34に
よりその下の酸化膜33が保護されるので酸化膜33はエッ
チングされず、保護のない溝36内壁の酸化膜37のみエッ
チングされることになり、その結果、第１図（ｅ）に示
すように、溝36の内壁にのみ、基板部が露出したコンタ
クト領域40が形成される。ここで、レジスト38の窓39の
横方向位置はコンタクト領域40の精度には関係なく、窓
39は、第１図（ｄ）に示すその開口幅Ｗを、溝36の開口
幅Ｌの範囲内として、少なくとも溝36の開口角部上にか
かって形成されればよい。一方、窓39の溝36内での深さ
ｈがコンタクト領域40の精度に関係することになるが、
この深さｈは、レジスト38の露光量によって正確に制御
できる。したがって、コンタクト領域40は再現性よく形
成できる。
酸化膜のエッチングを行う。すると、基板表面上の部分
においては、酸化膜34が残存しており、この窒化膜34に
よりその下の酸化膜33が保護されるので酸化膜33はエッ
チングされず、保護のない溝36内壁の酸化膜37のみエッ
チングされることになり、その結果、第１図（ｅ）に示
すように、溝36の内壁にのみ、基板部が露出したコンタ
クト領域40が形成される。ここで、レジスト38の窓39の
横方向位置はコンタクト領域40の精度には関係なく、窓
39は、第１図（ｄ）に示すその開口幅Ｗを、溝36の開口
幅Ｌの範囲内として、少なくとも溝36の開口角部上にか
かって形成されればよい。一方、窓39の溝36内での深さ
ｈがコンタクト領域40の精度に関係することになるが、
この深さｈは、レジスト38の露光量によって正確に制御
できる。したがって、コンタクト領域40は再現性よく形
成できる。
次に、レジスト38および窒化膜34を沸騰リン酸で除去
し、第１図（ｆ）に示す構造とする。
し、第１図（ｆ）に示す構造とする。
次に、溝36の内壁を含む全面に、キャパシタの下層電
極となる第１図（ｇ）に一部示されるポリシリコン41を
CVD法により約150nmほど堆積される。さらに、そのポリ
シリコン41の表面に図示しないがヒ素ガラスを堆積させ
る。そして、1000℃の１〜10％O2を混入したN2中でアニ
ールする。すると、ヒ素ガラスから不純物としてヒ素が
ポリシリコン41にドーピングされると同時に、該ポリシ
リコン41が基板部に接するコンタクト領域40において
は、前記ポリシリコン41から基板内にヒ素が拡散し、第
１図（ｇ）に示すようにN+拡散層42が形成される。ここ
で、不純物としてリンを用いると、シリコン中での拡散
定数が大きいため、拡散層42が深く、横方向にも広く形
成され、隣接セル間リークやソフトエラー耐性が低下す
るなどの障害を生じる。そこで、不純物としてはヒ素が
好ましい。
極となる第１図（ｇ）に一部示されるポリシリコン41を
CVD法により約150nmほど堆積される。さらに、そのポリ
シリコン41の表面に図示しないがヒ素ガラスを堆積させ
る。そして、1000℃の１〜10％O2を混入したN2中でアニ
ールする。すると、ヒ素ガラスから不純物としてヒ素が
ポリシリコン41にドーピングされると同時に、該ポリシ
リコン41が基板部に接するコンタクト領域40において
は、前記ポリシリコン41から基板内にヒ素が拡散し、第
１図（ｇ）に示すようにN+拡散層42が形成される。ここ
で、不純物としてリンを用いると、シリコン中での拡散
定数が大きいため、拡散層42が深く、横方向にも広く形
成され、隣接セル間リークやソフトエラー耐性が低下す
るなどの障害を生じる。そこで、不純物としてはヒ素が
好ましい。
しかる後、ヒ素ガラスを除去した上で、ポリシリコン
41をパターニングして第１図（ｇ）に示すように溝36内
に残すことにより、キャパシタの下層電極を形成する。
41をパターニングして第１図（ｇ）に示すように溝36内
に残すことにより、キャパシタの下層電極を形成する。
しかる後、その下層電極の表面を含む全面に、キャパ
シタの誘電体となる窒化膜43（第１図（ｈ）に示され
る）をCVD法により10nm程度堆積させ、さらにその窒化
膜43の欠陥密度を小さくし耐圧を向上させるため、900
℃前後のウェット酸素雰囲気中で窒化膜43の表面に2nm
ほどの図示しない酸化膜をつける。さらにその上にキャ
パシタの上層電極となるポリシリコン44をCVD法により1
50nmほど堆積させ、不純物としてリンを高濃度にドープ
する。そして、このポリシリコン44と前記窒化膜43（表
面に酸化膜を有する）をパターニングして、これらを第
１図（ｈ）に示すように溝部および必要な領域に残すこ
とにより、溝部には、ポリシリコン41（下層電極），窒
化膜43（誘電体薄膜），ポリシリコン44（上層電極）か
らなるキャパシタを完成させる。
シタの誘電体となる窒化膜43（第１図（ｈ）に示され
る）をCVD法により10nm程度堆積させ、さらにその窒化
膜43の欠陥密度を小さくし耐圧を向上させるため、900
℃前後のウェット酸素雰囲気中で窒化膜43の表面に2nm
ほどの図示しない酸化膜をつける。さらにその上にキャ
パシタの上層電極となるポリシリコン44をCVD法により1
50nmほど堆積させ、不純物としてリンを高濃度にドープ
する。そして、このポリシリコン44と前記窒化膜43（表
面に酸化膜を有する）をパターニングして、これらを第
１図（ｈ）に示すように溝部および必要な領域に残すこ
とにより、溝部には、ポリシリコン41（下層電極），窒
化膜43（誘電体薄膜），ポリシリコン44（上層電極）か
らなるキャパシタを完成させる。
しかる後、酸化膜33を除去して、溝36と隣接する基板
領域（トランジスタ形成領域）を露出させた後、この部
分に第１図（ｉ）に示すようにトランスファゲートトラ
ンジスタ45を形成する。その時、ここでは基板31表面に
キャパシタの下層電極とのコンタクト領域が存在しない
ため、それだけトランスファゲートトランジスタ45とキ
ャパシタ間の距離ｍを小さくすることができる。トラン
スファゲートトランジスタ45は、ゲート酸化膜46を熱酸
化によりい形成した後、その上にゲート電極形成用のポ
リシリコン47をCVD法により堆積させ、これに不純物を
ドーピングした後、該ポリシリコン47とゲート酸化膜46
をパターニングしゲート領域にのみ残し、しかる後ゲー
ト電極ポリシリコン47をマスクとして基板31にヒ素をイ
オン注入してソース・ドレインの一対のN+拡散層48a,48
bを形成することにより製造される。この時、ポリシリ
コン47により、ゲート電極と一体にリード線も形成され
る。また、キャパシタの下層電極ポリシリコン41からの
不純物拡散で形成されていたN+拡散層42は、ソース・ド
レインの一方のN+拡散層48aの一部となる。そして、こ
のN+拡散層48aに、溝36開口角部のコンタクト領域40で
キャパシタの下層電極ポリシリコン41が接続されること
になる。
領域（トランジスタ形成領域）を露出させた後、この部
分に第１図（ｉ）に示すようにトランスファゲートトラ
ンジスタ45を形成する。その時、ここでは基板31表面に
キャパシタの下層電極とのコンタクト領域が存在しない
ため、それだけトランスファゲートトランジスタ45とキ
ャパシタ間の距離ｍを小さくすることができる。トラン
スファゲートトランジスタ45は、ゲート酸化膜46を熱酸
化によりい形成した後、その上にゲート電極形成用のポ
リシリコン47をCVD法により堆積させ、これに不純物を
ドーピングした後、該ポリシリコン47とゲート酸化膜46
をパターニングしゲート領域にのみ残し、しかる後ゲー
ト電極ポリシリコン47をマスクとして基板31にヒ素をイ
オン注入してソース・ドレインの一対のN+拡散層48a,48
bを形成することにより製造される。この時、ポリシリ
コン47により、ゲート電極と一体にリード線も形成され
る。また、キャパシタの下層電極ポリシリコン41からの
不純物拡散で形成されていたN+拡散層42は、ソース・ド
レインの一方のN+拡散層48aの一部となる。そして、こ
のN+拡散層48aに、溝36開口角部のコンタクト領域40で
キャパシタの下層電極ポリシリコン41が接続されること
になる。
しかる後、基板31上の全面に第１図（ｊ）に示すよう
に層間絶縁膜49を形成し、これに、トランジスタ45の他
方のN+拡散層48bに貫通するコンタクトホール50を開孔
する。そして、このコンタクトホール50を通して前記他
方のN+拡散層48bに接続されるビット線51をAl−Si合金
などで形成した後、全表面にプラズマCVD法で窒化膜を
バッシベーション膜52として形成することにより、全工
程を終了する。
に層間絶縁膜49を形成し、これに、トランジスタ45の他
方のN+拡散層48bに貫通するコンタクトホール50を開孔
する。そして、このコンタクトホール50を通して前記他
方のN+拡散層48bに接続されるビット線51をAl−Si合金
などで形成した後、全表面にプラズマCVD法で窒化膜を
バッシベーション膜52として形成することにより、全工
程を終了する。
（発明の効果） 以上詳細に説明したように、この発明の製造方法によ
れば、溝形成に用いたマスクの一部である窒化膜を基板
表面上に残したまま、コンタクト領域形成のための酸化
膜エッチングを行い、溝の開口角部内壁にのみ、酸化膜
が除去され基板部が露出したコンタクト領域を形成する
ようにしたので、レジストパターニング時の合わせ精度
に影響されずに再現性よく前記コンタクト領域を形成す
ることができる。また、溝の開口角部内壁にのみコンタ
クト領域を形成した場合は、基板表面上にコンタクト領
域を有する場合に比較して、溝部（キャパシタ）に近づ
けてトランスファゲートトランジスタを形成することが
できるから、DRAMのより一層の高密度化を図ることがで
きる。
れば、溝形成に用いたマスクの一部である窒化膜を基板
表面上に残したまま、コンタクト領域形成のための酸化
膜エッチングを行い、溝の開口角部内壁にのみ、酸化膜
が除去され基板部が露出したコンタクト領域を形成する
ようにしたので、レジストパターニング時の合わせ精度
に影響されずに再現性よく前記コンタクト領域を形成す
ることができる。また、溝の開口角部内壁にのみコンタ
クト領域を形成した場合は、基板表面上にコンタクト領
域を有する場合に比較して、溝部（キャパシタ）に近づ
けてトランスファゲートトランジスタを形成することが
できるから、DRAMのより一層の高密度化を図ることがで
きる。
第１図はこの発明の半導体メモリ装置の製造方法の一実
施例を示す工程断面図、第２図は従来のBSCCの構造断面
図、第３図は従来のコンタクト領域の形成法を示す工程
断面図である。 31……Ｐ型シリコン単結晶基板、32……フィールド酸化
膜、33……酸化膜、34……窒化膜、35……酸化膜、36…
…溝、37……酸化膜、38……レジスト、39……窓、40…
…コンタクト領域、41……ポリシリコン、43……窒化
膜、44……ポリシリコン、45……トランスファゲートト
ランジスタ。
施例を示す工程断面図、第２図は従来のBSCCの構造断面
図、第３図は従来のコンタクト領域の形成法を示す工程
断面図である。 31……Ｐ型シリコン単結晶基板、32……フィールド酸化
膜、33……酸化膜、34……窒化膜、35……酸化膜、36…
…溝、37……酸化膜、38……レジスト、39……窓、40…
…コンタクト領域、41……ポリシリコン、43……窒化
膜、44……ポリシリコン、45……トランスファゲートト
ランジスタ。
Claims (1)
- 【請求項１】半導体基板の主表面に選択的にフィールド
酸化膜を形成した後、この基板の主表面上にこの主表面
が露出する開口部を有し、かつ第１の酸化膜、窒化膜、
第２の酸化膜からなる３層膜を順次形成する工程と、 前記３層膜をマスクとして前記半導体基板をエッチング
し溝を形成する工程と、 前記第２の酸化膜を除去した後、前記窒化膜をマスクと
して前記溝の内面に第３の酸化膜を形成する工程と、 上記工程後、全面にレジストを塗布し、それから前記溝
側壁の上部に位置するコンタクト窓の形成領域の深さ制
御をレジストの露光量で決定し、この決定された露光量
で露光・現像し、前記コンタクト窓の形成領域に位置す
る前記第３の酸化膜を露出する工程と、 上記露光・現像により形成されたレジストパターンと前
記窒化膜をマスクとして用いて、露出された前記第３の
酸化膜を除去しコンタクト窓を形成する工程と、 前記溝内に下層電極、誘電体薄膜及び上層電極からなる
キャパシタを形成し、前記溝と隣接する前記基板領域
に、ソース又はドレインの一方が前記コンタクト窓を介
し前記キャパシタと接続するトランスファーゲートトラ
ンジスタを形成する工程とを具備してなる半導体メモリ
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096248A JP2686815B2 (ja) | 1989-04-18 | 1989-04-18 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096248A JP2686815B2 (ja) | 1989-04-18 | 1989-04-18 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276275A JPH02276275A (ja) | 1990-11-13 |
| JP2686815B2 true JP2686815B2 (ja) | 1997-12-08 |
Family
ID=14159918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1096248A Expired - Fee Related JP2686815B2 (ja) | 1989-04-18 | 1989-04-18 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2686815B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108163A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | 半導体記憶装置の製造方法 |
| JPS63260163A (ja) * | 1987-04-17 | 1988-10-27 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
-
1989
- 1989-04-18 JP JP1096248A patent/JP2686815B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02276275A (ja) | 1990-11-13 |
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Legal Events
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