JP2721157B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2721157B2 JP2721157B2 JP62070357A JP7035787A JP2721157B2 JP 2721157 B2 JP2721157 B2 JP 2721157B2 JP 62070357 A JP62070357 A JP 62070357A JP 7035787 A JP7035787 A JP 7035787A JP 2721157 B2 JP2721157 B2 JP 2721157B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、酸化珪素膜を改良した半導体装置に関す
る。 （従来の技術） 従来より半導体装置の一つで、キャパシタとトランジ
スタを組み合わせて情報の記憶動作を行う装置としてDR
AM（Dynamic Random Accessread write Memory）があ
る。この装置では通常キャパシタ電極と半導体基板との
間に形成されるキャパシタ絶縁膜としてSiO2膜が用いら
れ、この例が特開昭59−72161号公報に開示されてい
る。しかしながらSiO2膜にリン等が含まれると誘電率が
高くなり配線容量が増大する欠点があった。 その他に、従来例えば配線層間や素子分離用のSiO2膜
においても膜の均一性や成長速度，結晶欠陥の発生の抑
制等の面で不十分であった。 （発明を解決しようとする問題点） 以上述べた従来の半導体装置の電極と半導体基板間あ
るいは電極と電極間との間，もしくは素子分離用等のSi
O2膜は、リン等の混入により誘電率が高くなってしまっ
たり、均一性や成長速度，結晶欠陥の抑制等が不十分で
ある。 本発明は上述した欠点を解消する半導体装置を提供す
ることを目的とする。 ［発明の構成］ （問題を解決するための手段） 上述した目的を達成するために、本発明では半導体装
置を構成する酸化珪素膜に弗素を含ませたことを特徴と
している。 （作 用） このような半導体装置では、絶縁膜として弗素を含む
酸化珪素膜を用いているので、弗素を含まない酸化珪素
膜に比べ比誘電率が小さく抑えることができる。特にSi
O2分子数に対する弗素原子数の比率（弗素原子密度）が
0.1〜20％の場合に誘電率等の特性のすぐれた絶縁膜が
得られる。 さらに、この比率が１〜５％であれば、より大きな効
果が得られる。 （実施例） 以下、本発明の詳細を図示の実施例を用いて説明す
る。 第１図は、本発明の第１の実施例に係わるDRAMセルの
製造工程を示す断面図である。 先ず、比抵抗10Ω・cmを有し、表面が（100）面であ
るＰ型のシリコン基板１上に、素子間分離を行うための
例えば熱酸化膜２を選択的に形成する（第１図
（ａ））。 次に、全面にCVD酸化膜３を堆積した後、パターンニ
ングされたレジストをマスクとして、この膜をさらにパ
ターンニングし、酸化膜３のマスクを設ける。この酸化
膜３のマスク上から反応性イオンエッチングにより溝４
を形成する。ついで酸化膜３を希釈弗酸によってエッチ
ング除去する（第１図（ｂ））。 さらに、全面を800℃,50％のアルゴンガスで希釈され
た乾燥酸素中で５分間酸化しその後、50ppmの弗化窒素
を酸化雰囲気中に添加し酸化を続け、さらに弗化窒素の
添加を中止した後５分間酸化を追加してMOSキャパシタ
用酸化膜５を形成する。しかる後、通常のリン添加多結
晶シリコンゲート電極６を形成する。 従来の酸化膜を用いた場合は第２図（ａ）の容量電圧
（Ｃ−Ｖ）特性に示すように、時定数の小さい界面準位
が発生している。これに対し、本実施例の弗化窒素添加
の酸化の前後に乾燥酸素中での酸化を行った場合のＣ−
Ｖ特性は第２図（ｂ）に示すように界面準位が著しく減
少していることが分かる。 さらに第３図に示すように溝周辺長が50mmで電極面積
が0.1平方mmのMOSキャパシタの酸化膜リーク電流を２桁
減少させることができる。 尚、本実施例では、酸化温度800℃、弗化ガスを弗化
窒素，またその添加量を50ppmとしたが、添加ガスの種
類と量を変更できる。要はシリコンの酸化が一定の供給
律速で行われれば良い。 第４図（ａ）〜（ｄ）は本発明の第２の実施例として
DRAMセルの製造工程を示す断面図である。先ず第４図
（ａ）に示すように比抵抗10Ω/cm程度のＰ型（100）シ
リコン基板41に熱酸化膜42を形成した後、CVD窒化膜43
を埋積し、通常の写真食刻工程を経て、素子分離領域に
窓44を形成する。次に第４図（ｂ）に示すように窒化膜
43をマスクとして酸化膜42を通してＢをイオン注入しP-
型層45を形成した後CVD窒化膜43をマスクとして、100pm
m程度の三弗化窒素ガスを含むドライ酸素中においてシ
リコン基板41を酸化し、酸化膜46を形成する。 この後、第４図（ｃ）に示すようにCVD窒化膜43およ
び熱酸化膜42をエッチング除去し、露出したシリコン基
板41表面n-型層47を形成し、熱酸化を行ってキャパシタ
絶縁膜となる熱酸化膜48を形成し、続いて第１層多結晶
シリコン膜を堆積，パターンニングしてキャパシタ電極
49を形成する。熱酸化膜48は50Å以上500Å以下の厚さ
をもって形成される。続いて第４図（ｄ）に示すように
キャパシタ領域に隣接する位置にゲート絶縁膜となる熱
酸化膜50aを形成し、第２層多結晶シリコン膜の堆積，
パターンニングによりゲート電極50bを形成し、例えばA
sイオン注入によりソース，ドレインとなるn+型層50c,5
0dを形成してスイッチングMOSトランジスタを形成す
る。この後は図示しないが、全面にCVD酸化膜を堆積
し，コンタクト孔を開けてAl配線を形成して、DRAMを完
成する。 この実施例によれば素子分離領域に選択酸化により下
地シリコン基板の結晶欠陥を少なく、かつ低誘電率の厚
い酸化膜を容易に形成することができる。これによって
絶縁特性の優れた素子分離が実現でき、また寄性MOS容
量の低下を図ることができる。したがってこの実施例に
よれば、信頼性の高い高集積化DRAMを得ることができ
る。 上記実施例では専らLOCOS（Local 0Xi−dation of Si
licon）法について説明したが、LOCOSに限らず、素子分
離領域に選択酸化により酸化膜を形成する工程を必要と
する素子分離法に本発明を適用することができる。 第５図は、本発明の第３の実施例として、半導体集積
回路における二層の電極間の絶縁膜形成工程を示す断面
図である。 まず、シリコン基板51全面に例えば熱酸化により酸化
膜52を形成し、さらに全面リン，ヒ素或いはボロンをド
ーピングした0.4μｍ厚の多結晶シリコンを堆積した
後、通常の写真食刻工程を経て第１の電極53を形成する
（第５図（ａ））。 次に、全面に弗素を0.1％以上含むか、或いは比誘電
率が3.85以下であるCVD（Chemical Vapour Depositio
n）酸化膜54を形成する。この膜厚は0.8μｍ以上が望ま
しいが、弗素の濃度に応じてさらに薄くすることも可能
である（第５図（ｂ））。 しかる後に、全面にリン，ヒ素，或いはボロンをドー
ピングした多結晶シリコンを堆積し、さらに、通常の写
真食刻工程を経て第２の電極55を形成する（第５図
（ｃ））。 第１の電極と第２の電極を絶縁するCVD酸化膜は高濃
度の弗素を含むため電極間の容量を低下することがで
き、さらに、可塑性が高いので、この膜の形成工程で比
較的低温の熱工程を経ることによって表面で流動が生
じ、表面形状をなだらかにできるため、上層の電極或い
は配線を特性の劣化をきたすことなく容易に形成するこ
とができる。 従って信頼性の高い高集積化した半導体集積回路装置
を得ることができる。 次に本発明の第４の実施例を説明する。 先に述べた第３の実施例の弗素を含むCVD酸化膜のか
わりに、予めシリコン酸化膜を形成した後、弗素イオン
を注入することにより、弗素を含む酸化膜を形成する。
この時のイオン注入条件はドーズ量１×1014cm-2程度で
行う。この膜厚もやはり0.8μｍ以上であることが望ま
しいが、弗素濃度に応じてさらに薄くすることも可能で
ある。 本実施例では、弗素を含む酸化膜の特性は、先の弗素
を含むCVD酸化膜と膜質が同一であるため、第２の実施
例と同一の効果を得る。 本発明は上記実施例に限られるものではない。例えば
以上では専ら多結晶シリコン電極について説明したが、
多結晶シリコンに限らず金属についても同様であり、更
に、電極と配線間或いは配線と配線間等あらゆる層間絶
縁膜について本発明を適用することができる。 ［発明の効果］ 本発明の構成により、特性のすぐれた絶縁膜を含む半
導体装置を提供することができる。
る。 （従来の技術） 従来より半導体装置の一つで、キャパシタとトランジ
スタを組み合わせて情報の記憶動作を行う装置としてDR
AM（Dynamic Random Accessread write Memory）があ
る。この装置では通常キャパシタ電極と半導体基板との
間に形成されるキャパシタ絶縁膜としてSiO2膜が用いら
れ、この例が特開昭59−72161号公報に開示されてい
る。しかしながらSiO2膜にリン等が含まれると誘電率が
高くなり配線容量が増大する欠点があった。 その他に、従来例えば配線層間や素子分離用のSiO2膜
においても膜の均一性や成長速度，結晶欠陥の発生の抑
制等の面で不十分であった。 （発明を解決しようとする問題点） 以上述べた従来の半導体装置の電極と半導体基板間あ
るいは電極と電極間との間，もしくは素子分離用等のSi
O2膜は、リン等の混入により誘電率が高くなってしまっ
たり、均一性や成長速度，結晶欠陥の抑制等が不十分で
ある。 本発明は上述した欠点を解消する半導体装置を提供す
ることを目的とする。 ［発明の構成］ （問題を解決するための手段） 上述した目的を達成するために、本発明では半導体装
置を構成する酸化珪素膜に弗素を含ませたことを特徴と
している。 （作 用） このような半導体装置では、絶縁膜として弗素を含む
酸化珪素膜を用いているので、弗素を含まない酸化珪素
膜に比べ比誘電率が小さく抑えることができる。特にSi
O2分子数に対する弗素原子数の比率（弗素原子密度）が
0.1〜20％の場合に誘電率等の特性のすぐれた絶縁膜が
得られる。 さらに、この比率が１〜５％であれば、より大きな効
果が得られる。 （実施例） 以下、本発明の詳細を図示の実施例を用いて説明す
る。 第１図は、本発明の第１の実施例に係わるDRAMセルの
製造工程を示す断面図である。 先ず、比抵抗10Ω・cmを有し、表面が（100）面であ
るＰ型のシリコン基板１上に、素子間分離を行うための
例えば熱酸化膜２を選択的に形成する（第１図
（ａ））。 次に、全面にCVD酸化膜３を堆積した後、パターンニ
ングされたレジストをマスクとして、この膜をさらにパ
ターンニングし、酸化膜３のマスクを設ける。この酸化
膜３のマスク上から反応性イオンエッチングにより溝４
を形成する。ついで酸化膜３を希釈弗酸によってエッチ
ング除去する（第１図（ｂ））。 さらに、全面を800℃,50％のアルゴンガスで希釈され
た乾燥酸素中で５分間酸化しその後、50ppmの弗化窒素
を酸化雰囲気中に添加し酸化を続け、さらに弗化窒素の
添加を中止した後５分間酸化を追加してMOSキャパシタ
用酸化膜５を形成する。しかる後、通常のリン添加多結
晶シリコンゲート電極６を形成する。 従来の酸化膜を用いた場合は第２図（ａ）の容量電圧
（Ｃ−Ｖ）特性に示すように、時定数の小さい界面準位
が発生している。これに対し、本実施例の弗化窒素添加
の酸化の前後に乾燥酸素中での酸化を行った場合のＣ−
Ｖ特性は第２図（ｂ）に示すように界面準位が著しく減
少していることが分かる。 さらに第３図に示すように溝周辺長が50mmで電極面積
が0.1平方mmのMOSキャパシタの酸化膜リーク電流を２桁
減少させることができる。 尚、本実施例では、酸化温度800℃、弗化ガスを弗化
窒素，またその添加量を50ppmとしたが、添加ガスの種
類と量を変更できる。要はシリコンの酸化が一定の供給
律速で行われれば良い。 第４図（ａ）〜（ｄ）は本発明の第２の実施例として
DRAMセルの製造工程を示す断面図である。先ず第４図
（ａ）に示すように比抵抗10Ω/cm程度のＰ型（100）シ
リコン基板41に熱酸化膜42を形成した後、CVD窒化膜43
を埋積し、通常の写真食刻工程を経て、素子分離領域に
窓44を形成する。次に第４図（ｂ）に示すように窒化膜
43をマスクとして酸化膜42を通してＢをイオン注入しP-
型層45を形成した後CVD窒化膜43をマスクとして、100pm
m程度の三弗化窒素ガスを含むドライ酸素中においてシ
リコン基板41を酸化し、酸化膜46を形成する。 この後、第４図（ｃ）に示すようにCVD窒化膜43およ
び熱酸化膜42をエッチング除去し、露出したシリコン基
板41表面n-型層47を形成し、熱酸化を行ってキャパシタ
絶縁膜となる熱酸化膜48を形成し、続いて第１層多結晶
シリコン膜を堆積，パターンニングしてキャパシタ電極
49を形成する。熱酸化膜48は50Å以上500Å以下の厚さ
をもって形成される。続いて第４図（ｄ）に示すように
キャパシタ領域に隣接する位置にゲート絶縁膜となる熱
酸化膜50aを形成し、第２層多結晶シリコン膜の堆積，
パターンニングによりゲート電極50bを形成し、例えばA
sイオン注入によりソース，ドレインとなるn+型層50c,5
0dを形成してスイッチングMOSトランジスタを形成す
る。この後は図示しないが、全面にCVD酸化膜を堆積
し，コンタクト孔を開けてAl配線を形成して、DRAMを完
成する。 この実施例によれば素子分離領域に選択酸化により下
地シリコン基板の結晶欠陥を少なく、かつ低誘電率の厚
い酸化膜を容易に形成することができる。これによって
絶縁特性の優れた素子分離が実現でき、また寄性MOS容
量の低下を図ることができる。したがってこの実施例に
よれば、信頼性の高い高集積化DRAMを得ることができ
る。 上記実施例では専らLOCOS（Local 0Xi−dation of Si
licon）法について説明したが、LOCOSに限らず、素子分
離領域に選択酸化により酸化膜を形成する工程を必要と
する素子分離法に本発明を適用することができる。 第５図は、本発明の第３の実施例として、半導体集積
回路における二層の電極間の絶縁膜形成工程を示す断面
図である。 まず、シリコン基板51全面に例えば熱酸化により酸化
膜52を形成し、さらに全面リン，ヒ素或いはボロンをド
ーピングした0.4μｍ厚の多結晶シリコンを堆積した
後、通常の写真食刻工程を経て第１の電極53を形成する
（第５図（ａ））。 次に、全面に弗素を0.1％以上含むか、或いは比誘電
率が3.85以下であるCVD（Chemical Vapour Depositio
n）酸化膜54を形成する。この膜厚は0.8μｍ以上が望ま
しいが、弗素の濃度に応じてさらに薄くすることも可能
である（第５図（ｂ））。 しかる後に、全面にリン，ヒ素，或いはボロンをドー
ピングした多結晶シリコンを堆積し、さらに、通常の写
真食刻工程を経て第２の電極55を形成する（第５図
（ｃ））。 第１の電極と第２の電極を絶縁するCVD酸化膜は高濃
度の弗素を含むため電極間の容量を低下することがで
き、さらに、可塑性が高いので、この膜の形成工程で比
較的低温の熱工程を経ることによって表面で流動が生
じ、表面形状をなだらかにできるため、上層の電極或い
は配線を特性の劣化をきたすことなく容易に形成するこ
とができる。 従って信頼性の高い高集積化した半導体集積回路装置
を得ることができる。 次に本発明の第４の実施例を説明する。 先に述べた第３の実施例の弗素を含むCVD酸化膜のか
わりに、予めシリコン酸化膜を形成した後、弗素イオン
を注入することにより、弗素を含む酸化膜を形成する。
この時のイオン注入条件はドーズ量１×1014cm-2程度で
行う。この膜厚もやはり0.8μｍ以上であることが望ま
しいが、弗素濃度に応じてさらに薄くすることも可能で
ある。 本実施例では、弗素を含む酸化膜の特性は、先の弗素
を含むCVD酸化膜と膜質が同一であるため、第２の実施
例と同一の効果を得る。 本発明は上記実施例に限られるものではない。例えば
以上では専ら多結晶シリコン電極について説明したが、
多結晶シリコンに限らず金属についても同様であり、更
に、電極と配線間或いは配線と配線間等あらゆる層間絶
縁膜について本発明を適用することができる。 ［発明の効果］ 本発明の構成により、特性のすぐれた絶縁膜を含む半
導体装置を提供することができる。
【図面の簡単な説明】
第１図は、本発明による半導体装置の第１の実施例の製
造工程を示す断面図、第２図及び第３図は第１の実施例
の効果を示す図、第４図は本発明の第２の実施例の製造
工程を示す断面図、第５図は本発明の第３の実施例の製
造工程を示す断面図である。 １……シリコン基板、 ２……厚い素子分離用酸化膜、 ３……RIEマスク用酸化膜、 ４……シリコン溝、 ５……MOSキャパシタ用酸化膜、 ６……ゲート電極。
造工程を示す断面図、第２図及び第３図は第１の実施例
の効果を示す図、第４図は本発明の第２の実施例の製造
工程を示す断面図、第５図は本発明の第３の実施例の製
造工程を示す断面図である。 １……シリコン基板、 ２……厚い素子分離用酸化膜、 ３……RIEマスク用酸化膜、 ４……シリコン溝、 ５……MOSキャパシタ用酸化膜、 ６……ゲート電極。
Claims (1)
- (57)【特許請求の範囲】 １．弗素を含むことにより低誘電率化した酸化珪素膜を
層間絶縁膜、あるいは素子分離膜として用いていること
を特徴とする半導体装置。 ２．前記弗素を含むことにより低誘電率化した酸化珪素
膜は、弗素を原子濃度で0.1〜20％含む膜であることを
特徴とする特許請求の範囲第１項記載の半導体装置。 ３．前記弗素を含むことにより低誘電率化した酸化珪素
膜は、弗素を含まない酸化珪素膜に弗素イオンを注入し
て形成された膜であることを特徴とする特許請求の範囲
第１項記載の半導体装置。 ４．前記弗素を含むことにより低誘電率化した酸化珪素
膜は、弗素を含むCVD酸化珪素膜であることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 ５．前記弗素を含むことにより低誘電率化した酸化珪素
膜は、弗素を原子濃度で１〜５％含む膜であることを特
徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070357A JP2721157B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070357A JP2721157B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237456A JPS63237456A (ja) | 1988-10-03 |
| JP2721157B2 true JP2721157B2 (ja) | 1998-03-04 |
Family
ID=13429098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070357A Expired - Lifetime JP2721157B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2721157B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8114722B2 (en) | 2007-08-24 | 2012-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| KR101877377B1 (ko) | 2010-04-23 | 2018-07-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| CN102859703B (zh) | 2010-04-23 | 2015-12-02 | 株式会社半导体能源研究所 | 半导体装置的制造方法 |
| WO2011142467A1 (en) * | 2010-05-14 | 2011-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8629438B2 (en) | 2010-05-21 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60144940A (ja) * | 1984-01-07 | 1985-07-31 | Semiconductor Energy Lab Co Ltd | 酸化珪素作製方法 |
-
1987
- 1987-03-26 JP JP62070357A patent/JP2721157B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63237456A (ja) | 1988-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 10 |