JPH0618248B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0618248B2 JPH0618248B2 JP60118101A JP11810185A JPH0618248B2 JP H0618248 B2 JPH0618248 B2 JP H0618248B2 JP 60118101 A JP60118101 A JP 60118101A JP 11810185 A JP11810185 A JP 11810185A JP H0618248 B2 JPH0618248 B2 JP H0618248B2
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- JP
- Japan
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- oxide film
- semiconductor device
- manufacturing
- gate oxide
- capacitor
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に係り、特に半導体基板
に凹部または凸部を形成してこの領域にゲート酸化膜を
介して電極を形成する工程を有する半導体装置の製造方
法に関する。
に凹部または凸部を形成してこの領域にゲート酸化膜を
介して電極を形成する工程を有する半導体装置の製造方
法に関する。
ＭＯＳダイナミックメモリ（ｄＲＡＭ）は比例縮小則に
従って素子の微細化，高集積化が進められている。ｄＲ
ＡＭの構成要素であるＭＯＳキャパシタも例外ではな
く、ゲート酸化膜厚ｔｏｘ及び面積Ｓの縮小が進んでい
る。スケーリング係数をαとすると、ゲート酸化膜厚は
ｔｏｘ／αに、面積はＳ／α2になる。ＭＯＳキャパシ
タの容量Ｃは誘電率をεとして、Ｃ＝εＳ／ｔｏｘと表
わされるため、比例縮小後の容量Ｃ′は、 Ｃ′＝Ｃ／αとなり、１／αに小さくなる。こうしてＭ
ＯＳキャパシタの容量が小さくなると、アルファ線飛来
によるソフトエラーが起り易くなり、またビット線の容
量との比が小さくなってセンス余裕が小さくなる結果誤
動作を生じる原因になったりする。このため一般にＭＯ
Ｓキャパシタの面積はＳ／α2ではなく、Ｓ／αの縮小
に止めることが行われていた。しかし世代毎に寸法縮小
は進み、信頼性の高いｄＲＡＭを得ることは限界に近付
きつつある。
従って素子の微細化，高集積化が進められている。ｄＲ
ＡＭの構成要素であるＭＯＳキャパシタも例外ではな
く、ゲート酸化膜厚ｔｏｘ及び面積Ｓの縮小が進んでい
る。スケーリング係数をαとすると、ゲート酸化膜厚は
ｔｏｘ／αに、面積はＳ／α2になる。ＭＯＳキャパシ
タの容量Ｃは誘電率をεとして、Ｃ＝εＳ／ｔｏｘと表
わされるため、比例縮小後の容量Ｃ′は、 Ｃ′＝Ｃ／αとなり、１／αに小さくなる。こうしてＭ
ＯＳキャパシタの容量が小さくなると、アルファ線飛来
によるソフトエラーが起り易くなり、またビット線の容
量との比が小さくなってセンス余裕が小さくなる結果誤
動作を生じる原因になったりする。このため一般にＭＯ
Ｓキャパシタの面積はＳ／α2ではなく、Ｓ／αの縮小
に止めることが行われていた。しかし世代毎に寸法縮小
は進み、信頼性の高いｄＲＡＭを得ることは限界に近付
きつつある。
ＭＯＳキャパシタの容量を大きくする手段として、誘電
率の大きい絶縁膜、例えばＴａ２Ｏ５膜等を用いること
も検討されているが、未だ実用になっていない。また１
０nm以下の極めて薄い信頼性の高いシリコン酸化膜の適
用が検討されているが、これも極めて高純度の純水や薬
品を必要とし、また清浄度の高いクリーンルームを必要
とする、等の理由で実用になっている。
率の大きい絶縁膜、例えばＴａ２Ｏ５膜等を用いること
も検討されているが、未だ実用になっていない。また１
０nm以下の極めて薄い信頼性の高いシリコン酸化膜の適
用が検討されているが、これも極めて高純度の純水や薬
品を必要とし、また清浄度の高いクリーンルームを必要
とする、等の理由で実用になっている。
そこで、現在、ＭＯＳキャパシタの容量を増大する有力
な方法として、半導体基板表面に溝を掘り、占有面積を
増大させることなく実質的にキャパシタ面積の増大を図
る方法が検討されている。ところがこのような溝を、反
応性ィオンエッチング（ＲＩＥ）のような異方性エッチ
ング法により垂直の側壁をもって形成すると、次のよう
な問題が生じる。即ちこの様な溝（凹部）の上部或いは
底部のコーナーの部分（角部）は曲率半径が極めて小さ
く、熱酸化によりゲート膜を形成した時、この角部にお
いて平坦部より酸化膜厚が薄くなる。この現象は次のよ
うに説明されている。シリコンを酸化すると、形成され
る酸化膜の体積は元のシリコンの約２．３倍になる。こ
のため酸化が進行すると、シリコン−シリコン酸化膜界
面の酸化膜側では圧縮応力が働き、前述の角部では応力
の集中が起こる結果、酸化が抑制されるものと思われ
る。
な方法として、半導体基板表面に溝を掘り、占有面積を
増大させることなく実質的にキャパシタ面積の増大を図
る方法が検討されている。ところがこのような溝を、反
応性ィオンエッチング（ＲＩＥ）のような異方性エッチ
ング法により垂直の側壁をもって形成すると、次のよう
な問題が生じる。即ちこの様な溝（凹部）の上部或いは
底部のコーナーの部分（角部）は曲率半径が極めて小さ
く、熱酸化によりゲート膜を形成した時、この角部にお
いて平坦部より酸化膜厚が薄くなる。この現象は次のよ
うに説明されている。シリコンを酸化すると、形成され
る酸化膜の体積は元のシリコンの約２．３倍になる。こ
のため酸化が進行すると、シリコン−シリコン酸化膜界
面の酸化膜側では圧縮応力が働き、前述の角部では応力
の集中が起こる結果、酸化が抑制されるものと思われ
る。
このように溝の底部或いは上部の角部で酸化膜厚が平坦
部より薄くなると、この部分は耐圧が低くなり低い電界
で大きいリーク電流が流れる原因となる。使用電圧での
リーク電流を十分小さく保つためにゲート酸化膜厚を厚
くすると、平坦部では厚くなりすぎ、溝を掘って面積を
大きくすることによる容量増大の効果が減殺されること
になる。
部より薄くなると、この部分は耐圧が低くなり低い電界
で大きいリーク電流が流れる原因となる。使用電圧での
リーク電流を十分小さく保つためにゲート酸化膜厚を厚
くすると、平坦部では厚くなりすぎ、溝を掘って面積を
大きくすることによる容量増大の効果が減殺されること
になる。
本発明は上記した点に鑑みなされたもので、凹部または
凸部を形成した半導体基板表面に均一な厚さのゲート酸
化膜を形成して、ＭＯＳキャパシタ等の信頼性向上を可
能とした半導体装置の製造方法を提供することを目的と
する。
凸部を形成した半導体基板表面に均一な厚さのゲート酸
化膜を形成して、ＭＯＳキャパシタ等の信頼性向上を可
能とした半導体装置の製造方法を提供することを目的と
する。
本発明は、凹部または凸部が形成された半導体基板表面
を熱酸化してゲート酸化膜を形成する際に、雰囲気ガス
中に１０ｐｐｍ以上，３０％以下の範囲で水蒸気を含ま
せ、乾燥酸素のみの場合に比べて粘性流動を大きくし
て、曲率半径の小さい角の部分での応力集中を緩和する
ようにしたことを特徴とする。
を熱酸化してゲート酸化膜を形成する際に、雰囲気ガス
中に１０ｐｐｍ以上，３０％以下の範囲で水蒸気を含ま
せ、乾燥酸素のみの場合に比べて粘性流動を大きくし
て、曲率半径の小さい角の部分での応力集中を緩和する
ようにしたことを特徴とする。
ここで水蒸気含有量の数値限定根拠は、３０％を越える
と酸化速度が速くなりすぎ、薄い酸化膜を制御性よく形
成することができないこと、また１０ｐｐｍ未満では酸
化時に粘性流動を起こさせる効果が十分に認められない
こと、にある。より好ましい水蒸気含有量の範囲は０．
１〜１０％である。酸化温度は８００〜１１００℃の範
囲で選択することができるが、好ましくは１０００℃以
下がよい。
と酸化速度が速くなりすぎ、薄い酸化膜を制御性よく形
成することができないこと、また１０ｐｐｍ未満では酸
化時に粘性流動を起こさせる効果が十分に認められない
こと、にある。より好ましい水蒸気含有量の範囲は０．
１〜１０％である。酸化温度は８００〜１１００℃の範
囲で選択することができるが、好ましくは１０００℃以
下がよい。
本発明によれば、凹部または凸部の立体形状を有する半
導体基板表面に均一な膜厚のゲート酸化膜を形成するこ
とができる。これは本発明の条件に従うと、成長する酸
化膜中に残存する応力の膜厚方向の積分値のばらつき
（即ち、凹部や凸部の平坦部と角部での応力の膜厚方向
の積分値の差）が１０％程度以下に保たれ、この結果応
力集中が効果的に防止されるためである。従ってこのゲ
ート酸化膜を用いて例えば容量が大きく且つリーク電流
の小さいＭＯＳキャパシタを形成することができる。ま
たこのＭＯＳキャパシタを用いて高集積化ｄＲＡＭを構
成すれば、ｄＲＡＭをソフトエラーによる誤動作の確率
を下げ、またセンスアンプの動作余裕を大きいものとす
ることができる。
導体基板表面に均一な膜厚のゲート酸化膜を形成するこ
とができる。これは本発明の条件に従うと、成長する酸
化膜中に残存する応力の膜厚方向の積分値のばらつき
（即ち、凹部や凸部の平坦部と角部での応力の膜厚方向
の積分値の差）が１０％程度以下に保たれ、この結果応
力集中が効果的に防止されるためである。従ってこのゲ
ート酸化膜を用いて例えば容量が大きく且つリーク電流
の小さいＭＯＳキャパシタを形成することができる。ま
たこのＭＯＳキャパシタを用いて高集積化ｄＲＡＭを構
成すれば、ｄＲＡＭをソフトエラーによる誤動作の確率
を下げ、またセンスアンプの動作余裕を大きいものとす
ることができる。
以下本発明の一実施例を説明する。
第１図（ａ）〜（ｅ）は一実施例によるｄＲＡＭセルの
製造工程断面図である。先ず第１図（ａ）に示すよう
に、比抵抗１０Ω−cm程度のｐ型Ｓｉ基板１に、１００
〜１０００nm程度のフィールド酸化膜２を形成する。こ
のフィールド酸化膜２は例えば、窒化膜をマスクとし
た。
製造工程断面図である。先ず第１図（ａ）に示すよう
に、比抵抗１０Ω−cm程度のｐ型Ｓｉ基板１に、１００
〜１０００nm程度のフィールド酸化膜２を形成する。こ
のフィールド酸化膜２は例えば、窒化膜をマスクとし
た。
ＬＯＣＯＳ法、全面に酸化膜を形成してこれを選択エッ
チングする方法、或いはフィールド領域に予め溝を掘っ
てこの溝に酸化膜の埋め込みを行う方法、等により形成
する。この後、ｄＲＡＭセルのＭＯＳキャパシタ領域内
に、第１図（ｂ）に示すように溝３を形成する。この溝
３は例えば、ＣＦ４，ＳＦ５，ＣＯｌ４等を主成分とす
るガス或いはこれにＨが入ったガスを用いたＲＩＥ法に
より形成する。このＲＩＥ工程のマスクは通常のフォト
レジストではそれ自体もエッチングされて消失する場合
があるので、例えばＣＶＤによるＳｉＯ２／Ｓｉ３Ｎ４
／ＳｉＯ２膜等を用いることが好ましい。この後第１図
（ｃ）に示すように、５％の水蒸気を含むアルゴン（Ａ
ｒ）ガス中で１１００℃の熱酸化により、１５nmの厚さ
に形成する。次に第１図（ｄ）に示すように、キャパシ
タ電極となるリンドープの第１層多結晶シリコン膜５を
ＬＰＣＶＤ法により約４００nm堆積する。この後第１図
（ｅ）に示すように、多結晶シリコン膜５をパターニン
グしてキャパシタ電極を形成し、次いでスィッチングＭ
ＯＳＦＥＴ領域にゲート酸化膜６を介して第２層多結晶
シリコン膜によるゲート電極７を形成し、ソース，ドレ
イン領域のｎ+形層８，９を形成して、メモリセルを完
成する。
チングする方法、或いはフィールド領域に予め溝を掘っ
てこの溝に酸化膜の埋め込みを行う方法、等により形成
する。この後、ｄＲＡＭセルのＭＯＳキャパシタ領域内
に、第１図（ｂ）に示すように溝３を形成する。この溝
３は例えば、ＣＦ４，ＳＦ５，ＣＯｌ４等を主成分とす
るガス或いはこれにＨが入ったガスを用いたＲＩＥ法に
より形成する。このＲＩＥ工程のマスクは通常のフォト
レジストではそれ自体もエッチングされて消失する場合
があるので、例えばＣＶＤによるＳｉＯ２／Ｓｉ３Ｎ４
／ＳｉＯ２膜等を用いることが好ましい。この後第１図
（ｃ）に示すように、５％の水蒸気を含むアルゴン（Ａ
ｒ）ガス中で１１００℃の熱酸化により、１５nmの厚さ
に形成する。次に第１図（ｄ）に示すように、キャパシ
タ電極となるリンドープの第１層多結晶シリコン膜５を
ＬＰＣＶＤ法により約４００nm堆積する。この後第１図
（ｅ）に示すように、多結晶シリコン膜５をパターニン
グしてキャパシタ電極を形成し、次いでスィッチングＭ
ＯＳＦＥＴ領域にゲート酸化膜６を介して第２層多結晶
シリコン膜によるゲート電極７を形成し、ソース，ドレ
イン領域のｎ+形層８，９を形成して、メモリセルを完
成する。
以上のような実施例の効果を次に説明する。上記実施例
に従ってゲート酸化膜が形成された、１００００００個
の溝を含み且つキャパシタ電極を共通にしたＭＯＳキャ
パシタと、従来法に従って乾燥酸素雰囲気中、１１００
℃の条件でゲート酸化膜が形成された同様の構造のＭＯ
Ｓキャパシタのリーク電流（ゲート電圧Ｖｇ−電流Ｉｇ
特性）を比較した。第２図はその比較データである。図
から明らかなように本実施例では、従来例に比べてリー
ク電流が大幅に低減されている。
に従ってゲート酸化膜が形成された、１００００００個
の溝を含み且つキャパシタ電極を共通にしたＭＯＳキャ
パシタと、従来法に従って乾燥酸素雰囲気中、１１００
℃の条件でゲート酸化膜が形成された同様の構造のＭＯ
Ｓキャパシタのリーク電流（ゲート電圧Ｖｇ−電流Ｉｇ
特性）を比較した。第２図はその比較データである。図
から明らかなように本実施例では、従来例に比べてリー
ク電流が大幅に低減されている。
こうして本実施例によれば、酸化時に溝の角の部分での
応力集中を抑制して均一な厚さでゲート酸化膜を形成す
ることができ、ＭＯＳキャパシタのリーク電流の増大を
もたらすことなく、ゲート酸化膜厚を小さくして大きい
容量を得ることができる。
応力集中を抑制して均一な厚さでゲート酸化膜を形成す
ることができ、ＭＯＳキャパシタのリーク電流の増大を
もたらすことなく、ゲート酸化膜厚を小さくして大きい
容量を得ることができる。
なお上記実施例では、ＭＯＳキャパシタのゲート酸化膜
の熱酸化温度は最も条件が厳しい １１００℃の場合を説明したが、通常の熱酸化において
選択される温度範囲８００℃〜１１００℃において、水
蒸気の含有量を１０ｐｐｍ〜３０％の範囲に選ぶことに
より、応力集中を防止して均一な酸化膜厚を得ることが
できることを確認している。
の熱酸化温度は最も条件が厳しい １１００℃の場合を説明したが、通常の熱酸化において
選択される温度範囲８００℃〜１１００℃において、水
蒸気の含有量を１０ｐｐｍ〜３０％の範囲に選ぶことに
より、応力集中を防止して均一な酸化膜厚を得ることが
できることを確認している。
本発明はその他種々変形して実施することができる。例
えばゲート酸化時の水蒸気を含む雰囲気の希釈ガスは、
アルゴンの他、ヘリウム，窒素などを用いることがで
き、また乾燥酸素を用いることもできる。乾燥酸素を用
いれば、これ自身酸化速度を決定する要因となるので、
酸化速度の制御が容易になる。また本発明は曲率半径が
0.1μｍ以下の角を有する場合に特に有効であるが、曲
率半径がこれより大きい場合であっても、応力集中を防
止する効果は期待できる。また実施例では単結晶Ｓｉ基
板にＭＯＳキャパシタを形成する場合を説明したが、多
結晶Ｓｉ層に同様のＭＯＳキャパシタを形成する場合に
も本発明を同様に適用することができる。更に電極は、
多結晶シリコン膜に限らず、ＣＶＤ法により形成される
金属電極等、ステップ・カバレージのよい他の材料を用
いることができる。ゲート絶縁膜として、実施例のよう
に熱酸化により形成した酸化膜に重ねて ＬＰＣＶＤ法によるＳｉ３Ｎ４膜を形成し、その表面酸
化する、いわゆる三層構造とする場合にも本発明は有効
でる。
えばゲート酸化時の水蒸気を含む雰囲気の希釈ガスは、
アルゴンの他、ヘリウム，窒素などを用いることがで
き、また乾燥酸素を用いることもできる。乾燥酸素を用
いれば、これ自身酸化速度を決定する要因となるので、
酸化速度の制御が容易になる。また本発明は曲率半径が
0.1μｍ以下の角を有する場合に特に有効であるが、曲
率半径がこれより大きい場合であっても、応力集中を防
止する効果は期待できる。また実施例では単結晶Ｓｉ基
板にＭＯＳキャパシタを形成する場合を説明したが、多
結晶Ｓｉ層に同様のＭＯＳキャパシタを形成する場合に
も本発明を同様に適用することができる。更に電極は、
多結晶シリコン膜に限らず、ＣＶＤ法により形成される
金属電極等、ステップ・カバレージのよい他の材料を用
いることができる。ゲート絶縁膜として、実施例のよう
に熱酸化により形成した酸化膜に重ねて ＬＰＣＶＤ法によるＳｉ３Ｎ４膜を形成し、その表面酸
化する、いわゆる三層構造とする場合にも本発明は有効
でる。
更に本発明の熱酸化法は、ゲート酸化膜形成の前処理と
して応用する場合にも有用である。即ちＳｉ基板のキャ
パシタ形成領域内にＲＩＥにより凹部を形成した後、例
えば９５０℃の水蒸気雰囲気で０．１μｍ程度の熱酸化
膜を形成する。この条件では前述のように熱酸化膜は凹
部の角部でも平坦部と同様に成長するため、曲率半径の
小さい角部が丸くなる。この後この熱酸化膜を例えば緩
衝弗酸でエッチング除去し、改めて９５０℃の乾燥酸素
中で熱酸化して例えば１５nmのゲート酸化膜を形成す
る。このゲート酸化膜は、前処理で凹部の角部が丸くな
っているために成長時のストレスが少なく、角部でも平
坦部と同程度の膜厚で形成される。このようにして形成
されたゲート酸化膜上にキャパシタ電極を形成すれば、
リーク電流の小さい信頼性の高いＭＯＳキャパシタが得
られる。
して応用する場合にも有用である。即ちＳｉ基板のキャ
パシタ形成領域内にＲＩＥにより凹部を形成した後、例
えば９５０℃の水蒸気雰囲気で０．１μｍ程度の熱酸化
膜を形成する。この条件では前述のように熱酸化膜は凹
部の角部でも平坦部と同様に成長するため、曲率半径の
小さい角部が丸くなる。この後この熱酸化膜を例えば緩
衝弗酸でエッチング除去し、改めて９５０℃の乾燥酸素
中で熱酸化して例えば１５nmのゲート酸化膜を形成す
る。このゲート酸化膜は、前処理で凹部の角部が丸くな
っているために成長時のストレスが少なく、角部でも平
坦部と同程度の膜厚で形成される。このようにして形成
されたゲート酸化膜上にキャパシタ電極を形成すれば、
リーク電流の小さい信頼性の高いＭＯＳキャパシタが得
られる。
第１図（ａ）〜（ｅ）は本発明の一実施例のｄＲＡＭセ
ルの製造工程断面図、第２図はその実施例の効果を説明
する為のゲート酸化膜リーク電流特性を従来例と比較し
て示す図である。 １……ｐ型Ｓｉ基板、２……フィールド酸化膜、３……
溝、４……ゲート酸化膜、５……第１層多結晶シリコン
膜（キャパシタ電極）、６……ゲート酸化膜、７……ゲ
ート電極、８，９……ｎ+型層。
ルの製造工程断面図、第２図はその実施例の効果を説明
する為のゲート酸化膜リーク電流特性を従来例と比較し
て示す図である。 １……ｐ型Ｓｉ基板、２……フィールド酸化膜、３……
溝、４……ゲート酸化膜、５……第１層多結晶シリコン
膜（キャパシタ電極）、６……ゲート酸化膜、７……ゲ
ート電極、８，９……ｎ+型層。
Claims (4)
- 【請求項１】半導体基板に凹部または凸部を形成し、こ
の凹部または凸部を含む基板表面にゲート酸化膜を介し
て電極を形成する工程を有する半導体装置の製造方法に
おいて、前記ゲート酸化膜を、１０ｐｐｍ以上，３０％
以下の水蒸気を含む雰囲気中で熱酸化により形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】前記水蒸気を希釈するガスは乾燥酸素，ア
ルゴン，ヘリウムまたは窒素である特許請求の範囲第１
項記載の半導体装置の製造方法。 - 【請求項３】前記凹部または凸部の角が曲率半径０．１
μｍ以下である特許請求の範囲第１項記載の半導体装置
の製造方法。 - 【請求項４】前記凹部または凸部はＭＯＳダイナミック
メモリセルのキャパシタ領域の一部であり、前記電極は
キャパシタ電極である特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60118101A JPH0618248B2 (ja) | 1985-05-31 | 1985-05-31 | 半導体装置の製造方法 |
| US06/866,310 US4735824A (en) | 1985-05-31 | 1986-05-23 | Method of manufacturing an MOS capacitor |
| KR1019860004247A KR900000064B1 (ko) | 1985-05-31 | 1986-05-29 | 캐패시터의 제조방법 |
| DE19863618128 DE3618128A1 (de) | 1985-05-31 | 1986-05-30 | Verfahren zur herstellung eines mos-kondensators |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60118101A JPH0618248B2 (ja) | 1985-05-31 | 1985-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61276356A JPS61276356A (ja) | 1986-12-06 |
| JPH0618248B2 true JPH0618248B2 (ja) | 1994-03-09 |
Family
ID=14728029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60118101A Expired - Lifetime JPH0618248B2 (ja) | 1985-05-31 | 1985-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618248B2 (ja) |
Cited By (5)
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|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US10801996B2 (en) * | 2013-11-15 | 2020-10-13 | Ihi Corporation | Inspection system |
Families Citing this family (2)
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|---|---|---|---|---|
| JP3006793B2 (ja) * | 1989-06-07 | 2000-02-07 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
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-
1985
- 1985-05-31 JP JP60118101A patent/JPH0618248B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS61276356A (ja) | 1986-12-06 |
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Legal Events
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