JPS61222255A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS61222255A JPS61222255A JP60064394A JP6439485A JPS61222255A JP S61222255 A JPS61222255 A JP S61222255A JP 60064394 A JP60064394 A JP 60064394A JP 6439485 A JP6439485 A JP 6439485A JP S61222255 A JPS61222255 A JP S61222255A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- dielectric film
- type
- silicon
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体基板面に絶縁膜をマスクに選択エピタキシャル成
長法により半導体層よりなる突起部を形成し、該突起部
を含む半導体基板面の一部に誘電体膜を形成し、該誘電
体膜上にキャパシタの対向電極を配設することによって
、同一平面積当たりのキャパシタ容量を増し、かくして
１トランジスタ・１キヤパシタ構造の半導体記憶装置の
信顛度を高める。
長法により半導体層よりなる突起部を形成し、該突起部
を含む半導体基板面の一部に誘電体膜を形成し、該誘電
体膜上にキャパシタの対向電極を配設することによって
、同一平面積当たりのキャパシタ容量を増し、かくして
１トランジスタ・１キヤパシタ構造の半導体記憶装置の
信顛度を高める。
本発明は半導体記憶装置の製造方法に係り、特に１トラ
ンジスタ・１キヤパシタ構造の半導体記憶装置のキャパ
シタ容量の増大を図る製造方法に関する。
ンジスタ・１キヤパシタ構造の半導体記憶装置のキャパ
シタ容量の増大を図る製造方法に関する。
１トランジスタ・１キヤパシタ構造のメモリ・セルはダ
イナミック型の随時書込み読出し可能な半導体メモリ（
Ｄ−ＲＡＭ）の記憶素子として用いられるが、該Ｄ−Ｒ
ＡＭの大容量化即ち高密度高集積化に伴ってセル面積が
大幅に縮小されてきている。
イナミック型の随時書込み読出し可能な半導体メモリ（
Ｄ−ＲＡＭ）の記憶素子として用いられるが、該Ｄ−Ｒ
ＡＭの大容量化即ち高密度高集積化に伴ってセル面積が
大幅に縮小されてきている。
そのため該メモリ・セルにおけるキャパシタの実効面積
が縮小され、該キャパシタに蓄積される情報電荷量が減
少して、情報の読出し精度の低下やα線によるソフトエ
ラーに対する耐性の低下等の問題を生じており、単位平
面積光たりの実効キャパシタ容量を増大し得るメモリ・
セルの製造方法が要望されている。
が縮小され、該キャパシタに蓄積される情報電荷量が減
少して、情報の読出し精度の低下やα線によるソフトエ
ラーに対する耐性の低下等の問題を生じており、単位平
面積光たりの実効キャパシタ容量を増大し得るメモリ・
セルの製造方法が要望されている。
第４図は従来からＤ−ＲＡＭに一般に用いられている、
平面構造のキャパシタを有する、１トランジスタ・１キ
ヤパシタ型メモリ・セルの側断面を示した図である。
平面構造のキャパシタを有する、１トランジスタ・１キ
ヤパシタ型メモリ・セルの側断面を示した図である。
図中、１１はｐ型シリコン基板、１２はフィールド酸化
膜、１３は誘電体膜、１４はキャパシタの対向電極（セ
ルプレート）、１５はゲート酸化膜、１６はゲート電極
（ワード線）、１７はｎ３型ソース・ドレイン領域、１
８は蓄積ノードとなるｎ＋型領領域１９は層間絶縁膜、
２０はコンタクト窓、２１はビット配線を示す。
膜、１３は誘電体膜、１４はキャパシタの対向電極（セ
ルプレート）、１５はゲート酸化膜、１６はゲート電極
（ワード線）、１７はｎ３型ソース・ドレイン領域、１
８は蓄積ノードとなるｎ＋型領領域１９は層間絶縁膜、
２０はコンタクト窓、２１はビット配線を示す。
このような平面キャパシタ構造のメモリ・セルにおいて
は、高集積化が進んでセル面積が縮小された際には、キ
ャパシタの誘電体膜１３を薄くしてキャパシタ容量即ち
情報電荷蓄積容量の増大が図られる。然しこの場合キャ
パシタの耐圧低下や電流リーク即ち情報電荷のリークを
生ずるので、誘電体膜１３を極度に薄くして電荷蓄積容
量の大幅な増大を図ることは困難である。
は、高集積化が進んでセル面積が縮小された際には、キ
ャパシタの誘電体膜１３を薄くしてキャパシタ容量即ち
情報電荷蓄積容量の増大が図られる。然しこの場合キャ
パシタの耐圧低下や電流リーク即ち情報電荷のリークを
生ずるので、誘電体膜１３を極度に薄くして電荷蓄積容
量の大幅な増大を図ることは困難である。
そこで電荷蓄積容量を更に増大せしめる構造として従来
提供されたのが第５図に側断面構造を示すトレンチ・キ
ャパシタ型の１トランジスタ・ｌキャパシタ型メモリ・
セルである。
提供されたのが第５図に側断面構造を示すトレンチ・キ
ャパシタ型の１トランジスタ・ｌキャパシタ型メモリ・
セルである。
第５図において、２２はトレンチ（溝）を示し、他の符
号は第３図と同一対象物を示している。
号は第３図と同一対象物を示している。
上記トレンチ・キャパシタ型のセルは前記平面キャパシ
タ型のセルに比べて、情報電荷の蓄積容量を大幅に増大
出来るという利点を有する。
タ型のセルに比べて、情報電荷の蓄積容量を大幅に増大
出来るという利点を有する。
然しながら、該トレンチ・キャパシタ型のセルにおいて
セル面積を縮小し且つ電荷蓄積容量を増大させようとす
る際には、極めて狭い開口寸法で且つ深いトレンチ２２
を形成しなければならないので、該トレンチの内面に誘
電体用酸化膜１３を形成する際の熱酸化工程においてト
レンチ底部への酸化性ガスの供給が不充分になる。
セル面積を縮小し且つ電荷蓄積容量を増大させようとす
る際には、極めて狭い開口寸法で且つ深いトレンチ２２
を形成しなければならないので、該トレンチの内面に誘
電体用酸化膜１３を形成する際の熱酸化工程においてト
レンチ底部への酸化性ガスの供給が不充分になる。
そのため、トレジチ２２の底部特にその端部において誘
電体膜１３の膜厚が極度に薄くなって、耐圧の低下やリ
ーク電流の増大等を生じ、該メモリ・セルの信頼度が低
下するという問題があった。
電体膜１３の膜厚が極度に薄くなって、耐圧の低下やリ
ーク電流の増大等を生じ、該メモリ・セルの信頼度が低
下するという問題があった。
第１図は本発明の方法の原理を示す側断面図である。
上記問題点は同図に示すように、半導体基板１上に絶縁
膜を形成し、該絶縁膜に開孔を形成し、該開孔内に表出
する半導体基板１上に選択的に半導体層をエピタキシャ
ル成長させて該半導体基板１上に半導体層よりなる突起
部２を形成し、該突起部２の表面に誘電体膜３を形成し
、該誘電体膜３上に該誘電体膜３を介して該半導体層の
突起部２に接するキャパシタの対向電極４を形成する工
程を含む本発明による半導体記憶装置の製造方法によっ
て解決される。
膜を形成し、該絶縁膜に開孔を形成し、該開孔内に表出
する半導体基板１上に選択的に半導体層をエピタキシャ
ル成長させて該半導体基板１上に半導体層よりなる突起
部２を形成し、該突起部２の表面に誘電体膜３を形成し
、該誘電体膜３上に該誘電体膜３を介して該半導体層の
突起部２に接するキャパシタの対向電極４を形成する工
程を含む本発明による半導体記憶装置の製造方法によっ
て解決される。
即ち本発明の方法は、半導体基板上に選択エピタキシャ
ル成長技術によって単結晶半導体層よりなる所望の断面
積及び高さを有する突起を形成し、該突起の表面にキャ
パシタを形成し、これによって単位平面積光たりの実効
キャパシタ容量の大幅な増大を図るものである。
ル成長技術によって単結晶半導体層よりなる所望の断面
積及び高さを有する突起を形成し、該突起の表面にキャ
パシタを形成し、これによって単位平面積光たりの実効
キャパシタ容量の大幅な増大を図るものである。
突起部上に誘電体膜が形成されるので、誘電体膜形成面
への酸化性ガスの供給は十分になり、該誘電体膜の厚さ
が各部一様に形成されるので該誘電体膜の品質が向上す
る。従って該キャパシタの耐圧低下やリーク電流は防止
され、メモリ・セルの信頼度が向上する。
への酸化性ガスの供給は十分になり、該誘電体膜の厚さ
が各部一様に形成されるので該誘電体膜の品質が向上す
る。従って該キャパシタの耐圧低下やリーク電流は防止
され、メモリ・セルの信頼度が向上する。
以下本発明を第２図（ａ）乃至（ｇ）に示す工程断面図
及び第３図に示す模式平面図を参照し、実施例について
具体的に説明する。
及び第３図に示す模式平面図を参照し、実施例について
具体的に説明する。
第２図（ａ）参照
本発明の方法により１トランジスタ・１キヤパシタ型の
メモリ・セルを形成する際には、例えば１０Ω値程度の
比抵抗を有するｐ型シリコン基板１１上に、通常の選択
酸化法によりフィールド酸化膜１２を形成した後、 該基板上に化学気相成長（ＣＶＤ）法により、厚さ例え
ば１〜２μｍ程度の二酸化シリコン（ＳｉＯ□）マスク
膜２２を形成し、 通常のフォトリソグラフィ技術によりキャパシタ形成領
域に例えば３×３μｍ口程度の開孔２３を形成する。
メモリ・セルを形成する際には、例えば１０Ω値程度の
比抵抗を有するｐ型シリコン基板１１上に、通常の選択
酸化法によりフィールド酸化膜１２を形成した後、 該基板上に化学気相成長（ＣＶＤ）法により、厚さ例え
ば１〜２μｍ程度の二酸化シリコン（ＳｉＯ□）マスク
膜２２を形成し、 通常のフォトリソグラフィ技術によりキャパシタ形成領
域に例えば３×３μｍ口程度の開孔２３を形成する。
第２図（ｂｌ参照
次いで選択エピタキシャル成長技術により前記Ｓｉ０ｇ
マスク膜２２の開孔２３の底部に表出しているｐ型シリ
コン基板１１面に該開孔２３の上面に達する厚さにｐ型
車結晶シリコン層２４を成長させる。
マスク膜２２の開孔２３の底部に表出しているｐ型シリ
コン基板１１面に該開孔２３の上面に達する厚さにｐ型
車結晶シリコン層２４を成長させる。
上記選択エピタキシャル成長の条件は例えば、反応ガス
及び流量 トリクロルシラン（ＳｉＨＣＩ＋）−４０００ｃｃ ／
分ジボラン（ＢＨ，） −２０ｃｃ／分水素（Ｈ
２） −ｓ〜１ｏβ／分ガス圧
・−・ Ｉ Ｔｏｒｒ成長温度
−・−１０００℃である。
及び流量 トリクロルシラン（ＳｉＨＣＩ＋）−４０００ｃｃ ／
分ジボラン（ＢＨ，） −２０ｃｃ／分水素（Ｈ
２） −ｓ〜１ｏβ／分ガス圧
・−・ Ｉ Ｔｏｒｒ成長温度
−・−１０００℃である。
第２図（Ｃ）参照
次いで弗酸系の液によるウェット・エツチング手段によ
りＳｉＯ□マスク膜２２を除去し、ｐ型シリコン基板１
１表面のキャパシタ形成領域にｐ型シリコン・エピタキ
シャル層２４よりなり、３×３μｍ口。
りＳｉＯ□マスク膜２２を除去し、ｐ型シリコン基板１
１表面のキャパシタ形成領域にｐ型シリコン・エピタキ
シャル層２４よりなり、３×３μｍ口。
高さ１〜２μｍ程度のｐ型シリコン突起体１２４を残留
形成せしめる。
形成せしめる。
第２図（ｄ）参照
次いで熱酸化法により、シリコン表出面即ちｐ型シリコ
ン突起体１２４及びシリコン基板１１面に、厚さ例えば
２００人程堆積ＳｉＯ２誘電体膜１３を形成する。
ン突起体１２４及びシリコン基板１１面に、厚さ例えば
２００人程堆積ＳｉＯ２誘電体膜１３を形成する。
なお上記ｐ型シリコン突起体１２４の表面積は例えば高
さを２μｍ程度にした場合、平面構造の３〜４倍程度に
増加する。従ってキャパシタの実効電荷蓄積容量も大幅
に増大し得る。
さを２μｍ程度にした場合、平面構造の３〜４倍程度に
増加する。従ってキャパシタの実効電荷蓄積容量も大幅
に増大し得る。
そして更に、上記熱酸化に際してのＳｉＯ□誘電体膜１
３形成面は凸面状を有するので形成面の各部への酸化性
ガスの供給は十分に行われ、且つ形成面が基板より欠陥
密度の低いエピタキシャル成長層であるので、突起体１
２４表面の各部には欠陥の極めて少ない良質な一様な厚
さのＳｉＯ□誘電体膜１３が形成される。
３形成面は凸面状を有するので形成面の各部への酸化性
ガスの供給は十分に行われ、且つ形成面が基板より欠陥
密度の低いエピタキシャル成長層であるので、突起体１
２４表面の各部には欠陥の極めて少ない良質な一様な厚
さのＳｉＯ□誘電体膜１３が形成される。
次いで該基板上にＣＶＤ法により厚さ例えば３０００〜
４０００人程度の第１の多堆積シリコン層ＰＡを形成し
、 ガス拡散法等により該第１の多結晶シリコン層間にｎ型
不純物を導入して導電性を付与する。
４０００人程度の第１の多堆積シリコン層ＰＡを形成し
、 ガス拡散法等により該第１の多結晶シリコン層間にｎ型
不純物を導入して導電性を付与する。
第２図（ｅ）参照
次いで四弗化炭素（ＣＦ（、） 十酸素（０２）より
なるエツチング・ガスを用いるリアクティブ・イオンエ
ツチング（ＲＩＥ）法等により第１の多結晶シリコン層
ＰＡのパターンニングを行って該第１の多結晶シリコン
層ＰＡよりなるキャパシタの対向電極即ちセルプレート
１４を形成し、 次いで表出しているＳｉｎｇ誘電体膜１３を弗酸系の液
によるウェット・エツチング手段等により除去する。
なるエツチング・ガスを用いるリアクティブ・イオンエ
ツチング（ＲＩＥ）法等により第１の多結晶シリコン層
ＰＡのパターンニングを行って該第１の多結晶シリコン
層ＰＡよりなるキャパシタの対向電極即ちセルプレート
１４を形成し、 次いで表出しているＳｉｎｇ誘電体膜１３を弗酸系の液
によるウェット・エツチング手段等により除去する。
第２図（ｆ）参照
次いで通常通り熱酸化法により表出シリコン基板１１面
に厚さ例えば３００〜３５０人程度のゲー堆積化膜１５
を形成し、 次いでＣＶＤ法により厚さ例えば５０００〜６０００人
程度の第２の多堆積シリコン層ＰＢを形成し、該第２の
多結晶シリコン層ＰＢに不純物導入により導電性を付与
した後、 前記同様のりソグラフィ手段によりパターンニングを行
って第２の多結晶シリコン層ＰＲよりなるゲート電極（
ワードｖＡ） １６を形成し、該ゲート電極１６をマス
クにし砒素（Ａｓ）を高濃度にイオン注入し、 所定のアニール処理を施して、 電荷蓄積のノードとなるｎ゛型領領域（ｎ＋型）−ド領
域）１８及びｎ゛型ソース・ドレイン領域１７を形成す
る。
に厚さ例えば３００〜３５０人程度のゲー堆積化膜１５
を形成し、 次いでＣＶＤ法により厚さ例えば５０００〜６０００人
程度の第２の多堆積シリコン層ＰＢを形成し、該第２の
多結晶シリコン層ＰＢに不純物導入により導電性を付与
した後、 前記同様のりソグラフィ手段によりパターンニングを行
って第２の多結晶シリコン層ＰＲよりなるゲート電極（
ワードｖＡ） １６を形成し、該ゲート電極１６をマス
クにし砒素（Ａｓ）を高濃度にイオン注入し、 所定のアニール処理を施して、 電荷蓄積のノードとなるｎ゛型領領域（ｎ＋型）−ド領
域）１８及びｎ゛型ソース・ドレイン領域１７を形成す
る。
なお上記アニール処理は、後の工程において層間絶縁膜
をリフローする際の熱処理で兼ねる場合が多い。
をリフローする際の熱処理で兼ねる場合が多い。
第２図（勢参照
次いで通゛常通りＣＶＤ法により燐珪酸ガラス（Ｐ Ｓ
Ｃ）よりなる眉間絶縁膜１９を形成し、該層間絶縁膜
１９にｎ゛型ソース・ドレイン領域１７を表出するコン
タクト窓２０を形成し、次いで通常の配線形成技術によ
り、該眉間絶縁膜１９上に前記コンタクト窓２０におい
てソース・ドレイン領域１７に接するアルミニウム等の
ビット配線２１を形成し、 以後回示しないが、カバー絶縁膜の形成等がなされて本
発明に係わる１トランジスタ・１キヤパシタ型メモリ・
セルが完成する。
Ｃ）よりなる眉間絶縁膜１９を形成し、該層間絶縁膜
１９にｎ゛型ソース・ドレイン領域１７を表出するコン
タクト窓２０を形成し、次いで通常の配線形成技術によ
り、該眉間絶縁膜１９上に前記コンタクト窓２０におい
てソース・ドレイン領域１７に接するアルミニウム等の
ビット配線２１を形成し、 以後回示しないが、カバー絶縁膜の形成等がなされて本
発明に係わる１トランジスタ・１キヤパシタ型メモリ・
セルが完成する。
第３図は上記実施例により形成した１トランジスタ・１
キヤパシタ型メモリ・セルの模式平面図である。図中、
各符号は第２図と同」対象物を示している。
キヤパシタ型メモリ・セルの模式平面図である。図中、
各符号は第２図と同」対象物を示している。
以上説明のように本発明の方法によれば、１トランジス
タ・１キヤパシタ型メモリ・セルにおけるキャパシタの
、″単位面積当たりの実効的な情報電荷蓄積容量を平面
構造に比べ大幅に増大せしめ得るので、情報の信転度を
損なわずにセル面積を縮小することが可能になる。
タ・１キヤパシタ型メモリ・セルにおけるキャパシタの
、″単位面積当たりの実効的な情報電荷蓄積容量を平面
構造に比べ大幅に増大せしめ得るので、情報の信転度を
損なわずにセル面積を縮小することが可能になる。
また、キャパシタの誘電体膜の欠陥を減少し、且つ膜厚
を均一化することが出来るので、キャパシタに蓄積され
た情報電荷のリーク量が大幅に減少せしめられる。
を均一化することが出来るので、キャパシタに蓄積され
た情報電荷のリーク量が大幅に減少せしめられる。
従って本発明は、１トランジスタ・１キヤパシタ型メモ
リ・セルを用いるＤ−ＲＡＭ等の集積度の向上及び信顛
度の向上に有効である。
リ・セルを用いるＤ−ＲＡＭ等の集積度の向上及び信顛
度の向上に有効である。
【図面の簡単な説明】
第１図は本発明の方法の原理を示す側断面図、第２図（
ａ）乃至（ａは本発明の方法の一実施例を示す工程断面
図、 第３図は本発明の一実施例の模式平面図、第４図は従来
の平面構造キャパシタを有する１トランジスタ・１キヤ
パシタ型メモリ・セルの模式側断面、 第５図はトレンチ・キャパシタ型の１トランジスタ・１
キヤパシタ型メモリ・セルの模式側断面図である。 図において、 １は半導体基板、 ２は半導体層よりなる突起部、 ３は誘電体膜、 ４は対向電極、 １１はｐ型シリコン基板、 １３はＳｉｎ、誘電体膜、 。 １４は対向電極（セルプレート） １８はｎ＋型ノード領域、 ２２は５ｉｎ２マスク膜、 ２４はｐ型車結晶シリコン層、 １２４はｐ型シリコン突起体 を示す。
ａ）乃至（ａは本発明の方法の一実施例を示す工程断面
図、 第３図は本発明の一実施例の模式平面図、第４図は従来
の平面構造キャパシタを有する１トランジスタ・１キヤ
パシタ型メモリ・セルの模式側断面、 第５図はトレンチ・キャパシタ型の１トランジスタ・１
キヤパシタ型メモリ・セルの模式側断面図である。 図において、 １は半導体基板、 ２は半導体層よりなる突起部、 ３は誘電体膜、 ４は対向電極、 １１はｐ型シリコン基板、 １３はＳｉｎ、誘電体膜、 。 １４は対向電極（セルプレート） １８はｎ＋型ノード領域、 ２２は５ｉｎ２マスク膜、 ２４はｐ型車結晶シリコン層、 １２４はｐ型シリコン突起体 を示す。
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に絶縁膜を形成し、該絶縁膜に開孔
を形成し、該開孔内に表出する半導体基板（１）上に選
択的に半導体層をエピタキシャル成長させて該半導体基
板（１）上に半導体層よりなる突起部（２）を形成し、 該突起部（２）の表面に誘電体膜（３）を形成し、該誘
電体膜（３）上に該誘電体膜（３）を介して該半導体層
の突起部（２）に接するキャパシタの対向電極（４）を
形成する 工程を含むことを特徴とする半導体記憶装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064394A JPS61222255A (ja) | 1985-03-28 | 1985-03-28 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064394A JPS61222255A (ja) | 1985-03-28 | 1985-03-28 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61222255A true JPS61222255A (ja) | 1986-10-02 |
Family
ID=13257055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064394A Pending JPS61222255A (ja) | 1985-03-28 | 1985-03-28 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61222255A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110666A (ja) * | 1986-10-16 | 1988-05-16 | シーメンス、アクチエンゲゼルシヤフト | ダイナミック半導体メモリ用メモリセル装置とその製法 |
| JPS63209157A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 半導体記憶装置 |
| US5352622A (en) * | 1992-04-08 | 1994-10-04 | National Semiconductor Corporation | Stacked capacitor with a thin film ceramic oxide layer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792861A (en) * | 1980-12-01 | 1982-06-09 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS57103349A (en) * | 1980-12-18 | 1982-06-26 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS5956759A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5965466A (ja) * | 1982-10-05 | 1984-04-13 | Matsushita Electronics Corp | 半導体記憶装置 |
-
1985
- 1985-03-28 JP JP60064394A patent/JPS61222255A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792861A (en) * | 1980-12-01 | 1982-06-09 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS57103349A (en) * | 1980-12-18 | 1982-06-26 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS5956759A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5965466A (ja) * | 1982-10-05 | 1984-04-13 | Matsushita Electronics Corp | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110666A (ja) * | 1986-10-16 | 1988-05-16 | シーメンス、アクチエンゲゼルシヤフト | ダイナミック半導体メモリ用メモリセル装置とその製法 |
| JPS63209157A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 半導体記憶装置 |
| US5352622A (en) * | 1992-04-08 | 1994-10-04 | National Semiconductor Corporation | Stacked capacitor with a thin film ceramic oxide layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5164337A (en) | Method of fabricating a semiconductor device having a capacitor in a stacked memory cell | |
| US5130885A (en) | Dram cell in which a silicon-germanium alloy layer having a rough surface morphology is utilized for a capacitive surface | |
| JP2795313B2 (ja) | 容量素子及びその製造方法 | |
| JPS6012752A (ja) | 半導体記憶装置およびその製造方法 | |
| KR0131743B1 (ko) | 디램셀의 저장전극 형성방법 | |
| JPS61222255A (ja) | 半導体記憶装置の製造方法 | |
| JPH04264767A (ja) | 半導体装置及びその製造方法 | |
| KR930001418B1 (ko) | 반도체 장치의 제조방법 | |
| JPS61107768A (ja) | 半導体記憶装置 | |
| JPH02129956A (ja) | 半導体メモリ素子の製造方法 | |
| JP2703275B2 (ja) | 半導体記憶装置 | |
| JPH0689968A (ja) | キャパシタおよびその製造方法 | |
| JPH05110026A (ja) | 半導体装置の製造方法 | |
| JPH073860B2 (ja) | 半導体記憶装置の製造方法 | |
| KR0127688B1 (ko) | 전하저장 전극 형성방법 | |
| JPH08148584A (ja) | 半導体装置とその製造方法 | |
| JP2740543B2 (ja) | 半導体メモリ装置の製造方法 | |
| JPH0344068A (ja) | 半導体装置の製造方法 | |
| JPS63300518A (ja) | 誘電体膜の形成方法 | |
| JP2740544B2 (ja) | 半導体メモリ装置の製造方法 | |
| JPH04242967A (ja) | 半導体装置の製造方法 | |
| JPH0329186B2 (ja) | ||
| JPH08255880A (ja) | キャパシタの製造方法 | |
| JPS6178138A (ja) | 半導体装置の製造方法 | |
| JP2529781B2 (ja) | 垂直トランジスタ―を有するスタック−トレンチ構造のｄｒａｍセルおよびその製造方法 |