JPS5965466A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5965466A JPS5965466A JP57175072A JP17507282A JPS5965466A JP S5965466 A JPS5965466 A JP S5965466A JP 57175072 A JP57175072 A JP 57175072A JP 17507282 A JP17507282 A JP 17507282A JP S5965466 A JPS5965466 A JP S5965466A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- electrode
- memory device
- transfer
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、半導体記憶装置、特にＭＯ８構造のダイナ
ミック型ランダムアクセスメモリ装置（以下、ｄ−ＲＡ
Ｍと称する）に係わるものである。
ミック型ランダムアクセスメモリ装置（以下、ｄ−ＲＡ
Ｍと称する）に係わるものである。
従来例の構成とその問題点
従来の代表的なｄ−ＲＡＭの構成を第１図に示す。第１
図において、１はＰ形シリコン半導体基板、２は素子間
分離領域をなすＳ ｚ ０２厚膜、３はゲート絶縁膜、
４はキャパシタ電極、５はトランスファ用ＭＯ８）ラン
ジスタのゲート電極、６は前記ＭＯ８）ラジジスタの電
極領域をなすｎ＋形拡散領域であり、７ばその引出し線
である。また、８．９は前記ゲート電極５および前記キ
ャパシタンス電極４の各電極ａ′ｃあり、１ｏはメモリ
キャパシタの電荷蓄積ポテンシャル井戸部である。そし
てこの構成においては、前記引出し線７をビットライン
とし、これとトランスファＭＯＳ）ランジスタのゲート
５に印加されるワードライン８の信号”ｈｉｇ、ｈ”も
しくは”ｌｏｗ” の電圧をメモリキャパシタの井戸１
０に書き込み、また反対に書き込まれた電圧はトランス
ファＭＯＳ）ランジスタのゲート５を通して、メモリキ
ャパシタの井戸１゜からビットライン７に読み出される
。
図において、１はＰ形シリコン半導体基板、２は素子間
分離領域をなすＳ ｚ ０２厚膜、３はゲート絶縁膜、
４はキャパシタ電極、５はトランスファ用ＭＯ８）ラン
ジスタのゲート電極、６は前記ＭＯ８）ラジジスタの電
極領域をなすｎ＋形拡散領域であり、７ばその引出し線
である。また、８．９は前記ゲート電極５および前記キ
ャパシタンス電極４の各電極ａ′ｃあり、１ｏはメモリ
キャパシタの電荷蓄積ポテンシャル井戸部である。そし
てこの構成においては、前記引出し線７をビットライン
とし、これとトランスファＭＯＳ）ランジスタのゲート
５に印加されるワードライン８の信号”ｈｉｇ、ｈ”も
しくは”ｌｏｗ” の電圧をメモリキャパシタの井戸１
０に書き込み、また反対に書き込まれた電圧はトランス
ファＭＯＳ）ランジスタのゲート５を通して、メモリキ
ャパシタの井戸１゜からビットライン７に読み出される
。
ここで、このように構成される従来のｄ−ＲＡＭにおい
ては、構成要素であるところの記憶用ＭＯＳキャパシタ
と書込み、読出し用トランジスタとが、同一半導体基板
面上に並置されているために、比較的大きな面積を必要
としており特にメモリキャパシタの容量はそめ面積に比
例し、かつその最小面積は回路動作上の制約から定めら
れることになる。
ては、構成要素であるところの記憶用ＭＯＳキャパシタ
と書込み、読出し用トランジスタとが、同一半導体基板
面上に並置されているために、比較的大きな面積を必要
としており特にメモリキャパシタの容量はそめ面積に比
例し、かつその最小面積は回路動作上の制約から定めら
れることになる。
近年、半導体装置はます寸す高集積化の方向にあシ、素
子自体をよシ一層微Ｊ−ｉｌＪ化する傾向にあるが、メ
モリキャパシタの面積を小さくすることｒよ、集積度を
向上させる点では効果があっても、情報である電子の蓄
積状態を狂わす、いわゆるα線なトノ高エネルキー電荷
粒子の入射ｉ／（よる７ノトエラーの増大が住して、記
憶素子としての本来の作用が阻害されることになりかね
ない。そして１だ、微細化によるトランスファ用ＭＯ５
（、シンンスタのゲート長の減少は、サブスレッシュボ
ールド電流を増大させて、さらにショートチャンネル効
果を誘起するために、メモリキャパシタの蓄積電子の流
出を生じて記憶情報の保持を阻害しかねないものであっ
た。
子自体をよシ一層微Ｊ−ｉｌＪ化する傾向にあるが、メ
モリキャパシタの面積を小さくすることｒよ、集積度を
向上させる点では効果があっても、情報である電子の蓄
積状態を狂わす、いわゆるα線なトノ高エネルキー電荷
粒子の入射ｉ／（よる７ノトエラーの増大が住して、記
憶素子としての本来の作用が阻害されることになりかね
ない。そして１だ、微細化によるトランスファ用ＭＯ５
（、シンンスタのゲート長の減少は、サブスレッシュボ
ールド電流を増大させて、さらにショートチャンネル効
果を誘起するために、メモリキャパシタの蓄積電子の流
出を生じて記憶情報の保持を阻害しかねないものであっ
た。
発明の目的
この発明は、従来の上記のような欠点に鑑みなされたも
ので、トランジスタとキャパシタとの構造を変えること
により、装置の集積度を向上させ、併せてその大容量化
を図った半導体記憶装置を提供するものである。
ので、トランジスタとキャパシタとの構造を変えること
により、装置の集積度を向上させ、併せてその大容量化
を図った半導体記憶装置を提供するものである。
発明の構成
不発Ｆ３Ａは、半導体基板面上に台形部および四部を設
け、前記台形部の頂部および側部に電荷蓄積用のＭＯＳ
キャパシタを形成し、前記凹部の底部および側部にトラ
ンスファ用ゲート・スイッチとしてのＭＯＳ ）ランジ
スタを形成したものであり、これによって、実効的なＭ
ＯＳキャパシタの容量とＭＯＳ１．ランンスタのゲート
長とを十分に確保しつつ、基板面積からみた占有面積を
最小限になしたｄ−ＲＡＭが実現される。
け、前記台形部の頂部および側部に電荷蓄積用のＭＯＳ
キャパシタを形成し、前記凹部の底部および側部にトラ
ンスファ用ゲート・スイッチとしてのＭＯＳ ）ランジ
スタを形成したものであり、これによって、実効的なＭ
ＯＳキャパシタの容量とＭＯＳ１．ランンスタのゲート
長とを十分に確保しつつ、基板面積からみた占有面積を
最小限になしたｄ−ＲＡＭが実現される。
実施例の説明
第２図はこの発明の一実施例である半導体記憶装置を示
すものであり、同図において、１１はＰ形シリコン半導
体基板、１２は素子間分離領域、１３はゲート絶縁膜、
１４は電源１９に接続されるキャ″シタ電極、１５はワ
ードライン１８に接続されるトランスファ用トランジス
タのゲート電極、１６はピットライン１７に接続される
ｎ＋形拡散領域、２０はメモリキャパシタの電荷蓄積ポ
テンシャル井戸部、２１は前記基板１１０表面上。
すものであり、同図において、１１はＰ形シリコン半導
体基板、１２は素子間分離領域、１３はゲート絶縁膜、
１４は電源１９に接続されるキャ″シタ電極、１５はワ
ードライン１８に接続されるトランスファ用トランジス
タのゲート電極、１６はピットライン１７に接続される
ｎ＋形拡散領域、２０はメモリキャパシタの電荷蓄積ポ
テンシャル井戸部、２１は前記基板１１０表面上。
に選択的に成長されたＰ形半導体層である。 。
本実施例装置においても、従来装置と同様の作用がなさ
れるが、本実施例構成の場合は、同一の電極面積をもつ
従来の第１図のメモリキャパシタと比べると、凹部の深
さを８１選択形成された半導体層２１℃高さをｂ、電極
の平面寸法を縦×横＝ｌｘｍとすると、キャパシタ容量
が かる。まだ、本実施例は、半導体基板１１０表面上に形
成される凹部の一側部をトランスファトランジスタのチ
ャンネル部に利用したものであるが、従来の前記第１図
のトランスファトランジスタのチャンネル部と比べると
、凹部の深さａだけチャンネル部が増大していることが
わかる。
れるが、本実施例構成の場合は、同一の電極面積をもつ
従来の第１図のメモリキャパシタと比べると、凹部の深
さを８１選択形成された半導体層２１℃高さをｂ、電極
の平面寸法を縦×横＝ｌｘｍとすると、キャパシタ容量
が かる。まだ、本実施例は、半導体基板１１０表面上に形
成される凹部の一側部をトランスファトランジスタのチ
ャンネル部に利用したものであるが、従来の前記第１図
のトランスファトランジスタのチャンネル部と比べると
、凹部の深さａだけチャンネル部が増大していることが
わかる。
発明の効゛果
以上詳述したように、本発明による半導体記憶装置は小
さい占有面積で電荷蓄積用キャパシタを大容量化するこ
とができ、素子寸法の微細化によるトランスファＭＯＳ
トランジスタのゲート電極長の過度の減少を防止して、
蓄積情報の確実な保持を達成し得るなどの特長を有する
ものである。
さい占有面積で電荷蓄積用キャパシタを大容量化するこ
とができ、素子寸法の微細化によるトランスファＭＯＳ
トランジスタのゲート電極長の過度の減少を防止して、
蓄積情報の確実な保持を達成し得るなどの特長を有する
ものである。
第１図は従来例によるグイナミソク型うンダムアクセス
メ％す装置の概要を示す構成断面図、第２図は本発明の
一実施例を適用したダイナミック型ランダムアクセスメ
モリ装置の概要を示す構成断面図である。 １１・・・・・・Ｐ形シリコン半導体基板、１２・・山
・素子間分離領域、１３・・・・・・ゲート絶縁膜、１
４・・・・・・ＭＯＳキャパシタ電極、１６・・川・Ｍ
ＯＳ）ランジスタのゲート電極、１６・・・・・・ｎ＋
形拡散領域、１７・・・・・・ビットライン、１８・・
・・・・ワードライン、１９Ｍ０Ｓキヤパシタ用電源電
極、２ｏ・・・・・・メモリキャパシタの井戸、２１・
・・・・・Ｐ形半導体層。
メ％す装置の概要を示す構成断面図、第２図は本発明の
一実施例を適用したダイナミック型ランダムアクセスメ
モリ装置の概要を示す構成断面図である。 １１・・・・・・Ｐ形シリコン半導体基板、１２・・山
・素子間分離領域、１３・・・・・・ゲート絶縁膜、１
４・・・・・・ＭＯＳキャパシタ電極、１６・・川・Ｍ
ＯＳ）ランジスタのゲート電極、１６・・・・・・ｎ＋
形拡散領域、１７・・・・・・ビットライン、１８・・
・・・・ワードライン、１９Ｍ０Ｓキヤパシタ用電源電
極、２ｏ・・・・・・メモリキャパシタの井戸、２１・
・・・・・Ｐ形半導体層。
Claims (1)
- 一導電型半導体基板面上に選択形成された台形部と、こ
の台形部の上部および側部に形成された電荷蓄積用キャ
パシタと、前記台形部に隣接して形成された凹部と、こ
の凹部に形成されたトラン ｊスファ用ゲートスイッチ
を備えだ半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175072A JPS5965466A (ja) | 1982-10-05 | 1982-10-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175072A JPS5965466A (ja) | 1982-10-05 | 1982-10-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965466A true JPS5965466A (ja) | 1984-04-13 |
| JPH0437590B2 JPH0437590B2 (ja) | 1992-06-19 |
Family
ID=15989735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175072A Granted JPS5965466A (ja) | 1982-10-05 | 1982-10-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222255A (ja) * | 1985-03-28 | 1986-10-02 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5362989A (en) * | 1976-11-17 | 1978-06-05 | Toshiba Corp | Semiconductor memory device |
| JPS5521102A (en) * | 1978-08-01 | 1980-02-15 | Toshiba Corp | Semiconductor memory cell |
| JPS5792861A (en) * | 1980-12-01 | 1982-06-09 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1982
- 1982-10-05 JP JP57175072A patent/JPS5965466A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5362989A (en) * | 1976-11-17 | 1978-06-05 | Toshiba Corp | Semiconductor memory device |
| JPS5521102A (en) * | 1978-08-01 | 1980-02-15 | Toshiba Corp | Semiconductor memory cell |
| JPS5792861A (en) * | 1980-12-01 | 1982-06-09 | Mitsubishi Electric Corp | Semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222255A (ja) * | 1985-03-28 | 1986-10-02 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0437590B2 (ja) | 1992-06-19 |
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