JPS58147147A - メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、共通の半導体内に形成された複数のメモリ・
セルから成るメモリであり、前記セルの各々は、 前記セルに結合した第１の電極を有する電荷蓄積手段、
及び 前記電荷蓄積手段に結合され、前記電荷蓄積手段に流入
又は該蓄積手段から流出する電荷の流れを制御するトラ
ンジスタを備え、該トランジスタは、第１の導電形の局
在化第１領域と、該第１の導電形とは反対の導電形の第
２の領域上にあるゲート領域とを有するメモリに係る。

従来技術 これまで増加しつつある大容量ＭＯＳランダムアクセス
メモリ（ＲＡＭ）が開発されている。６４にメモリにつ
いてはかなり大量に生産され、２５６にメモリについて
は限られ５た量だけ生産されている。米国特許第 ４．１１２，５７５号に開示されているメモリアレイは
単一レベル導体を用い、メモリセルは各々ｎ−チャネル
ＭＯＳトランジスタを有し、このトランジスタは分離さ
れたドレイン及びソース領域を有し、またメモリセルは
そのソースに結合されたキャパシタを有する。また前記
米国特許に記載のメモリアレイは、メモリセルについて
２レベル導体を用いている。

各メモリセルは単一のドレイン／ソース領域と七のドレ
イン／ソース領域からトランジスタのチャネルによって
分離されているキャパシタとを備えている。用語ｒ単一
レベルＪ及び「２レベル」は、当該技術において広い意
味に用いられ、それぞれ導体が共通の導電体層から同時
にエツチングされるか、又は通常具なったｒレベル」に
置かれた若しくは半導体基板からの距離が異なる別々の
導体層についての別途の処理によって形成されるシステ
ムを称する。前記の単一レベル導体メモリセルは、隣り
合う導体間の最小間隔条件によって寸法が制限される。

２レベル導体メモリセルは、単レベル導体メモリセルよ
りも物理的に小さな寸法になるよう形成することができ
る。２レベル導体の例を確実に適正に動作させるために
、キャパシタの基板部分を延長し、それによって基板部
分がキャパシタのトッププレートを越えて伸びてゲート
電極によって部分的に被覆されるようにすることが記載
されている。このことによりゲートに対して加わる好ま
しくない容量性負荷が増加し、メモリセルをアクセスす
るためにゲート（ワードライン）ポテンシャルが変化し
だ時キャパシタ内に蓄積される電荷（論理情報）の変化
を引き起こす。

単−導体単一トランシスターキャパシタメモリセルより
もコンパクトで、かつ２導体単一トランシスターキャパ
シタメモリセルよりも低いゲート負荷容量及び少ない蓄
積電荷損失を有する単一トランシスターキャパシタＭＯ
Ｓメモリセルを備えることが望まれる。

発明の概要 このような問題は、本発明による、前記トランジスタは
第１の導電形の第３の局在化半導体領域を含み、第２の
半導体領域が第１及び第３の半導体領域を分離するよう
に配置し、第１の電極は第２レベル導体の一部であり、
ゲート電極は第２レベル導体の一部であり、第１及び第
２レベル導体はそれぞれ別途に形成され、第ルベル及び
第２レベルはそれぞれ半導体基板からの距離が異なるこ
とを特徴とするメモリセルによって解決される。

本発明は半導体メモリセルとその半導体メモリセルアレ
イとに向けられている。このセルは、その上に第１の絶
縁層を備えた半導体本体を含み、その第１の絶縁層の部
分上に第１の導体が置かれている。半導体本体−絶縁層
−導体の組合せは電荷蓄積手段を構成する。

電荷蓄積手段に結合したゲート手段はその電荷蓄積手段
に流入又は流出する電荷の流れを制御する。ゲート手段
は、局在化した第１及び第２の入出力半導体領域を有し
、その入出力半導体領域は半導体本体のバルクの部分に
よって相互に分離されています。そして入出力半導体領
域は印加制御信号に応答してゲート手段に流れる電荷の
流れを制御する制御第２４体を備える。第１及び第２導
体は、第２人出力佃域によって相互に本質的に分離され
、かつそれぞれ第１及び第２レベル導体に結合される。

第１及び第２レベル導体は半導体本体から異なった距離
にある。

好ましい実施例では、メモリセルは半導体基板上にエピ
タキシャル層を備え、ゲート手段は、分離したドレイン
及びソース領域を有するｎチャネル絶縁ゲート電界効果
トランジスタである。第２レベル多結晶シリコン導体は
キャパシタの電極板に接続されている。第２レベル多結
晶シリコン導体の分離された部分はゲート電極及びドレ
イン領域である。

第ルベル ゲート電極に接続されている第２レベル多結晶シリコン
と゛キャパシタ電極に接続されている第２レベル多結晶
シリコンとの間の間隔は最小寸法のソース領域よりも一
般的に小さいので、ソース領域適正に製造することがで
きるかぎりできるだけ小さくすることができる。このこ
とによりメモリセルの物理的寸法カ縮小され、従ってセ
ルのアレイの寸法及びそのアレイを用いたＲＡＭの寸法
が縮小される。

実施例 第１図には、本質的に同一のメモリセル１２の行列から
成るＮＸＭアレイ１０が示されている。各セルは、ソー
ス端子１６、ドレイン端子１８、及びゲート端子２０を
有するＭＯＳトランジスタ、並びに各ドレイン端子１９
に結合された同一のキャパシタから成る。

キャパシタは第１のキャパシタ２２ａ及び第２のキャパ
シタ２２ｂから成る。好ましい実施例では、アレイ１０
は半導体基板上に形成される。キャパシタ２２ａ及び２
２ｂの第１の端子は端子１８に結合される。キャパシタ
２２ａの第２の端子は、典型的にはポテンシャルＶＳｎ
ｂに保持されている半導体基板に結合されている。キャ
パシタ２２ｂの第２の端子はポテンシャルＶｘに結合さ
れる。トランジスタ１４の与えられた行にあるトランジ
スタ１４のゲート端子−２０はＮ個のワードラインＷＬ
Ｑ、ＷＬＩ、・・・ＷＬＮの共有された一本のラインに
結合される。トランジスタ１４の与えられた列のトラン
ジスタ１４のソース端子１６はＭ個のビットラインＢＬ
Ｏ，ＢＬＩ。

０・ＢＬＭ　のうちの一本の共有されたラインに結合さ
れる。周知の不図示のアクセス、リフレッシュ、及び検
知回路は、ワード及びビットラインのいずれか一方又は
両方に結合され、それによってメモリセル１２にアクセ
スを与え、かつ記憶された情報を検知する。メモリセル
１２の動作はまた当業者には周知であり一読者はこの型
の７レイについては精通していると思われる。

端子１６からトランジスタ１４を介して端子１８から外
へ正電流が流れる場合には、端子１６をソースと称しそ
して端子１８をドレインと称するのがふされしい。この
電流が逆に流れる場合には、端子１８をソースと称しそ
して端子１−６をドレインと称するのがふされしい。こ
のように、用語は相互に交換可能である。

次に、第２図、第３図及び第４図を参照すると、第１図
示のメモリアレイ１０の部分の物理的構成例が示されて
いる。アレイ１０は、ワードラインＷＬ□及びビットラ
インＢＬ、に結合するように図示されているメモリセル
１２を含む。第２図は、透視上面図を示し、第３図は第
２図の鎖線Ａ−Ａに沿う第１の断面を示し、そして第４
図は第２図の鎖ｉｆＭＢ−Ｂに沿う第２の断面を示す。

図示の都合上、第２図、第３図及び第４図の種々のドー
プ領域は、ｎチャネル型メモリセル１２に一致する。不
純物タイプを変更すれば容易にＰチャネル型メモリセル
にすることができる。それらの領域は、イオンインプラ
ンテーション及び／又は拡散、並びに／又は両者の組合
せによって変更することができる。

一つの好ましい実施例では、メモリセルアレイ１０は、
Ｐ　形基板３０の上面に主表面２８を有するＰ形エピタ
キシャル層２６を使用することによって形成される。そ
の様な場合、エピタキシャル層を用いる時には基板３０
はあ瞥り高濃度にはバーブしない。メモリアレイ１０は
基本的にエピタキシャル層２６内に形成される。エピタ
キシャル層２６を省略し、メモリアレイ１０を直接基板
３０内に形成することができる。電界酸化＊３２及びチ
ャネルストップ領域３４は各メモリセル１２の境界を定
める働きをする。蓄積領域３６の一部は電界酸化＄３２
及びチャネルストップ姻戚３４の部分と接触する。領域
３６は上部分３６ａ及び下部分３６ｂを有する。

領域３６の部分３６ｍは、典型的にはｎ形不純物でイオ
ンインプランテーションすることによって形成され、表
面２８に比較的接近している。領域３６の部分３６ｂは
、典型的にはＰ形不純物でイオンインプランテーション
することによって形成され、実質的に部分３６ｍの下に
ある。メモリセル１２の各領域３６ｂは、メモリアレイ
１０の全てのメモリセル１２の全ての他の領域３６ｂと
比較的低抵抗の接続を成している。メモリアレイ１０の
全てのメモリセル１２の領域３６ｂはまたＰ形エピタキ
シャル層２６及びＰ　形基板３０を介して電気的に相互
に接続されている。

領域３６Ｆｉ第１図示のキャパシタ２２ａの部分を構成
し、領域３６はキャパシタの一方のプレートとして働き
、基板３ｏは他方のプレートとして働く。第ルベル導体
（多結晶■）の部分は電極（導体）５２に接触し、この
電極５２は誘電体層５４（典型的には二酸化シリコン）
によって蓄積領域３６から分離されている。電極５２は
キャパシタ２２ｂの一方のプレートとして働き、領域３
６ａは他方のプレートととして働く。領域３６ａはｎ＋
形ソース領域３８と接触している。

第１図示のトランジスタ１４はｎ＋形トドレイン領域４
０ｎ＋形ソース領域３８、及びゲート電極４６によって
形成される。Ｎ＋形トドレイン領域４０エピタキシャル
層２６のバルク部分４２によってソース鎖環３８から分
離されている。層２６のそれらの部分４２は選択的に反
転され、それによってドレイン領域４０をソース領域３
８に電気的に接続するチャネルを形成する。好ましい実
施例では、エピタキシャル層２６の部分４２がイオンイ
ンブランチャジョンされることにより、　ＭＯ８トラン
ジスタの閾電圧を制御する。ゲート絶縁層４４は表面２
８の部分上にある。ゲート電極（４体）４６はゲート酸
化物領域４４の部分上にあり、領域４４はエピタキシャ
ル層２６の部分４２上にありかつ第２レベル導体（多結
晶）■の部分に接続されている。ドレイン電極（導体）
４８は、表面２８と接触し、ｎ　影領域５０と接触する
。領域５０はドレイン領域４０と物理的かつ電気的に接
触している。ドレイン電極４８は第２レベル導体（多結
晶■）の部分に接続されている。ｎ＋形トドレイン領域
５０ａ、領域５０の隣にあり、領域５０と電気的に接触
している。領域５０ｍは隣のトランジスタ及び同様にビ
ットラインＢＬＩに結合している別のメモリセルのドレ
インである。

典型的には、電極４６及び４８は、イオンインプランテ
ーションを行い、その後にドープしていない多結晶シリ
コン層の離間した部分を熱処理し、同部分を導体化する
ことに工つて形成される。領域４６のインプランテーシ
ョンを行なった多結晶シリコンが熱処理された時、酸化
物層４４はエピタキシャル層２６の部分４２がドーパン
トを受は入れるのを阻止する。電極４８の下にはそのよ
うな酸化物層が存在しないので、電極４８に打ち込まれ
たイオンのうちのいくつかは熱処理中にエピタキシャル
層２６内に入り込み、ｎ　影領域５０が形成される。

典型的にはリンガラス（Ｐ−ガラス）等の誘電体層６０
は、表面２８及び誘電体層、導電体及び／又は電極の無
比した部分を被覆する。典型的には窒化シリコン等の不
動態層６２は層６０を被覆する。

第４図示の断面は、メモリアレイ１０の半導体本体と全
ての半導体層、誘電体層、多結□□ 晶導体層、金属層、及び不動態層を示す。構体の上から
始めると、不動態層６２（典型的には窒化シリコン）は
金属レベルＷＬ１’ｉ被覆し、金属レベルＷＬＩは典型
的にはアルミニウムであり、このアルミは誘電体（Ｐ−
ガラス）層６０を被覆し、層６０は第２レベル多結晶シ
リコン導体層（多結晶■−第３図示の導体（電極）・４
６及び５２を形成するために用いられる。）を被覆する
。多結晶■は誘電体（第２ゲート酸化物）層５８（第３
図示の層４４を形成する部分）を被覆する。層５８は第
２中間レベル誘電体層５６上にある。

層５６は第２レベル多結晶シリコン導体層（多結晶！−
第３図示の導体（電極）５２を形成するために用いられ
る。）上にある。層５２は誘電体（第１ゲート酸化物）
層６４（第３図示の層５４を形成する部分）上にある。

層６４は誘電体（電界酸化物）層３２上にある。層３２
はＰ＋形チャネルストップ領域３４上にある。領域３４
はエピタキシャル層２６の上の部分内に形成される。層
２６はＰ＋半導体基板３０上にある。

第２図はアレイ１０の一部の透視上面図で”ある。領域
５０．５０ｍ、４０．４２．３８及び３６は全て表面２
８（第３図示）の部分を形成する。ラインＷＬＩは導体
（電極）４６に向かって伸び、かつその部分と接触して
いる。第３図示の電極５２は第ルベル導体（多結晶■）
に接続し、その第ルベル導体は誘電体層５４及び３２に
よって表面２８から分離されている。

前にも示した様に、電極４６は第２レベル導体（多結晶
Ｉ）に接続され、かつ電極５２は第ルベル導体（多結晶
■）に接続される。

このことにより、隣り合うゲート及びキャパシタ電極が
両方共第１し、ベル導体であった場合よりも、ソース領
域３８を実質的に小さな領域にすることができる。それ
は、たいていの半導体設計技術では、同一レベル上の隣
り合う導体間の最小の間隔を、ソース領域３８の最小の
寸法について必要とされる値工りも大きな値になるよう
設定しているからである。

従って、メモリセル１２は、面積が縮小され、メモリア
レイ１０全体は面積が縮小される。

更に、特に、異なったレベルの導体は、同時に形成され
るよりはむしろ、相互に異なった時刻に別途形成される
。従って、導体４６を含むレベルは、一体５２をマスク
して、形成される。導体４６及び５２間の間隙は、次に
接触の危険なしに極めて小さくなるように形成される。

その間隙を単一の導体を貫通するようエツチングするこ
とによって画成する場合よりも、その間隙を小さくする
ことができる。導体４６及び５２は次に、領域３８をイ
オンインプランテーションする間のマスクとして用いる
。そして狭い間隙は小面積領域３８を画成する。

米国特許第４，１１２，５７５号で開示されているよう
な２レベル導体を用いたメモリアレイ等では、Ｐ＋形チ
ャンネルストップ領域は、キャパシタ電界板の下にある
基板内の２つのイオン打ち込み領域から分離されている
。この様な構成についての一つの問題は、７ルフ７粒子
（放射線）がメ！リセルに当たるとＰ＋形領領域領域３
６ｂ等）に正電荷を形成するということである。この正
電荷の形成はホールが集中することによるものであり、
このホールの集中によりＰ　（領域３６ｂ）／Ｐ（エピ
タキシャル層２６）障壁の高さが低下し、このことによ
りメモリセルに蓄積される正味の正電荷を少なくしてし
まう。このようなことは、記憶された情報を失なわせ、
作動の余裕を減少させる。全ての領域３６ｂを、高濃度
にドープした（比較的低抵抗の）チャネルストップ領域
３４を介して相互接続することにより、全てのメモリセ
ル１２の領域３６ｂ内に発生された平均の正電荷は低下
する。アルファ粒子にあまり敏感でないメモリアレイ１
０の製造が達成される。このことは、領域３６ｂが低抵
抗路を介して相互接続されていない場合よりも蓄積キャ
パシタを小さくすることができるので、全動作ノイズ余
裕を改善しかつアレイを小さくするのに貢献する。

第２図、第３図、及び第４図の基本構造を有するメモリ
セルを備えた第１図示のメモリアレイを用いた６４Ｋｎ
−チャネルＲＡＭを製造し、便利であるということがわ
かった。

メモリセルの寸法は、２５Ｘ９．５μｍ２である。

唯一つの導体レベルを用いると、メモリセルの寸法は２
７Ｘ９．５μｍ２に増加する。従って、性能又はノイズ
余裕について本質的に全く損失なしにメモリセルの面積
が８優節約される。

メモリセルはＲＡＭ全体の面積の約６０優を占める。従
って、ＲＡＭの全チップ寸法が約４．８優縮小される。

すでに製造された６４ＫＲＡＭの実施例では、トランジ
スタは自己整合プロセスを用いて形成され、Ｐ　形基板
は厚さ２５０μｍで１０１９個／ｄの不純物濃度を有し
た。自己整合プロセスによって、トランジスタのチャネ
ル長が本質的に固定的になる。従って、応答時間の変動
を減少させるのに役立つ。Ｐ形エピタキシャル層は、犀
さ１０μｍで、不純物濃度は２　Ｘ　１０　工５個／ｃ
ｒｔｌである。ｎ＋形ソース領域は幅３μｍ１長さ２μ
ｍ１厚さ０．５μｍであり、不純物濃度２×Ｉ　Ｑ　２
０個／洲である。ｎ＋形トドレイン領域、幅３μｍ、長
さ４μｒｎ、厚さ０．５μｍであり、不純物濃度２Ｘｉ
０２０個／ｄである。

エピタキシャル層の上部のキャパシタの部分３６ａは、
厚さ０．５１１ｍ　であり、下部分３６ｂは厚さ１．０
μｍである。領域３６のエピタキシャル部分の表面領域
は、１５１．５μｍ２である。ｎ＋＋域３６＆の不純物
濃度は２Ｘ１０”個／ｌ：ｒＡであり、Ｐ＋形領領域３
６ｂ不純物濃度は３Ｘ１０１６個／ｃｒｔ、である。チ
ャネル領域４２は幅３μｍである。ゲート誘電体４４は
厚さ０．０５μｍ１幅２μｍの二酸化シリコンである。

誘電体層５４は厚さ０．０４μｍの二酸化シリコンであ
る。電極導体４６．４８及び５２は全て多結晶シリコン
である。誘電体層３２は厚さ１．０μｍの二酸化シリコ
ンである。中間レベル誘電体層５６は厚さ０．３０μｍ
の二酸化シリコンである。誘′屯体層６０はＰ−ガラス
で、−厚さ１，０μｍである。ワードラインは厚さ１．
０μｍのアルミニウムである。

不動態層６２ろ窒化シリコンで、厚さ１．０μｍ０前記
の実施例は、本発明の一般的原理の例示にすぎない。本
発明の精神から逸脱することなく種々の変更をすること
ができる。例えば、ｎチャネル絶縁ゲートＭＯＳトラン
ジスタはＰ−チャネル絶縁ゲートＭＯＳトランジスタ、
ｎ又はｐチャネル接合ゲートトランジスタ、ｎ−ｐ−ｎ
又はｐ−ｎ−ｐ接合バイポーラトランジスタ、ゲートダ
イオードスイッチ、又は他の種々のデバイスで置きかえ
ることができる。更に、レイアウトを多少変更した多結
晶シリコン導体を金属導体又は種々の他の使用可能な導
体で置きかえることもできる。更に、ゲート電極を第ル
ベル導体に接続し、上部キャパシタ電極を第２レベル導
体に接続することができる。更に、ソース、ゲート及び
上部キャパシタ電極は、順次、第１導体、第２導体、及
び第ルベル導体にそれぞれ結合でき、また第２導体、第
１導体及び第２レベル導体にそれぞれ結合できる。

【図面の簡単な説明】

第１図は、メモリセルアレイの電気的構成を示す図、 第２図は、第１図示のメモリセルの電気的構成を有する
本発明に従ったメモリセルの実施例の物理的構成の上面
図であり、 第３図は、第２図示のメモリセルの第１の断面図であり
、 第４図は、第２図示のメモリセルの第２の断面図である
。 （主要部分の符号の説明） メモリセル・・・１２ 半導体本体・・・３０．２６ 電荷蓄積手段・・・２２ａ、２２ｂ 第１の電極・・・５２ トランジスタ・・・４０．４２．４６．１４局在化第１
領域・・・４０ ゲート電極・・・４６ 第３局在化半導体領域・・・３８ 第ルベル導体・・・５２ 第２レベル導体・−・４６ 第２導体の下の半導体本体の部分・・・３６ｂ第３の導
体・・・、４８ 第１の絶縁体・・・５４ 第２の絶縁体・・・４４ 入出力領域・・・４０ 局在化第３領域・・・３６＆ 局在化第４領域・・・３６ｂ 第１頁の続き ＠発明者シェームス・トーマス・ネルソン アメリカ合衆国１８０３６ペンシル ヴアニア・クーパーズバーグ・ アップル・バター・ヒル・ロー ド・アールデー・ナンバー２ （番地なし） ０発　　明　者　ジェームス・ハロルド・ステファニー アメリカ合衆国０８８０２ニユージ ヤーシイ・アズバリー・ターキ ー・ヒル・ロード・ボックス４２ デー・アールデー・ナンバー１ （番地なし） ２４３−

Claims (1)

1. 【特許請求の範囲】 １、共通の半導体本体内に形成された複数のメモリ・セ
   ルから成るメモリであり、 前記セルの各々は、 前記セルに結合した第１の電極を有する電荷蓄積手段、
   及び 前記電荷蓄積手段に結合され、前記電荷蓄積手段に流入
   又は該蓄積手段から流出する電荷の流れを制御するトラ
   ンジスタを備え、 該トランジスタは、第１の導電形の局在化第１領域と、
   該第１の導電形とは反対の導電遍の第２の領域上にある
   ゲート領域とを有するメモリにおいて、 前記トランジスタは第１の導電形の第３の局在化半導体
   領域を含み、第２の半導体領域が第１及び第３の半導体
   領域を分離するように配置し、 第１の電極は第２レベル導体の一部であり、ゲート電極
   は第２レベル得体の一部であり、第１及び第２レベル導
   体はそれぞれ別途に形成され、第ルベル及び第２レベル
   はそれぞれ半導体基板からの距離が異なることを特徴と
   するメモリ。 ２、特許請求の範囲第１項に記載のメモリにおいて、 前記第２の導体の下の半導体本体の部分に、電荷蓄積手
   段の容量を増加させるように適正な不純物をドープする
   ことを特徴とするメモリ。 ３、特許請求の範囲第１項に記載のメモリにおいて、 前記第３の導体は、第１の領域と、かつ前記第２の導体
   から離れた第２のレベル導体の一部とに結合しているこ
   とを％′徴とするメモリ。 ４、％許趙求の範囲第３項に記載のメモリにおいて、 第１、第２及び第３の導体、並びに第１及び第２のレベ
   ル導体は全て多結晶シリコンであることを特徴とするメ
   モリ。 ５、特許請求の範囲第４項に記載のメモリにおいて、 前記トランジスタがｎ−チャネル絶縁ゲート電界効果ト
   ランジスタであることを特徴とするメモリ。 ６、％許請求の範囲第４項に記載のメモリにおいて、 前記第２レベル導体は第１の絶縁体によって前記半導体
   本体から分離され、前記第２レベル導体は第２の絶縁体
   によって前Ａ己−半導体から分離され、前記第１及び第
   ２レベル導体は第３の絶縁体によって分離され−ている
   ことを特徴とするメモリ。 ７、特許請求の範囲第６項に記載のメモリにおいて、 前記局在化第１領域は入出力領域であることを特徴とす
   るメモリ。 ８、％許請求の範囲第７項に記載のメモリにおいて、 前記電荷蓄積手段は、半導体本体内の相反する導電形の
   局在化第３及び第４領域から成ることを特徴とするメモ
   リ。