FR2521335A1 - Memoire a semiconducteur a deux niveaux de conducteurs - Google Patents

Abstract

L'INVENTION CONCERNE LA TECHNOLOGIE DES SEMICONDUCTEURS. UNE CELLULE DE MEMOIRE A UN SEUL TRANSISTOR ET UN CONDENSATEUR UTILISE UN TRANSISTOR MOS A CANAL N AYANT DES REGIONS DE DRAIN 40 ET DE SOURCE 38 SEPAREES, AVEC UN CONDUCTEUR EN SILICIUM POLYCRISTALLIN DE PREMIER NIVEAU 52 CONNECTE A L'ARMATURE SUPERIEURE DU CONDENSATEUR, ET DES CONDUCTEURS EN SILICIUM POLYCRISTALLIN DE SECOND NIVEAU 46 CONNECTES A LA GRILLE ET AU DRAIN DU TRANSISTOR. CETTE STRUCTURE PERMET DE REDUIRE LES DIMENSIONS DE LA CELLULE DE MEMOIRE PAR RAPPORT A DES CELLULES SIMILAIRES N'UTILISANT QU'UN SEUL NIVEAU DE CONDUCTEURS. APPLICATION AUX MEMOIRES A SEMICONDUCTEUR DE TRES GRANDE CAPACITE.

Description

la présente invention concerne une mémoire compre-

nant un ensemble de cellules de mémoire dans un bloc de semi-

conducteur commun, chaque cellule comprenant un élément de

stockage de charge auquel est connectée une première électro-

de; et un transistor qui est connecté à l'élément de stocka- ge de charge pour commander la circulation de la charge vers l'élément de stockage de charge ou à partir de celui-ci; le transistor ayant une première région localisée d'un premier type de conductivité et une électrode de grille recouvrant

une seconde région du type de conductivité opposé.

On assite au développement de mémoires vives MOS de capacité sans cesse croissante, et des mémoires de 64 x sont produites en quantités raisonnablement grandes, tandis que des mémoires de 256 K sont produites en quantités limitées Le brevet US 4 112 575 décrit des réseaux de mémoire utilisant des conducteurs à un seul niveau avec des cellules de mémoire comportant chacune un transistor MOS à canal N avec des régions de source et de drain séparées, et-un condensateur connecté à la source Il décrit également des réseaux de mémoire utilisant

des conducteurs à deux niveaux avec des cellules de mémoire com-

portant chacune une seule région de drain/source et un condensa-

teur séparé de la région de drain/source par le canal du tran-

sistor Les expressions N à un seul niveau" et "à deux niveaux"

sont couramment utilisées dans la technique et elles se rappor-

tent respectivement à des systèmes dans lesquels les conducteurs

sont formés simultanément par attaque à partir d'une couche con-

ductrice commune, ou sont fabriqués indépendamment à partir de

couches conductrices différentes, situées habituellement à dif-

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férents"niveaux# ou différentes distances du substrat semicon-

ducteur Ia cellule de mémoire k un seul niveau de conducteurs

qui est décrite est limitée en taille par les exigences d'écar-

tement minimal entre des conducteurs ad Jacents On peut donner à la cellule de mémoire à deux niveaux de conducteurs une tail- le physique inférieure à celle de la cellule de mémoire à un seul niveau de conducteurs Pour assurer un bon fonctionnement du mode de réalisation à deux niveaux de conducteurs, il est souhaitable d'étendre la partie de substrat du condensateur de

façon qu'elle s'étende au-delà de l'armature supérieure du con-

densateur et soit partiellement recouverte par l'électrode de grille Ceci ajoute une charge capacitive indésirable à la

grille et peut entra Pner des variations de la charge (informa-

tion logique) qui est stockée dans le condensateur, lorsqu'on

fait varier le potentiel de la grille (ligne de mot) pour ac-

céder à la cellule de mémoire.

IL est souhaitable d'avoir une cellule de mémoire NOM 8 comportant un seul transistor et un condensateur qui ait une taille plus faible que la cellule de mémoire à un seul transistor et un condensateur aveo un seul conducteur, et qui ait une capacité de charge de grille plus faible et une plus faible perte de la charge stockée que la cellule de mémoire à

un seul transistor et un condensateur avec deux conducteurs.

Ces problèmes sont résolus conformément à l'invention

dans une cellule de mémoire caractérisée en ce que le transis-

tor oomprend une troisième région de semiconducteur localisée du premier type de conductivité, avec une configuration telle que la seconde région de semiconducteur sépare les permière -et troisième régions de semiconducteur; la première électrode fait partie d'un conducteur de premier niveau; l'électrode de grille fait partie d'un conducteur de second niveau et les

conducteurs des premier et second niveaux sont réalisés indé-

pendamment et sont à des distances différentes du bloc de se-

miconducteur. L'invention sera mieux comprise à la lecture de la

description qui va suivre d'un mode de réalisation et en se

référant aux dessins annexés sur lesquels s

la figure 1 représente un réseau de cellules de mé-

moire sous forme de schéma électrique.

la figure 2 montre une vue de dessus d'un mode de

réalisation physique de cellules de mémoire conformes à l'in-

vention, ayant le schéma électrique correspondant aux cellules

de mémoire de la figure 1.

lia figure 3 montre une première coupe des cellules de

mémoire de la figure 2.

la figure 4 montre une seconde coupe des cellules de

mémoire de la figure 2.

L'invention porte sur une cellule de mémoire à semi-

conducteur et sur des réseaux de telles cellules comprenant un

bloc de semiconducteur sur lequel se trouve une première cou-

che isolante, avec un premier conducteur sur une partie de la

première couche isolante la combinaison bloc de semiconduc-

teur-couche isolante-conducteur forme un élément de stockage de charge Un élément de transmission sélective connecté à l'élément de stockage de charge commande la circulation de la charge vers l'élément de stockage de charge ou à partir de ce

dernier L'élément de transmission sélective comporte des pre-

mière et seconde régions localisées de semiconducteur d'en-

trée/sortie qui sont mutuellement séparées par des parties du

corps du bloc de semiconducteur, et il comporte un second con-

ducteur, ou conducteur de commande qui, sous l'effet de si-

gnaux de commande qui lui sont appliqués, commande le passage de la charge dans l'élément de transmission sélective Les premier et second conducteurs sont pratiquement séparés l'un de l'autre par la seconde région d'entréè/sortie et ils sont respectivement connectés à des conducteurs de premier niveau et de second niveau* les conducteurs de premier niveau et de

second niveau sont à des distances différentes du bloc de se-

miconducteur. Dans un mode de réalisation préféré, la cellule de -mou eu 2-p-l eun IQ 8 qqlo GU Uo O J Uoq tq ozolo Teuleal op equuop euuol gç GILM&P 'VI szojs Tsunm nop gt guanos op seuioq sedj *RIA -04 t'ira 110,IA 1-ox op RGU 2 pi x Bel Tmaud eunm Woo e UJ 9- T eun -9 8 & 91 O GU -Voo lUos ->L 9101 q Teulgal op 99 TXUOP eu,9 TT eun p tt 9101 OT Ouleig, sep OZ OTIT T 2 op squ'Xoq Se T OXA Te TI Ueqod un 'q qql Iaod lqq q Z? op oujoq apuooee -ej "qn S A Te' 9,ueqod un -Q U UeUT 1 m eub- il 13-r 1 ( -qlouj 1 eo uoôu Z op lse Tnb mago-npuoo-çmeo lua 5,9 qne n-a eqloe U Uoo lkse ia ZZ op euzoq opuooes 1 &J -9 L auto -e T iq 9 eqloeuuoo 9,uos q ZZ q.e 1 BZZ 9 1 nelifflue-PU 00 sep seuloq se Iq Tmej:d sel emeqonpuoo Tm -es lvzj 9 qn 9 un ma gnb-giq-e; jse O L nuespi el 119 zgj:gxd vo-ppes -T Tegj: op epom un auva *q ZZ melffluepuoo puooes un le n? jn 9-: 99 -vouepuoo ze Tmeid un ptteidmoo çnb le 91 u- çi 3 ap op oujoq enbisiqo lq qloeuuoo 4 i 3 e Tnb lue Tt- &-çnbg mel- ffluepuoo un,,nb -çau T-9 4 oe el -7 l,pj 2 op euzoq elcm q 9 SI wpaap op euaoq eun 119 oomos op eu-zoq eun Im-ske tq r OW zoq 9-çauail tm lu-eu 9 jdiffoo eln T Teo enbvqo 11 ?, isenb Tluep T luemenb Tlwd ea Tomgm op oe Tu T Teo oep jed pn T 49 uoo OZ

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252 1331

munime parmi les M Lignes de Bit Bl O, BLI * Bl M Des circuits d'accès, de régénération et de détection, bien connus dans la technique mais qui ne sont pas représentés ici, sont connectés aux lignes de mot et/ou de bit pour permettre d'accéder aux cellules de mémoire 12 et pour détecter l'information qui est

enregistrée dans cen dernières le fonctionnement de la cellu-

le de mémoire 12 est également bien connu dans la technique et on considère que le lecteur est familiarisé avec ce type de réseau.

L'appellation de source pour la borne 16 et l'appel-

lation de drain pour la borne 18 conviennent si un courant po-

sitif circule à partir de la borne 16, traverse le transistor 14 et sort par la borne 18 Si ce courant s'inverse, la borne

18 est la source et la borne 16 est le drain Les termes peu-

vent donc âtre utilisés de façon interchangeable.

On va maintenant considérer les figures 2, 3 e 4 qui représentent un mode de réalisation physique d'une partie du réseau de mémoire 10 de la figure 1 qui comprend une cellule de mémoire 12 représentée connectée à une ligne de mot WL 1 et à une ligne de bit B Ll la figure 2 montre une vue de dessus de la structure supposée transparente; la figure 3 montre une première coupe selon la ligne en trait mixte A-A de la figure 2; et la figure 4 montre une seconde coupe selon la ligne en

trait mixte B-B de la figure 2 A titre d'exemple, les diver-

ses régions dopées des figures 2, 3 et 4 correspondent à des cellules de mémoire 12 du type à canal n On pourrait aisément modifier le type d'impureté pour donner une cellule de mémoire de type à canal p On peut former des variantes de ces régions

par implantation ionique et/ou diffusion et/ou par une combi-

naison des deux.

Dans un mode de réalisation préféré, le réseau de

cellules de mémoire 10 est formé en utilisant une couche épi-

taxiale de type p 26 ayant une surface principale 28, au som-

met d'un substrat de type p+, 30 Le réseau de mémoire 10 est formé fondamentalement dans la couche épitaxiale 26 On peut e T op Zt oq Tlj 1 qd 090 09 Z e Te Txng Tdp 9,qouoo 10 T op emn TO & up 5 ç Zt BOTI Jud oep a-Ed eç goinoo op Uo T Vqj 1ST op epmdgo 409 'Ot 4 +u qdúl op UTVJP op iro-p 991 19 T -9 9-t-r- J 9 op 'qpo Xl 09-lq eun lq Ileç 11 +u qdúl op e O anos op uo-ç,99 J eun ',O-> 11 +u qdxl op UTVJP op UOT" 9 j eun elaodwoo t em 2 W UT op t L -zoi-o'romezl VI "eç 4 +u q M op e O mos op IXOT 29 J eun 08-ma jo Vluoo ue ( q-ue-p-& ugç U(, sgl VI - q MlU Mx 1 ? e 1 lnui T enj TlSuoo 139 ç uoi:spz VI le q Z? inequeuepuoo np emlmz- s eun aultgouoe Zg 9 PO-19,001981 e (vm To TI Te op ep Lro Tp ue enb Tl 9 Tjqloujeo vob-ej: op) tg 9 ub Tx -volp Tp e-qonoo eun and _qç *""xools op UOT-99 J MT op egaedge 49 e Tnb 4 Z 5 (anel-onpuoo) epoi,: 09 T 94 T oe &,e l O 'elu O o uellueç,& (lol Toi) 5 Z n-ee &TU Xe Tmejd op =Ol O n Pu O o -cmj P eç 41 ud eun -*jnlmxe qvui 3 àT eulTl 9 uoo Oç 5,-9 jloqns el le znel "euepuoo up ean 4 "Ém un eul

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couche 26 sont inversées sélectivement pour former un canal qui connecte électriquement la région de drain 40 à la région de source 38 Dans un mode de réalisation préféré, les parties 42 de la couche épitaxiale 26 sont soumises à une implantation ionique pour définir la tension de seuil du transistor MOS La

couche d'isolant de grille 44 recouvre des parties de la sur-

face 28 Une électrode (conducteur) de grille 46 recouvre la

partie de la région d'oxyde de grille 44 qui recouvre les par-

ties 42 de la couche épitaxiale 26, et elle est connectée à une partie d'un conducteur de second niveau (Poly II) Une électrode (conducteur) de drain 48 vient en contact avec la surface 28 et vient en contact avec une région de type n+, 50, qui est en contact physique et électrique avec la région de drain 40 L'électrode de drain 48 est connectée à une partie du conducteur de second niveau (Poly II) Une région de drain de type n+, 50 a, fait suite à la région 50 et vient en contact électrique avec la région 50 Ia région 50 a est le drain d'un transistor adjacent d'une autre cellule de mémoire qui est

également connectée à la ligne de bit BL 1.

Les électrodes 46 et 48 sont formées de façon carac-

téristique par implantation ionique et par un traitement ther-

mique ultérieur de parties séparées d'une couche de silicium

polycristallin non dopé, pour transformer ces parties en con-

ducteurs la couche d'oxyde 44 emp 4 che que les parties 42 de

la couche épitaxiale 26 ne reçoive des agents de dopage pen-

dant le traitement thermique du silicium polycristallin im-

planté de la région 46 Du fait qu'aucune couche d'oxyde de ce genre n'existe sous l'électrode 48, une partie des ions implantés dans l'électrode 48 passe dans la couche épitaxiale 26 pendant le traitement thermique et forme la région de type

n+, 50.

Une couche diélectrique 60, consistant de façon ca-

ractéristique en verre au phosphore (verre p) recouvre les

parties à nu de la surface 28, ainsi que les couches diélec-

triques, les conducteurs électriques et/ou les électrodes.

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Une couche de passivation 62, consistant de façon caractéris-

tique en nitrure de silicium, recouvre la couche 60.

Ia représentation en coupe de la figure 4 montre le

bloc de semiconducteur et l'ensemble des couches de semicon-

ducteur, des couches diélectriques, des couches conductrices en silicium polycristallin, des couches métalliques et des couches de passivation du réseau de mémoire 10 En partant du haut de la structure, on trouve la couche de passivation 62 (consistant de façon caractéristique en nitrure de silicium) qui est placée sur un niveau métallique WL 1, qui est de façon caractéristique en alumintium, qui se trouve sur une couche

diéleotrique (verre p) 60, se trouvant sur une couche conduc-

trice en silicium polycristallin de second niveau (?oly II, qu'on utilise pour former les conduoteurs (électrodes) 46 et 52 de la figure 3) Ia couche Poly II se trouve sur une couche

diélectrique (second oxyde de grille) 58 (dont une partie for-

me la couche 44 de la figure 3), qui se trouve sur une seconde couche diélectrique inter-niveau, 56 Ia oouche 56 sb trouve

sur une couche conductrice en silicium polycristallin de pre-

nier niveau (Poly I, qu'on utilise pour former le conductetur (électrode) 52 de la figure 3), qui se trouve sur une première couohe diélectrique (premier oxyde de grille) 64 (dont une partie forme la couche 54 de la figure 3), qui se trouve sur la couche diélectrique (oxyde de champ) 32, qui se trouve sur la région d'arrdt de canal de type p+, 34, laquelle est foramée sur une partie supérieure de la couche épitaxiale 26 qui se

trouve sur le substrat semiconducteur de type p+, 30.

la figure 2 montre une vue de dessus d'une partie du

réseau 10, comme si celui-ci était transparent Toutes les ré-

gions 50, 50 a, 40, 42, 38 et 36 forment une partie de la sur-

face 28 (représentée sur la figure 3) WL 1 s'étend vers le

bas et vient en contact avec une partie du conducteur (élec-

trode) 46 L'électrode 52 de la figure 3 est connectée au conducteur de premier niveau (Poly I) qui est séparé de la

surface 28 par des parties des couches diélectriques 54 et 32.

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2521335 '

ceci permet une réduction de la charge positive résultante qui est stockée dans la cellule de mémoire Ceci entraine une perte de l'information logique enregistrée et réduit les

marges de fonctionnement Le fait de connecter ensemble tou-

tee les régions 36 b par des régions d'arrdt de canal 34 for- tement dopées (à résistance relativement faible) diminue l'accumulation de charge positive moyenne à l'intérieur de la région 36 b de n'importe quelle cellule de mémoire 12, et diminue donc la perte d'information enregistrée On obtient

ainsi des réseaux de mémoire 10 ayant une plus faible sensi-

bilité aux particules alpha Ceoi améliore les marges de bruit du fonctionnement d'ensemble et contribue à l'obtention de réseaux plus petits, du fait que les condensateurs de stockage peuvent Otre plus petits que c'est le ca si les régions 36 b

ne sont pas interconneotées par des chemins à faible résistan-

ce. On a construit une mémoire vive à canal N de 64 K en

utilisant le réseau de mémoire de la figure 1, avec des cel-

lules de mémoire ayant la structure fondamentale des figures

2, 3 et 4, et on a trouvé qu'elle fonctionnait correctement.

Ila taille d'une cellule de mémoire est de 25 x 9,5 microns carrés L'utilisation d'un seul niveau de conducteurs aurait augmenté la taille de la cellule de mémoire Jusqu'à 27 x 9,5 microns carrése Il y a ainsi une économie de 8 % sur l'aire

de la cellule de mémoire, pratiquement sans perte sur les per-

formancee ou les marges de bruit les cellules de mémoire oc-

cupent approximativement 60 % de l'aire de la mémoire vive complète Par conséquent, il y a une réduction d'environ 4,8 % de la taille de puce totale de la mémoire vive Dans le mode de réalisation de la mémoire vive de 64 E qui a été fabriquée,

les transistors ont été formés en utilisant un procédé à auto-

alignement et le substrat de type p+ mesurait 250 microns d'épaisseur et avait une concentration en impuretés de 1019

impfretée/ca 3 lie procédé à auto-alignement donne des lon-

gueurs de canal pratiquement fixes pour les transistors et

contribue ainsi à réduire les variations du temps de réponse.

Ia couche épitaxiale de type p mesure 10 microns d'épaisseur

3

et a une concentration en impuretés de 2 x 1015 impuretés/cm 3.

la région de source de type n+ mesure 3 microns de largeur, 2 microns de longueur et 0,5 micron d'épaisseur, et elle a une co 6 ncentration en impuretés de 2 x 1020 impuretés/cm 3 l Ia

région de draim de type n+ mesure 3 microns de largeur, 4 mi-

crons de longueur et 0,5 micron d'épaisseur et elle a une

concentration en impuretés de 2 x 1020 impuretés/cm 3 La par-

tie supérieure ( 36 a) de la couche épitaxiale du condensateur a une épaisseur de 0,5 micron et la partie inférieure ( 36 b) a une épaisseur de 1,0 micron L'aire de la partie épitaxiale

de la région 36 est de 151,5 microns carrés et la concentra-

tion en impuretés de la région de type n+ 36 a est de 2 x 1018 impuretége/em 3, tandis que la concentration en impuretés de la région de type p+ 36 b est de 3 x 1016 impuretés/cm 3 Ia région de canal 42 a une largeur de 3 microns Le diélectrique de grille 44 est en dioxyde de silicium ayant une épaisseur de

0,05 micron et une largeur de 2 microns la couche diélectri-

que 54 est en dioxyde de silicium d'une épaisseur de 0,04 mi-

cron Tous les conducteurs d'électrodes 46, 48 et 52 sont en silicium polycristallin La couche diélectrique 32 est en dioxyde de silicium d'une épaisseur de 1,0 micron Ia couche diélectrique inter-niveau 56 est en dioxyde de silicium et mesure 0,30 micron d'épaisseur La couche diélectrique 60 est en verre p et mesure 1,0 micron d'épaisseur Les lignes de mot

sont en aluminium de 1,0 micron d'épaisseur La couche de pas-

sivation 62 est en nitrure de silicium et mesure 1,0 micron d'épaisseur. Les modes de réalisation décrits ici sont destinée à illustrer les principes généraux de l'invention On peut leur

apporter diverses modifications sans sortir du cadre de l'in-

vention Par exemple, on pourrait remplacer le transistor MOS à grille isolée et à canal N par un transistor MOS à grille isolée et à canal p, ou par un transistor MOS à jonction, à canal N ou p, un transistor bipolaire à Jonctions n-p-n ou p-n-p, un élément de commutation à diode commandée, ou divers autres dispositifs En outre, avec une certaine modification de configuration, on pourrait remplacer les conducteurs en silicium polycristallin par des conducteurs métalliques ou par divers autres conducteurs possibles De plus, on pourrait connecter l'électrode de grille à un conducteur de premier niveau et on pourrait connecter l'électrode de condensateur supérieure à un conducteur de second niveau En outre, selon une variante, on pourrait connecter les électrodes de source et de grille et l'électrode supérieure du condensateur à des conducteurs respectifs de premier niveau, de second niveau et de premier niveau, ou à des conducteurs respectifs de second

niveau, de premier niveau et de second niveau.

Claims (8)

REVENDICATIONS

1 Mémoire comprenant un ensemble de cellules de mémoire ( 12) dans un bloc de semiconducteur commun ( 30, 26), chaque cellule comprenant un élément de stockage de charge ( 22 a, 22 b) auquel est connectée une première électrode ( 52); et un transistor ( 40, 42, 46, 14) conneoté à l'élément de stockage de charge pour commander la circulation d'une charge vers l'élément de stockage de charge et à partir de celui-ci; le transistor comportant une première région localisée ( 40) d'un premier type de conductivité, et une électrode de grille ( 46) qui recouvre une seconde région du type de conductivité opposé, caractérisée en ce que le transistor comprend une troisième région de semiconducteur localisée ( 38) du premier type de conductivité qui est conçue de façon que la seconde

région de semiconducteur sépare les première et troisième ré-

gions de semiconducteur; la première électrode fait partie

d'un conducteur de premier niveau ( 52); l'électrode de gril-

le fait partie d'un conducteur de second niveau ( 46) et les

conducteurs de premier niveau et de second niveau sont réali-

sés indépendamment et sont à des distances différentes du

bloc de semiconducteur.

2 Mémoire selon la revendication 1, caractérisée en ce que des parties ( 36 b) du bloc de semiconducteur situées

sous le second conducteur sont dopées avec des impuretés ap-

propriées afin d'augmenter la capacité de l'élément de sto-

ckage de charge.

3 Mémoire selon la revendication 1, caractérisée en ce qu'un troisième conducteur ( 48) est connecté à la première région et est connecté à une partie du conducteur de second

niveau ( 46) qui est séparée du second conducteur.

4 Mémoire selon la revendication 3, caractérisée en ce que les premier, second et troisième conducteurs et les conducteurs de premier niveau et de second niveau sont tous

en silicium polycristallin.

5 Mémoire selon la revendication 4, caractérisée en ce que le transistor est un transistor à effet de champ à

grille isolée et à canal n.

6 Mémoire selon la revendication 4, caractérisée en ce que le conducteur de premier niveau est séparé du bloc de semiconducteur par un premier isolant ( 54); le conducteur de

second niveau est séparé du semiconducteur par un second iso-

lant ( 4) et les conducteurs de premier niveau et de second

niveau sont séparés par un troisième isolant ( 60).

7 Mémoire selon la revendication 6, caractérisée en ce que la première région localisée est une région d'entrée/

sortie ( 40).

8 Mémoire selon la revendication 7, caractérisée en ce que l'élément de stockage de charge comprend des troisième

et quatrième régions localisées ( 36 a, 36 b) de type de conduo-

tivité opposé, dans le bloc de semiconducteur.