KR100667215B1 - 단일 폴리 이이피롬 및 그 제조 방법 - Google Patents

단일 폴리 이이피롬 및 그 제조 방법 Download PDF

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KR100667215B1 KR1020050121884A KR20050121884A KR100667215B1 KR 100667215 B1 KR100667215 B1 KR 100667215B1 KR 1020050121884 A KR1020050121884 A KR 1020050121884A KR 20050121884 A KR20050121884 A KR 20050121884A KR 100667215 B1 KR100667215 B1 KR 100667215B1
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나기열
김영석
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충북대학교 산학협력단
충청북도
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Abstract

본 발명은 엠아이엠(MIM) 캐패시터 형태의 컨트롤 게이트가 플로팅 게이트 영역 상부에 적층되거나 플로팅 게이트에 수평하게 형성되는 단일 폴리 이이피롬(EEPROM) 및 그 제조 방법에 관한 것이다.
이를 위하여 본 발명의 단일 폴리 이이피롬은, 모스 트랜지스터 형태의 플로팅 게이트와 이 플로팅 게이트에 캐패시터 커플링에 의해 고전압을 인가하는 컨트롤 게이트를 포함하는 단일 폴리 이이피롬에 있어서, 상기 컨트롤 게이트가 엠아이엠(MIM) 캐패시터 형태로 형성되며 상기 플로팅 게이트 영역의 상부에 적층되거나, 상기 컨트롤 게이트가 엠아이엠(MIM) 캐패시터 형태로 상기 플로팅 게이트 영역 일측의 반도체 기판 상에 형성된다.
엠아이엠, 캐패시터, 컨트롤 게이트, 플로팅 게이트, 적층형

Description

단일 폴리 이이피롬 및 그 제조 방법{SINGLE POLY EEPROM AND METHOD FOR MANUFACTURING THREROF}
도 1은 본 발명의 일실시예에 따른 단일 폴리 이이피롬의 단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 단일 폴리 이이피롬의 제조 방법을 순차로 나타낸 공정 단면도.
도 3은 본 발명의 다른 실시예에 따른 단일 폴리 이이피롬의 개략적인 평면 구조도.
도 4는 도 3의 A-A'선 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 단일 폴리 이이피롬의 단면 구조도.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 폴리 이이피롬의 제조 방법을 순차로 나타낸 공정 단면도.
도 7은 본 발명의 실시예에 의한 단일 폴리 이이피롬의 프로그램 동작 특성을 나타낸 그래프도.
도 8은 본 발명의 실시예에 의한 단일 폴리 이이피롬의 프로그램 및 소거 동작 후의 전류-전압 특성을 나타낸 그래프도.
도 9는 본 발명과 종래 기술에 따른 단일 폴리 이이피롬과 종래 기술에 따른 단일 폴리 이이피롬의 전기적인 특성을 비교한 그래프도.
도 10은 종래 기술에 따른 단일 폴리 EEPROM 구조를 나타낸 개략적인 평면도.
도 11은 도 10의 B-B'선 단면도.
<도면의 주요 부분에 대한 부호 설명>
1 : 제 1 도전형 반도체 기판
11 : 제 2 도전형 웰, 12 : 소자 분리막, 13 : 소오스 및 드레인
14 : 채널 영역
2 : 플로팅 게이트
21 : 게이트 산화막, 22 : 플로팅 게이트 전극, 23 : 스페이서
3 : 제 1 층간 절연막
4 : 콘택
5 : 제 2 층간 절연막
6 : 금속층
7 : 컨트롤 게이트
71 : 하부 전극, 72 : 유전막, 73 : 상부 전극
8, 8' : 비아
9 : 층간 절연막
20 : 포토레지스트 패턴
30 : 절연막
본 발명은 이이피롬(EEPROM)에 관한 것으로, 보다 상세하게는 엠아이엠(MIM) 캐패시터 형태의 컨트롤 게이트가 플로팅 게이트 영역 상부에 적층되거나 플로팅 게이트에 수평하게 형성되는 단일 폴리 이이피롬(EEPROM) 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 외부 전원의 공급이 차단된 상태에서도 정보를 저장할 수 있는 반도체 소자로, 일례로 EEPROM(electrically erasable programmable read only memory)이 있으며, EEPROM은 쓰기(program, write)와 소거(erase)가 가능한 메모리 소자로 게이트로 작용하는 두 개의 다결정 실리콘층이 수직으로 적층된 적층형 게이트 구조의 EEPROM, 다결정 실리콘층이 단일층인 단일 폴리 EEPROM(single poly EEPROM) 등이 있다.
EEPROM 중 적층형 게이트 구조의 EEPROM은 스택 게이트 형태로 불순물이 도핑된 반도체 기판 상에 게이트 산화막/플로팅 게이트/층간 유전막/컨트롤 게이트의 순서대로 적층되는 것으로, 2개의 다결정 실리콘 층이 수직으로 적층된 구조를 갖는다. 또한, 상기 플로팅 게이트의 양측 하부의 반도체 기판에는 불순물로 도핑된 소오스(source) 및 드레인(drain) 영역이 형성되어 있다.
상기 적층형의 EEPROM은 소자의 고집적화에 유리한 반면에 단층 구조의 싱글 게이트 공정을 따르는 MOSFET(metal-oxide-semiconductor Field Effect Transistor) 또는 CMOSFET(complementary MOSFET)과 같은 논리소자(logic device)와 함께 제조되기 위해서는 복잡한 공정을 거쳐야 하는 단점이 있다.
반면에 싱글 게이트 구조의 단일 폴리 EEPROM(single poly EEPROM)은 셀의 집적도와 성능 측면에서 상기 적층형 게이트 구조의 EEPROM(stacked gate EEPROM)에 비해 단점을 가지더라도, 단순화된 표준공정을 갖기 때문에 CMOS 논리 및 혼합 신호 회로에 자주 혼재(embedded)되며 저가, 저밀도 소자에서 유용하게 적용된다.
즉, 표준 로직(logic)공정 또는 표준 CMOS 공정과 부합하여 추가 공정이나 추가 비용 투입 없이 상기 메모리 셀의 기능을 추가할 수 있기 때문에 표준 CMOS 공정을 사용하는 논리소자 제품에 쉽게 탑재될 수 있는 것이다.
도 10은 종래 기술에 따른 단일 폴리 EEPROM 구조를 나타낸 개략적인 평면도이고, 도 11은 도 10의 B-B'선 단면도이다.
상기 단일 폴리 EEPROM은 크게 전하 주입 영역인 플로팅 게이트가 배치되는 트랜지스터 영역과 상기 플로팅 게이트에 캐패시터 커플링에 의해 고전압을 인가하는 컨트롤 케이트가 위치하는 캐패시터 영역으로 나뉜다.
보다 상세하게는, 트랜지스터 영역에는 반도체 기판(100)에 형성된 P-웰 (200)에 소자 분리막(300)과 소오스와 드레인(400) 및 채널 영역이 형성되고, 이 채널 영역의 상부 반도체 기판(100) 상에는 게이트 산화막(510)과 플로팅 게이트 전극(520)가 순차적으로 적층되며, 플로팅 게이트 전극(520)의 양측에 스페이서(530)가 형성되어 MOSFET 형태의 플로팅 게이트(500)가 이루어져 있다.
또한, 캐패시터 영역에는 반도체 기판(100)에 n-웰(201)이 형성되고, n-웰 상부에는 게이트 산화막(510)과 동일한 절연막(610)이 형성된다.
그리고, 상기 플로팅 게이트와 컨트롤 게이트의 한쪽 노드는 그 상부에 형성되는 금속층(700)을 통해 상호 전기적으로 접속된다.
이와 같은 구조를 갖는 단일 폴리 EEPROM의 동작 원리를 살펴보면, 먼저 프로그램(program, write)동작은 정보를 저장하는 동작으로서, 소오스와 반도체 기판을 접지(ground)시킨 상태에서 컨트롤 게이트와 드레인에 고전압(high voltage)를 걸어주면 캐패시터(capacitor) 커플링(coupling)에 의해 플로팅 게이트에 컨트롤 게이트의 전위중 일부가 인가되며, CHE(channel hot electron)효과에 의해 채널의 드레인 부근 영역에서 열전자(hot electron)가 발생하게 되어 게이트 산화막을 통과하여 플로팅 게이트 내부로 열전자중 일부가 주입(injection)된다. 이후 게이트 산화막이 에너지 장벽의 역할을 하여 전자를 플로팅 게이트 내에 잡아두게 됨으로써 추후 전원을 차단하여도 전자가 누설되지 않아 메모리 셀의 역할을 하게 된다.
소거(erase) 동작은 상기의 프로그래밍 동작과는 반대의 과정으로서, 저장된 정보를 지우는 동작으로, 반도체 기판 혹은 소오스 노드에 양(+)의 고전압을 인가하여 플로팅 게이트에 포획된 전자를 기판 혹은 소오스 영역으로 방출함으로서 저장된 전자를 방출함으로써 이루어 진다.
읽기(read) 동작은 메모리 셀의 정보를 판독하는 동작으로서 드레인에 연결된 비트라인과 컨트롤 게이트에 적정 전압을 인가하여 메모리 셀 트랜지스터의 채널에서 전류 흐름의 차이를 판독하여 이루어진다.
즉 전자가 플로팅 게이트에 갇혀 있을 때는 전자의 음전하 효과에 의해 컨트 롤 게이트에 기존의 문턱전압 수준으로 바이어스를 걸어주어도 소오스와 드레인 사이의 채널에 전자가 흐르지 못하는 오프(off) 상태가 된다. 이것을 회로적으로는 "1"로 인식하게 된다.
반대로 플로팅 게이트가 소거 상태일 경우 컨트롤 게이트에 기존의 문턱전압 수준으로만 바이어스를 걸어준다면 소오스/드레인 사이의 채널에는 전자가 흐르게 되는 온(on) 상태가 된다. 이것을 회로적으로는 "0"으로 인식하는 것이다.
그런데, 이러한 종래 기술에 따른 단일 폴리 EEPROM의 경우 컨트롤 게이트가 기판 상의 n-웰의 형태로 형성되므로, 컨트롤 게이트의 자체 n-웰의 캐패시턴스와 저항 성분이 크기 때문에 전압을 인가시 차징 타임(charging time)이 증가하여 딜레이 시간이 증가된다. 결국, 프로그램 및 읽기 동작 시 속도가 저하되는 문제점이 있다.
또한, 프로그램 동작 시 컨트롤 케이트에 고전압을 인가하게 되면 플로팅 게이트의 전위는 컨트롤 게이트의 전위에 비해 낮은 값을 가지므로, n-웰로 형성된 컨트롤 게이트 영역의 게이트 산화막 바로 아래 부분 실리콘 기판에 공핍층이 형성하게 되며, 그로 인해 절연막의 캐패시턴스와 직렬로 형성된 실리콘 기판의 공핍층에 의해 전체 컨트롤 게이트의 캐패시턴스가 감소한다. 결국, 이는 유효 컨트롤 게이트 커플링비(effective control gate coupling ratio)의 감소를 야기한다. 이러한 유효 컨트롤 게이트 커플링비의 감소는 프로그램 시간의 증가 및 프로그램 상태의 문턱전압의 저하를 초래한다. 또한 EEPROM 소자의 트랜스컨덕턴스(gm)를 감소시 키므로, 읽기 동작시 드레인 전류의 감소를 유발하고 최종적으로 읽기 동작 속도의 감소를 초래한다.
그리고, 컨트롤 게이트는 n-웰로 형성이 되어 있으므로 기판과 컨트롤 게이트사이의 p-n 접합에서 접합 항복 전압을 갖기 때문에 컨트롤 게이트에 항복 전압 이상의 전압을 인가할 수 없으므로, 컨트롤 게이트에 인가하는 전압이 제한되는 단점이 있다.
또한, 소거 동작의 속도를 개선하면서 동시에 기판과 소오스에 인가하는 전압을 낮추기 위해서 컨트롤 게이트에 음(-) 전압(negative voltage)을 인가하게 되면 p-형 반도체 기판과 n-웰 사이에 p-n 순방향 전압이 걸리게 되어, 결국 기판으로 전류가 모두 패스되는 문제점이 있다. 즉, 종래의 소자에서는 소거 동작시 컨트롤게이트에 음(-) 전압을 인가할 수 없다는 단점이 있다.
또, 컨트롤 게이트가 반도체 기판 상에 구현되므로 반도체 기판과 컨트롤 게이트와 기판 사이의 접합에서 역방향 누설 전류가 발생하게 되고, 그로 인해 컨트롤 게이트의 전압 차징 효율이 저하되어, 결국 차징 타임 증가로 인한 프로그램 및 읽기 동작 시간이 지연되는 단점이 있다.
뿐만 아니라, 컨트롤 게이트가 반도체 기판 상에 구현되므로 기판을 통해 주변의 로직 소자 또는 CMOS 소자들에 의해 기인한 외부 노이즈에 영향을 받아 소자가 오작동 하거나 소자의 신뢰성이 저하되는 문제점이 있다.
상기 종래 기술에 따른 문제점을 해결하기 위한 본 발명의 목적은, 단일 폴 리 이이피롬(EEPROM)의 플로팅 게이트는 MOSFET으로 구성하고 MOSFET의 상부에 MIM(metal insulator metal) 캐패시터 형태로 컨트롤 게이트를 적층함으로써 셀 면적을 감소시키고, 주변 소자들에 의해 기인한 외부 노이즈에 의한 간섭을 방지할 수 있도록 하는 단일 폴리 이이피롬 및 그 제조 방법을 제공함에 있다.
또한, 본 발명은 컨트롤 게이트를 플로팅 게이트 상부 또는 반도체 기판 상에 MIM 캐패시터 형태로 형성함에 따라 기판과 컨트롤 게이트 사이의 자체 캐패시턴스 및 저항 성분 증가를 방지할 수 있도록 하는 단일 폴리 이이피롬 및 그 제조 방법을 제공하기 위한 것이다.
또, 본 발명은 컨트롤 게이트 하부 기판에 p-n 접합을 형성하지 않아 소거 동작시에 컨트롤 게이트에 음(-) 전압(negative voltage)을 인가할 수 있도록 하는 단일 폴리 이이피롬 및 그 제조 방법을 제공하기 위한 것이다.
그리고, 컨트롤 게이트를 플로팅 게이트 상부 또는 반도체 기판 상에 MIM 캐패시터 형태로 형성함에 기존 반도체 기판과 n-웰 컨트롤 게이트 사이에서 p-n 접합 누설 전류가 발생하는 문제점을 해결할 수 있도록 하는 단일 폴리 이이피롬 및 그 제조 방법을 제공하기 위한 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 양상에 따른 단일 폴리 이이피롬은, 모스 트랜지스터 형태의 플로팅 게이트와 이 플로팅 게이트에 캐패시터 커플링에 의해 고전압을 인가하는 컨트롤 게이트를 포함하는 단일 폴리 이이피롬에 있어서, 상기 컨트롤 게이트가 엠아이엠(MIM) 캐패시터 형태로 형성되며 상기 플로 팅 게이트 영역의 상부에 적층된다.
또한, 본 발명의 일 양상에 따른 단일 폴리 이이피롬의 제조 방법은, 모스 트랜지스터 형태의 플로팅 게이트와 이 플로팅 게이트에 캐패시터 커플링에 의해 고전압을 인가하는 컨트롤 게이트를 포함하는 단일 폴리 이이피롬의 제조 방법에 있어서, 상기 컨트롤 게이트를 상기 플로팅 게이트가 형성된 영역의 상부에 적층형으로 형성하되 상기 컨트롤 게이트는 엠아이엠 캐패시터 형태로 형성한다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 양상에 따른 단일 폴리 이이피롬은, 모스 트랜지스터 형태의 플로팅 게이트와 이 플로팅 게이트에 캐패시터 커플링에 의해 고전압을 인가하는 컨트롤 게이트를 포함하는 단일 폴리 이이피롬에 있어서, 상기 컨트롤 게이트가 엠아이엠(MIM) 캐패시터 형태로 상기 플로팅 게이트 영역 일측의 반도체 기판 상에 형성된다.
이때, 본 발명의 다른 양상에 따른 단일 폴리 이이피롬에서 상기 엠아이엠 캐패시터 형태의 컨트롤 게이트는 상기 반도체 기판 상에 절연막을 게재하여 형성되거나, 반도체 기판 내에 형성된 소자 분리막 상의 반도체 기판 상부에 형성될 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 양상에 따른 단일 폴리 이이피롬의 제조 방법은, 모스 트랜지스터 형태의 플로팅 게이트와 이 플로팅 게이트에 캐패시터 커플링에 의해 고전압을 인가하는 컨트롤 게이트를 포함하는 단일 폴리 이이피롬의 제조 방법에 있어서, 상기 컨트롤 게이트를 상기 플로팅 게이트 영역의 일측에 상기 플로팅 게이트와 수평형으로 형성하되 상기 컨트롤 게이트는 엠아이엠 캐패시터 형태로 형성한다.
본 발명은 첨부된 도면을 참조하여 후술하는 바람직한 실시예를 통하여 더욱 명백해질 것이다. 이하에서는 본 발명의 실시예를 통해 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 설명하도록 한다.
도 1은 본 발명의 일실시예에 따른 단일 폴리 이이피롬의 단면 구조도이다.
도면을 참조하면, 본 발명의 일실시예에 따른 단일 폴리 이이피롬은 크게 전하 주입 영역인 플로팅 게이트 영역이 MOSFET 형태로 반도체 기판의 상부에 형성되고, 이 플로팅 게이트 영역의 상부에는 플로팅 게이트에 캐패시터 커플링에 의해 고전압을 인가하는 컨트롤 게이트가 MIM(metal insulator metal) 캐패시터 형태로 적층된다.
보다 상세하게는, 플로팅게이트 영역의 제 1 도전형 반도체 기판(1)에는 제 1 도전형의 웰(11)과, 주변 소자와 플로팅 게이트 영역을 분리하기 위한 소자 분리막(12)과, 제 2 도전형으로 도핑된 소오스 및 드레인(13)과, 채널 영역(14)이 형성되고, 이 채널 영역(14) 상부의 제 1 도전형 반도체 기판(1) 상에는 게이트 산화막(21)과 플로팅 게이트 전극(22)이 순차로 적층된 MOSFET 형태의 플로팅 게이트가 형성되며, 플로팅 게이트 전극(22) 양 측벽에는 스페이서(23)가 형성되어 있다.
한편, 상기 플로팅 게이트 전극(22)이 형성된 제 1 도전형 반도체 기판의 상부에는 PMD 즉, 제 1 층간 절연막(3)이 적층되어 있으며, 이 제 1 층간 절연막(3) 상에는 MIM 캐패시터 형태의 컨트롤 게이트(7)가 적층되어 있다.
보다 상세하게는, 상기 제 1 층간 절연막(3) 상에는 금속층(6)이 구비되는 데, 이 금속층(6)은 상기 제 1 층간 절연막(3)을 관통하여 형성된 콘택(4)에 의해 그 상부에 적층될 MIM 캐패시터 형태의 컨트롤 게이트(7)와 플로팅 게이트 전극(22)을 전기적으로 도통시키기 위해 구비되는 것이다.
상기 금속층(6)이 형성된 제 1 층간 절연막(3) 상에는 IMD 즉, 제 2 층간 절연막(5)이 적층되어 있고, 상기 제 2 층간 절연막(5) 상부에는 하부 전극(71)/유전막(72)/상부 전극(73)이 순차로 적층된 구조로 이루어지는 MIM 캐패시터 형태의 컨트롤 게이트(7)가 적층되어 있다.
이때, 상기 MIM 캐패시터 형태의 컨트롤 게이트(7)는 상기 제 2 층간 절연막(5)을 관통하는 비아(8)에 의해 그 하부에 구비된 금속층(6)을 통해 플로팅 게이트 전극(22)과 전기적으로 도통하도록 이루어진다.
이와 같이 이루어진 본 발명에 의한 단일 폴리 이이피롬은 플로팅 게이트가 MOSFET 형태로 반도체 기판의 상부에 형성되고, 캐패시터 커플링에 의해 고전압을 인가하는 워드 라인으로 사용하는 컨트롤 게이트가 MIM 캐패시터 형태로 플로팅 게이트 영역의 상부에 적층되므로, 셀 면적을 감소시킬 수 있다.
또한, 워드 라인을 구성하는 컨트롤 게이트가 MIM 캐패시터 형태로 이루어짐에 따라 워드라인 캐패시턴스와 저항 성분을 크게 감소시킬 수 있으므로, 결국 프로그램 및 읽기 동작 속도를 개선할 수 있게되는 것이다.
또한, 기존의 반도체 기판에 모스 트랜지스터 형태로 컨트롤 게이트를 형성하는 경우에는 반도체 기판에 공핍층이 형성되어 유효 컨트롤 게이트 커플링비가 감소하는데 비해, 본 발명은 반도체 기판에 공핍층이 형성되지 않으므로 유효 컨트 롤 게이트 커플링비가 증가하게 된다.
그리고, 본 발명은 반도체 기판 표면에 컨트롤 게이트가 직접 형성되지 않으므로 반도체 기판을 통해 주변 소자로부터 외부 노이즈 성분이 침투되지 않으므로, 노이즈에 의한 소자의 오작동 가능성을 감소할 뿐만 아니라, 소자의 신뢰성이 향상된다.
뿐만 아니라, 종래에는 컨트롤 게이트가 n-웰로 형성되어 자체 항복 전압을 갖기 때문에 역방향 항복 전압 이상의 전압을 인가할 수 없었던데 반해, 본 발명은 컨트롤 게이트를 플로팅 게이트 영역의 상부에 MIM 캐패시터 형태의 적층형으로 형성함에 따라 컨트롤 게이트에 p-n 접합의 역방향 항복 전압 이상의 전압을 인가할 수 있으므로, 인가 전압의 제약에서 자유로워진다.
그리고, 종래에는 n-웰을 형성함에 따라 소거 동작시에 컨트롤 게이트에 음(-) 전압(negative voltage)을 인가하게 되면 반도체 기판(1)과 n-웰 사이에 p-n 순방향 전압이 걸리게 되어, 결국 기판으로 전류가 모두 패스되는 문제점이 있었으나 본 발명은 음(-) 전압을 인가할 수 있으므로, NOR 어레이 구성을 함에 있어서 셀의 과-소거(over-erase)시에 전력 소모를 줄이면서도 복구 및 테스트가 용이한 이점이 있다.
즉, 과-소거된 셀의 복구를 위해서 진행하는 프로그래밍 동작을 위해서는 컨트롤 게이트에 셀의 문턱전압 보다 조금 높은 전압(VGS) 인가하게 된다. 그런데, 드레인 전류는
Figure 112005072560492-pat00001
가 되므로, 컨트롤 게이트에 양(+)의 높은 전압(VGS)을 인가하면 게이트 전압과 문턱 전압(VT)의 전압 차가 너무 크기 때문에 드레인 전류가 과도하게 증가한다. 본 발명에서 제안한 구조에서는 컨트롤 게이트에 음(-) 전압을 인가할 수 있으므로, 전력소모를 줄이면서도 과-소거된 셀의 복구 및 테스트가 가능하게 되는 것이다.
또한, 컨트롤 게이트를 플로팅 게이트 상부에 MIM 캐패시터 형태로 형성함에 기존 반도체 기판과 절연막 사이에서 누설 전류가 발생하는 문제점을 해결할 수 있다.
이하, 본 발명의 일실시예에 따른 단일 폴리 이이피롬의 제조 방법을 하기 도면을 참조하여 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 단일 폴리 이이피롬의 제조 방법을 순차로 나타낸 공정 단면도이다.
우선, 도 2a는 소자 분리막 및 웰을 형성하고 게이트 산화막을 형성하는 단계를 나타내는 도면으로, 우선 제 1 도전형 반도체 기판(1)에 플로팅 게이트 영역을 주변 영역과 분리하기 위하여 소자 분리막(12)을 형성한 후에 제 2 도전형 불순물 이온 주입을 통해 제 2 도전형 웰(11)을 형성한다. 예를 들어, 제 1 도전형 반도체 기판(1)이 n 타입일 경우 붕소(B)와 같은 3족 원소를 주입하여 p-웰을 형성한다. 반대로 제 1 도전형 반도체 기판(1)이 p 타입일 경우 인(Ph) 혹은 비소(As)와 같은 5족 원소를 주입하여 n-웰을 형성한다.
상기 소자 분리막(12)은 버퍼 산화막(미도시함) 및 버퍼 질화막(미도시함)을 순차로 적층한 후 소자 분리 영역을 노출시키는 포토레지스트 패턴(미도시함)을 형성한 다음 이를 이용한 사진 및 식각 공정을 진행하여 트렌치를 형성하고, 트렌치를 절연 물질로 매립한 후 평탄화하여 형성한다.
이때, 소자 분리막(12)은 STI(shallow trench isolation) 공정으로 형성한 것으로 기재하였지만 LOCOS(local oxidation of silicon) 공정 또는 DTI(Deep trench isolation) 공정 또는 화학 기상 증착(chemical vapor deposition) 방식 공정을 이용하여 절연막을 증착하고 증착된 절연막을 소자 분리막으로 사용하는 ID(isolation dielectrics) 등의 소자 분리 공정을 통해 진행할 수 도 있다.
그리고 나서, 도 2b에 도시된 바와 같이 제 1 도전형 반도체 기판(1) 상부 전면에 열산화 방식 또는 화학 기상 증착(chemical vapor deposition) 방식 방식을 통해 게이트 산화막(21)을 형성한 후에 게이트 산화막(21)의 상부에 플로팅 게이트용 도전막을 형성하고 나서 식각 공정을 진행하여 MOSFET 형태의 플로팅 게이트 전극(22)을 형성한다. 이어서 이온주입 혹은 확산공정을 통하여 LDD(lightly doped drain) 구조의 소오스와 드레인을 형성한다.
이어서, 상기 플로팅 게이트 전극(22)의 양 측벽에 스페이서(23)를 형성한다. 그 후 이온주입 혹은 확산공정을 이용하여 고농도 소오스 와 드레인 접합 구조(13)를 형성한다. 이때 형성되는 LDD 및 고농도 소오스 및 드레인 접합구조는 제 2 도전형 웰과는 반대의 타입으로 형성한다. 예를 들어 제 2 도전형 웰이 p 타입일 경우 인(Ph) 혹은 비소(As)와 같은 n 타입으로 형성하고, 제 2 도전형 웰이 n 타입일 경우 붕소(B)과 같은 p 타입으로 형성한다.
그런 다음, 도 2c에 도시된 바와 같이 상기 플로팅 게이트 전극(22)이 형성된 제 1 도전형 반도체 기판(1)의 전면에 제 1 층간 절연막(poly metal dielectric layer, PMD)으로서 BPSG(borophospho silicate glass) 또는 PSG(phospho silicate glass) 등의 절연물질을 증착한 후, 패터닝 공정을 진행하여 콘택홀을 형성하고 나서 콘택홀을 금속을 채워 콘택(4)을 형성한다.
이어서, 상기 플로팅 게이트 전극(22)을 후속 공정을 통해 그 상부에 적층될 MIM 캐패시터의 하부 전극과 상기 콘택(4)을 통해 전기적으로 도통시키도록 하는 금속층(6)을 제 1 층간절연막(30)상에 증착한 후 패터닝한다.
그 다음, 도 2d에 도시된 바와 같이 상기 금속층(6)이 매립되도록 제 2 층간 절연막(inter metal dielectrics, IMD)을 증착한 후 상기 금속층(6)의 일부와 하부의 제 1 도전형 반도체 기판 표면의 소오스 및 드레인(13)을 노출시키도록 다수의 비아 홀을 형성하고, 이 비아 홀을 금속으로 채워 상기 플로팅 게이트(2)에 전기적으로 접속되는 금속층(6) 및 소오스 및 드레인(13)에 각각 연결되는 복수개의 비아(Via : )를 형성한다.
다음으로, 상기 MOSFET 형태의 플로팅 게이트의 상부에 MIM 캐패시터 형태의 컨트롤 게이트를 형성하는 공정을 진행한다.
상세하게는, 도 2e에 도시된 바와 같이 상기 비아(8)가 형성된 제 2 층간 절연막(5)의 상부에 Al 합금이나 Ti, TiN 또는 Ti/TiN 합금 또는 Al 및 Ti, TiN 또는 Ti/TiN의 합금, 구리, 구리 합금, 텅스텐 등의 모든 금속 물질 중에 선택된 어느 하나의 금속층과 PECVD(plasma enhanced chemical vapor deposition) 방식으로 형 성한 실리콘 질화막(SiN), 산화질화막(oxynitride) 등의 유전막 및 금속층을 차례로 증착한 후 포토 레지스트 패터닝 공정(photo resist patterning process) 및 식각 공정을 진행함으로써, 하부 전극(71)/유전막(72)/상부 전극(73)이 순차로 적층된 MIM 캐패시터 형태의 컨트롤 게이트(7)를 형성한다.
도 3은 본 발명의 다른 실시예에 따른 단일 폴리 이이피롬의 개략적인 평면 구조도이고, 도 4는 도 3의 A-A'선 단면도이다.
도면을 참조하면, 본 발명의 다른 실시예에 따른 단일 폴리 이이피롬은 크게 전하 주입 영역인 플로팅 게이트 영역이 MOSFET 형태로 반도체 기판의 상부에 형성되고, 이 MOSFET 형태의 플로팅 게이트에 캐패시터 커플링에 의해 고전압을 인가하는 컨트롤 게이트가 MIM 캐패시터 형태로 상기 플로팅 게이트와 수평하게 플로팅 게이트의 일측 반도체 기판의 상부에 형성된다.
보다 상세하게는, 플로팅게이트 영역의 제 1 도전형 반도체 기판(1)에는 주변 소자와 플로팅 게이트 영역을 분리하기 위한 제 2 도전형 웰(11)과, 소자 분리막과, 제 1 도전형 소오스 및 드레인(13)과, 채널 영역(14)이 형성되고, 이 채널 영역(14) 상부의 제 2 도전형 웰(11) 상에는 게이트 산화막(21)과 플로팅 게이트 전극(22)이 순차로 적층된 MOSFET 형태의 플로팅 게이트(2)가 형성되며, 플로팅 게이트 전극(22) 양 측벽에는 스페이서(23)가 형성되어 있다.
한편, 상기 MIM 캐패시터 형태의 컨트롤 게이트(7)는 플로팅 게이트 전극(22)과 수평하게 제 2 도전형 웰(11)의 상부에 형성되어 있다.
보다 상세하게는, 상기 소자 분리막(12)의 상부에 하부 전극(71)/유전막 (72)/상부 전극(73)으로 이루어지는 MIM 캐패시터 형태의 컨트롤 게이트(7)가 형성되어 있다.
상기 MIM 캐패시터 형태의 컨트롤 게이트(7)는 제 2 도전형 웰(11)에 직접 형성하게 되면 제 2 도전형 웰(11)에 의한 영향을 받게 되므로, 소자 분리막(12)의 상부에 형성한 것이다.
이때, 도면에는 컨트롤 게이트(7)를 소자 분리막(12)의 상부에 형성되도록 도시하였지만, 다른 실시예를 통해 도 5에 도시된 바와 같이 제 1 도전형 반도체 기판(1)과의 간섭을 방지할 수 있는 최소 두께의 절연막(30)을 제 1 도전형 반도체 기판(1)에 형성한 후 이 절연막(30)의 상부에 형성할 수도 있으나, 이러한 공정을 진행하게 되면 절연막(30)을 형성하는 공정을 더 진행해야 하므로 바람직하게는 소자 분리막(12) 상에 형성하도록 한다.
또한, 상기 플로팅 게이트 전극(22)과 MIM 캐패시터 형태의 컨트롤 게이트(7)는 층간 절연막(9)을 통해 상호 분리되어 있고, 이 층간 절연막(9)에는 상기 플로팅 게이트 전극(22)과 상기 하부 전극(71)을 금속층(6)을 통해 전기적으로 접속되도록 하는 콘택(4)과 상기 컨트롤 게이트(7)의 하부 전극(71)과, 소오스 및 드레인(13)에 접속되는 다수의 비아(8')가 구비되어 있다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 단일 폴리 이이피롬의 제조 방법을 순차로 나타낸 공정 단면도로, 플로팅 게이트 영역을 형성하는 공정을 상기 본 발명의 일실시예와 동일하므로 그에 대한 공정 단계에 대한 설명은 생략하도록 한다.
우선, 도 6a에 도시된 바와 같이 플로팅 게이트(2)가 형성된 반도체 기판(1) 상의 플로팅 게이트 영역 및 주변 회로 영역을 포토레지스트 패턴(20)을 이용하여 블로킹(blocking)한 후 상기 플로팅 게이트 전극(22) 일측의 소자 분리막(12) 상부에 Al 합금이나 Ti, TiN 또는 Ti/TiN 합금 또는 Al 및 Ti, TiN 또는 Ti/TiN의 합금 등의 물질로 이루어지는 금속층과 유전막 및 금속층을 차례로 증착한 후 포토 레지스트 패터닝 공정(photo resist patterning process) 및 식각 공정을 진행함으로써, 하부 전극(71)/유전막(72)/상부 전극(73)으로 이루어지는 MIM 캐패시터 형태의 컨트롤 게이트(7)를 형성한다.
그 다음, 상기 포토레지스트 패턴(20)을 제거한 후에 도 6b에 도시된 바와 같이 제 1 도전형 반도체 기판 전면에 층간 절연막(9)으로 BPSG(borophospho silicate glass) 또는 PSG(phospho silicate glass) 등의 절연물질을 증착한다.
그 후, 도 6c에 도시된 바와 같이 상기 플로팅 게이트 전극(22)과 하부 전극(71)의 상부를 노출시키는 콘택홀을 형성한 후 이 콘택홀을 금속으로 매립하여 콘택(4)을 형성하고, 상기 컨트롤 게이트(7)의 상부 전극(73), 소오스 및 드레인(13)을 노출시키는 다수의 비아홀을 형성한 후 이 비아홀을 금속으로 매립함으로써 비아(8')를 형성한다.
다음으로 도 6d에 도시된 바와 같이 상기 층간 절연막(9)의 상부에 금속층을 형성한 후 패터닝하여 상기 콘택에 접속되어 상기 플로팅 게이트 전극(22)과 하부 전극(71)을 전기적으로 접속시키도록 한다.
이때, 본 발명의 다른 실시예에서는 상기 플로팅 게이트를 먼저 형성하고 MIM 캐패시터 형태의 컨트롤 게이트를 후속 공정에서 형성하였으나, 공정 순서는 변경될 수 있으며 MIM 캐패시터는 일반적인 로직 공정의 아날로그 소자의 적층형MIM 형태로 제작하는 것으로 도시하였지만, 이와 다른 별도의 다른 구조를 채택할 수 있다.
도 7은 본 발명의 실시예에 의한 단일 폴리 이이피롬의 프로그램 동작 특성을 나타낸 그래프도로, 상기 단일 폴리 이이피롬 소자는 본 발명의 실시예에 따라 MOSFET 형태의 플로팅 게이트와 이 플로팅 게이트에 수평한 제 1 도전형 반도체 기판 상에 MIM 캐패시터 형태로 형성된 컨트롤 게이트로 이루어진다.
도면을 살펴보면, X-축은 드레인 전압을 나타낸 것이고, Y-축은 드레인 전류를 나타낸 것으로, 프로그램 동작은 엠아이엠 캐패시터 형태로 형성된 컨트롤 게이트에 6.5V의 전압을 인가한 경우에 드레인 전압이 4V 부근에서 정상적으로 프로그램 특성을 나타냄을 알 수 있다.
도 8은 본 발명의 실시예에 의한 단일 폴리 이이피롬의 프로그램 및 소거 동작 후의 전류-전압 특성을 나타낸 그래프도로 소자는 상기 도 4의 실시예을 통해 제조된 것이며, X-축은 게이트 전압을 Y-축은 드레인 전류를 나타내는 것으로, 프로그램 및 소거 동작 후의 전류-전압 특성도 정상적으로 나타나는 것을 알 수 있다.
따라서, 기존의 모스 트랜지스터 형태가 아닌 엠아이엠 캐패시터 형태로 컨트롤 게이트를 형성하여도 메모리 소자의 동작은 정상적으로 이루어짐을 알 수 있다.
도 9는 본 발명과 종래 기술에 따른 단일 폴리 이이피롬과 종래 기술에 따른 단일 폴리 이이피롬의 전기적인 특성을 비교한 그래프도이다.
도 9를 참조하면, 프로그램 시간에 따른 메모리 소자의 문턱 전압(Vt)를 확인하여 플롯(plot)한 곡선을 나타내는 것으로, 이때, 프로그램 방법은 CHE(channel hot electron) 방법을 이용한 것으로, 그래프도에 나타난 바와 같이 종래의 n-웰을 형성한 것보다 본 발명의 실시예들에 따라 MIM 캐패시터 형태의 컨트롤 게이트를 형성한 것이 셀의 프로그램 동작 특성이 개선된 것을 알 수 있다.
상술한 바와 같이 본 발명에 따르면 단일 폴리 이이피롬(EEPROM)의 플로팅 게이트는 MOSFET으로 구성하고 MOSFET의 상부에 MIM 캐패시터 형태로 컨트롤 게이트를 적층함으로써 셀 면적을 감소시킬 수 있으므로 집적도를 향상시킬 수 있다.
또한, 반도체 기판에 직접 캐패시터를 형성하지 않음에 따라 주변 소자들에 의해 기인한 외부 노이즈에 의한 간섭을 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
또, 본 발명은 컨트롤 게이트를 플로팅 게이트 상부 또는 반도체 기판에 MIM 캐패시터 형태로 형성함에 따라 기판과 컨트롤 게이트 사이의 자체 캐패시턴스 및 저항 성분이 종래의 기술에 비해 현격히 감소함에 따라 프로그램 및 읽기 동작 속도를 개선할 수 있다.
그리고, 본 발명은 컨트롤 게이트 하부 기판에 깊은 접합을 형성하지 않아 기판으로의 전류 패스 현상이 발생하지 않음에 따라 소거 동작시에 컨트롤 게이트 에 음(-) 전압(negative voltage)을 인가할수 있으므로, NOR 어레이 구성을 함에 있어서 과-소거 된 셀의 복구 및 테스트가 용이한 이점이 있다.
그리고, 컨트롤 게이트를 플로팅 게이트 상부 또는 반도체 기판에 MIM 캐패시터 형태로 형성함에 기존 반도체 기판과 컨트롤 게이트 사이에서 접합 누설 전류가 발생하는 문제점을 해결할 수 있다.
또, 본 발명은 엠아이엠 캐패시터 형태의 컨트롤 게이트를 플로팅 게이트의 상부 또는 반도체 기판의 소자 분리막 상에 형성함에 따라, n-웰이 형성되지 않아 p-n 접합 항복 전압이 발생하지 않으므로, p-n 접합 항복 전압 이상의 전압을 인가할 수 있어 인가 전압에 제약을 받지 않는 이점이 있다.
본 발명은 첨부된 도면을 참조하여 바람직한 실시예를 중심으로 기술되었지만 당업자라면 이러한 기재로부터 본 발명의 범주를 벗어남이 없이 많은 다양하고 자명한 변형이 가능하다는 것은 명백하다. 따라서 본 발명의 범주는 이러한 많은 변형예들을 포함하도록 기술된 특허청구범위에 의해서 해석되어져야 한다.

Claims (10)

  1. 모스 트랜지스터 형태의 플로팅 게이트(2)와 이 플로팅 게이트(2)에 캐패시터 커플링에 의해 고전압을 인가하는 컨트롤 게이트를 포함하는 단일 폴리 이이피롬에 있어서,
    상기 컨트롤 게이트(7)는 엠아이엠(MIM) 캐패시터 형태로 형성되며 상기 플로팅 게이트(2) 영역의 상부에 적층됨을 특징으로 하는 단일 폴리 이이피롬.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트는(2);
    제 1 도전형 반도체 기판(1)에 형성된 제 2 도전형 웰(11)과,
    상기 제 2 도전형 웰(11) 내에 형성된 제 1 도전형 고농도 소오스 및 드레인 (13)과,
    상기 소오스 및 드레인 영역(13) 사이에 형성된 채널 영역(14)과,
    상기 채널 영역(14) 상부의 반도체 기판(1) 상에 게이트 산화막(21)을 게재하여 형성된 플로팅 게이트 전극(22)을 포함하고,
    상기 컨트롤 게이트(7)는 상기 플로팅 게이트(2)의 상부에 순차로 적층된 하부 전극(71)과 유전막(72)과 상부 전극(73)으로 이루어짐을 특징으로 단일 폴리 이이피롬.
  3. 모스 트랜지스터 형태의 플로팅 게이트와 이 플로팅 게이트에 캐패시터 커플링에 의해 고전압을 인가하는 컨트롤 게이트를 포함하는 단일 폴리 이이피롬의 제조 방법에 있어서,
    상기 컨트롤 게이트는 상기 플로팅 게이트가 형성된 영역의 상부에 적층형으로 형성하되 상기 컨트롤 게이트는 엠아이엠 캐패시터 형태로 형성함을 특징으로 하는 단일 폴리 이이피롬의 제조 방법.
  4. 모스 트랜지스터 형태의 플로팅 게이트(2)와 이 플로팅 게이트(2)에 캐패시터 커플링에 의해 고전압을 인가하는 컨트롤 게이트(7)를 포함하는 단일 폴리 이이피롬에 있어서,
    상기 컨트롤 게이트(7)는 엠아이엠(MIM) 캐패시터 형태로 상기 플로팅 게이트(2) 영역 일측의 반도체 기판(1) 상에 형성됨을 특징으로 하는 단일 폴리 이이피롬.
  5. 제 4항에 있어서,
    상기 컨트롤 게이트(7)는;
    상기 절연막(30)을 게재하여 반도체 기판(1) 상에 형성됨을 특징으로 하는 단일 폴리 이이피롬.
  6. 제 4항에 있어서,
    상기 컨트롤 게이트(7)는;
    상기 반도체 기판(1) 내에 형성된 소자 분리막(12) 상의 반도체 기판(1) 상부에 형성됨을 특징으로 하는 단일 폴리 이이피롬.
  7. 제 4항 내지 제 6항 중 어느 한 항에 있어서,
    상기 플로팅 게이트는(2);
    제 1 도전형 반도체 기판(1)에 형성된 제 2 도전형 웰(11)과,
    상기 제 2 도전형 웰(11) 내에 형성된 제 1 도전형 고농도 소오스 및 드레인 영역(13)과,
    상기 소오스 및 드레인(13) 사이에 형성된 채널 영역(14)과,
    상기 채널 영역(14) 상부의 반도체 기판(1) 상에 게이트 산화막(21)을 게재하여 형성된 플로팅 게이트 전극(22)을 포함하고,
    상기 컨트롤 게이트(7)는 상기 플로팅 게이트(2)와 수평하게 반도체 기판(1) 상에 적층된 하부 전극(71)과 유전막(72) 및 상부 전극(73)으로 이루어짐을 특징으로 하는 단일 폴리 이이피롬.
  8. 모스 트랜지스터 형태의 플로팅 게이트와 이 플로팅 게이트에 캐패시터 커플링에 의해 고전압을 인가하는 컨트롤 게이트를 포함하는 단일 폴리 이이피롬의 제조 방법에 있어서,
    상기 컨트롤 게이트는 상기 플로팅 게이트 영역의 일측에 상기 플로팅 게이 트와 수평형으로 형성하되 상기 컨트롤 게이트는 엠아이엠 캐패시터 형태로 형성함을 특징으로 단일 폴리 이이피롬의 제조 방법.
  9. 제 8항에 있어서,
    상기 컨트롤 게이트는;
    상기 플로팅 게이트 영역 일측의 반도체 기판에 절연막을 형성한 후 상기 절연막 상부에 형성함을 특징으로 하는 단일 폴리 이이피롬의 제조 방법.
  10. 제 8항에 있어서,
    상기 컨트롤 게이트는;
    상기 반도체 기판에 형성된 소자 분리막 상에 형성함을 특징으로 하는 단일 폴리 이이피롬의 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9406764B2 (en) 2013-06-27 2016-08-02 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9515152B2 (en) 2013-06-27 2016-12-06 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9608081B2 (en) 2013-06-27 2017-03-28 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9818867B2 (en) 2013-06-27 2017-11-14 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000061504A (ko) * 1999-03-26 2000-10-25 윤종용 단일 폴리 이이피롬 셀 레이 아웃 및 그의 제조 방법
US20040084712A1 (en) 2002-11-05 2004-05-06 Taiwan Semiconductor Manufacturing Company Scaled EEPROM cell by metal-insulator-metal (MIM) coupling
KR20040101657A (ko) * 2003-05-26 2004-12-03 삼성전자주식회사 원 타임 프로그래머블 메모리 소자 및 이를 포함하는반도체 집적회로와 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000061504A (ko) * 1999-03-26 2000-10-25 윤종용 단일 폴리 이이피롬 셀 레이 아웃 및 그의 제조 방법
US20040084712A1 (en) 2002-11-05 2004-05-06 Taiwan Semiconductor Manufacturing Company Scaled EEPROM cell by metal-insulator-metal (MIM) coupling
KR20040101657A (ko) * 2003-05-26 2004-12-03 삼성전자주식회사 원 타임 프로그래머블 메모리 소자 및 이를 포함하는반도체 집적회로와 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9406764B2 (en) 2013-06-27 2016-08-02 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9515152B2 (en) 2013-06-27 2016-12-06 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9608081B2 (en) 2013-06-27 2017-03-28 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9818867B2 (en) 2013-06-27 2017-11-14 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure

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