JP3606596B2 - 集積デバイスの製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、不揮発性メモリ及びトランジスタを含み、トンネル酸化物を保護する集積デバイスの製造方法に関するものである。
【０００２】
ＥＰＲＯＭ，ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯＭに適用できるが、この発明はフラッシュＥＥＰＲＯＭに特に有用である。
【０００３】
【従来の技術】
フラッシュＥＥＰＲＯＭは、ＥＰＲＯＭの高密度及び低価格と電気的消去性の利点とを組み合せる電気的に消去可能でプログラマブルな読み出し専用メモリ（ＥＥＰＲＯＭ）であり、携帯用コンピュータのソリッドステート・ディスクに積極的に応用するために最近最も魅力的になってきた不揮発性メモリである。
【０００４】
種々のフラッシュ・メモリの概念が明らかになってきたが、大抵の製造業者は、普通のＥＰＲＯＭセルと良く似た構造を持つ２重ポリ（ｄｏｕｂｌｅ−ｐｏｌｙ）単一トランジスタ・セルを用いる。フラッシュＥＥＰＲＯＭメモリ・セルは、ポリシリコン又はポリサイド（ポリシリコン及びシリサイド）の制御ゲート領域に容量結合されたポリシリコンの浮動ゲート領域を有するＮＭＯＳトランジスタを備えている。ＥＥＰＲＯＭメモリとフラッシュＥＥＰＲＯＭメモリの主な相違は浮動ゲート領域と基板の間の酸化物の厚みにあり、これがフラッシュ・セルの場合には薄い。
【０００５】
フラッシュ・メモリの生産及び信頼性はトンネル酸化物の品質に極めて関係が深いことが知られており、この品質はプレ酸化クリーニング及び酸化法自体に依存するのみならず、ポスト酸化法工程によっても強く影響される。
【０００６】
全ての方法工程のうち、最も重要なのは、ウェーハを光損傷させる工程すなわちイオン注入、プラズマ・エッチング、スパッタリング及びプラズマ増大化化学的蒸着である。
【０００７】
現在使用されているフラッシュＥＥＰＲＯＭメモリ製造方法は、トンネル酸化物の生長に続いてそのような工程を極めて多数有している。
【０００８】
一般にインプロセス（ｉｎ−ｐｒｏｃｅｓｓ）光に受容されたモデルはいわゆる“アンテナ効果”であり、これにより電荷は導電層に捕えられてその電位を相当上昇させることになるかもしれない。
この現象を説明するため、イオン注入法及びプラズマ法は荷電粒子（電子かイオン）のウェーハ表面との衝突を含み、従ってシリコン基板から絶縁された導電性ポリシリコン層は荷電粒子を捕えることによって荷電され得ることに注目されたい。
【０００９】
もしポリシリコン層がパターン化されないならば、これは静電シールドとして働く。事実、電荷はウェーハの全面に等しく分布させられ、従って低電界を生じる。また、イオン注入の場合にはビームが局限されるので、全電荷密度は低い。加えて、ウェーハを保持する金属製グリップは捕えた荷電粒子を少なくとも一部除去するための放電線として働き得るので、ポリシリコンの下層の誘電層には少しの危険しかない。
【００１０】
他方、もしポリシリコン層がパターン化されて“島”すなわちポリシリコン層の残部から電気的に絶縁され且つゲート領域の場合のように薄い酸化物層によって基板から分離された区域を備えているならば、ポリシリコン層は集電区域及びその対基板容量すなわち薄い酸化物の区域に依存する電位まで充電される。もし集電区域と薄い酸化物の区域との比が望ましくない（高い）ならば、ゲート領域は薄い酸化物のブレイクダウン電圧よりも高い電位まで容易に達することができ、従って酸化物が破損することになり、ひいてはデバイスの“ゼロ・タイム”故障すなわちデバイスの使用前故障になるか、或は酸化物自体にトラップが形成されて酸化物破損になり、これはデバイスの“潜在的な”故障になって信頼性を害う。
【００１１】
上述したモデルはフラッシュ・セルにも適用される。事実、幾らかの状況では、制御ゲート領域と浮動ゲート領域の容量性結合及び制御ゲート領域と浮動ゲート領域を分離する誘電層に関するトンネル酸化物の低い誘電抵抗のせいで、トンネル酸化物は、破損し得る。これが起こる見込みは、制御ゲートを形成するポリシリコン・ストリップによって定められた広い集電区域及び各セルのトンネル酸化物の小さな面積に鑑みて、大きすぎる。その結果、制御ゲート領域がその結合係数によって除算されたトンネル酸化物ブレイクダウン電圧よりも高い電位まで充電される場合に、トンネル酸化物は破壊ないし破損し得る。
上述した問題を解決するために、本特許出願人によってこの出願と同時に出願された特許出願「トンネル酸化物を保護する不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭメモリ」には、メモリ・セルの制御ゲート領域と基板の間にダイオードを形成することを提案し、このダイオードは、アンテナ効果のせいで制御ゲート領域の電位が動作電位（プログラミング中）よりも高いが薄いトンネル酸化物層を破損ないし破壊し得る電位よりも低い臨界レベルに達する時にターンオンされる。
【００１２】
一例として、図１は、メモリ・セル２及び保護ダイオード３が形成されたシリコン・ウェーハ１の一部を示す断面図である。図１は、Ｐ型基板４に埋め込まれたＰ＋型チャネル領域５及びＮ＋型カソード領域６と、種々の部品を分離する厚いフィールド酸化物領域７と、このフィールド酸化物領域７の下に延びてチャネル・ストッパを定めるＰ＋型絶縁領域８と、チャネル領域５の上の薄いトンネル酸化物層９、浮動ゲート領域１０、多結晶シリコン層間誘電層１１、制御ゲート領域１２（第２の多結晶シリコン層すなわちポリシリコン層１３及びシリサイド層１４によって形成され、従ってポリサイド層を形成する）、及び保護パッシベーション酸化物層１５とを示す。図１に示すように、浮動ゲート領域１０を形成する第１の多結晶シリコン層はメモリ・セル２にのみ設けられるが、第２の多結晶シリコン層１３はダイオード区域まで延びてカソード領域６と電気的に直接接触する。このカソード領域６は基板４と共にＰＮジャンクション従ってダイオード３を形成する。メモリ・セル２が行及び列に配列され且つ同一行の全てのメモリ・セルがそれぞれのポリサイド・ストリップすなわち第２の多結晶シリコン層１３及びシリサイド層１４によって形成された制御ゲート領域１２を提供するので、各ポリサイド・ストリップ毎に１個だけのダイオード３が設けられる。このダイオード３は、シリコン・ウェーハ１の周辺すなわちそれぞれのポリサイド・ストリップの端部に在る。
【００１３】
本特許出願人によって１９９３年１１月２日に出願された別なヨーロッパ特許出願「フラッシュＥＥＰＲＯＭメモリ及びトランジスタを含む集積デバイスの製造方法」には、信頼性及び所要のマスクの数に関して利点を呈するフラッシュＥＥＰＲＯＭ製造方法が述べられている。ＤＰＣＣ（短絡された２重ポリ）として知られたこの方法によれば、メモリ・セル区域では電気的に絶縁され且つ浮動ゲート領域、制御ゲート領域を定めるそれぞれ第１、第２の多結晶シリコン層は、制御回路トランジスタ区域では短絡されて、トランジスタのゲート領域を形成する（従って、他の周知の方法と違って、ＤＰＣＣ法では回路区域で第１の多結晶シリコン層を除去する必要がない）。ＥＰＲＯＭメモリ用のこの方法は米国特許第４，７１９，１８４号で保護されている。
【００１４】
この出願と同時に出願された特許出願「トンネル酸化物を保護する不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭメモリ」は保護ダイオードを形成するための方法に関する。しかしながら、提案されたこの方法は、特殊なマスク工程を含み、従ってデバイスの生産費を増大させる。
【００１５】
【発明が解決しようとする課題】
この発明の目的は、メモリ・セルの薄いトンネル酸化物層を保護する集積デバイスの製造方法を提供し、これによりＤＰＣＣ法の基本原理及び技術的利点を活用する。
【００１６】
【課題を解決するための手段】
この発明によれば、特許請求の範囲の請求項１記載されたような、不揮発性メモリ及びトランジスタを含む集積デバイスの製造方法が提供される。
【００１７】
【実施例】
この発明の望ましい一実施例を添付図面について説明する。
図２〜図９について、本特許出願人によって１９９３年１１月２日に出願されたヨーロッパ特許出願「フラッシュＥＥＰＲＯＭメモリ及びトランジスタを含む集積デバイスの製造方法」に係るＤＰＣＣ法でまず説明する。
【００１８】
図２は、Ｐ型基板４にＮ型ウェル１６及びＰ＋型絶縁領域すなわちチャネル・ストッパ８（フィールド酸化物領域７が重畳される）を形成することによって作られた中間構造を示す。基板４上にはゲート酸化物層１８が形成されて、活性領域（回路トランジスタ及びメモリ・セル・アレイが形成される）を覆い、その他の場所はフィールド酸化物領域７と合同する。上述した全ての層及び領域は普通の方法におけるように形成される。
【００１９】
ＥＰＲＯＭセルの注入マスク（いわゆるＥＰＭマスク）はボロン・イオンをメモリ・セル２のチャネル領域５へ注入するために形成される。これは、高電界が存在する場合に基板４のパンチスルーを防止すると共にプログラミング効率を増大させる。
この工程は図２に示され、ＥＰＭマスク１９は回路部分全体（図２〜図９では右側、符号２０ａで示される。）を覆うが、メモリ・セル２が形成されるべき区域（図では左側、符号２０ｂで示される。）では窓２１が開けられている。図２の矢印２２は、メモリ・セル２の活性区域にＰ＋型領域５を形成するためのボロン注入を示す。
【００２０】
同じＥＰＭマスク１９を使い、ゲート酸化物層１８を化学的エッチングすることによってセル区域から除去し、図３の中間構造を得る。この時点でＥＰＭマスク１９が外され且つウェーハは清浄にされる。
【００２１】
ウェーハは次に酸化されてセル区域では基板４の表面に薄いトンネル酸化物層２５が直接生長される。なお、酸化パラメータは、薄いトンネル酸化物層２５に所要の特性、特に厚みが得られるように選択される。酸化の結果、回路トランジスタのゲート酸化物１８の厚みも少し増え、図４に破線でゲート酸化物１８の元の厚みを示す。
回路区域での合計の酸化物層を符号２６で示す。
【００２２】
第１の多結晶シリコン層２７が被着され、ＰＯＣｌ３でドープされるか或はイオン注入され、そしてレジスト・マスク２８（図５）を使って整形されることにより、第１の多結晶シリコン層２７は図５に示したように回路区域２０ａの全体を覆い且つセル区域２０ｂの側では第１の多結晶シリコン層２７の露出部分を化学的エッチングして除去することができる。
【００２３】
その後、誘電（いわゆる“多結晶シリコン層間”誘電）層２９が生長され、この場合は３重ＯＮＯ（熱酸化物／ＣＶＤ窒化物／熱酸化物）層から成るが、図６に示したように単一の酸化物層から成っていても良い。この誘電層２９は、セル区域２０ｂを覆うが回路区域２０ａは露出したままにしておくマスク（アレイ・マスク）３０を使って整形されることにより、図６の中間構造が得られる。マスク３０を除去する前に、ボロン・イオンが注入されてＮチャネル回路トランジスタの閾値を調節し且つＰ＋型領域３２（図７）を形成する。この工程はまた、Ｐチャネル・トランジスタ（Ｎ型ウェル１６中）の活性区域の表面ドーピング濃度を低くし、もって閾値を所要値に調節する。
【００２４】
マスク３０の除去に続き、第２の多結晶シリコン層１３が被着される。図７に示すように、回路区域２０ａでは第２の多結晶シリコン層１３が第１の多結晶シリコン層２７上に直接被着され、合同して単一の多結晶シリコン層３４（明白にするために図面では破線３３で２つの層に分けられている）を形成する。他方、セル区域２０ｂでは、第２の多結晶シリコン層１３は誘電層２９によって第１の多結晶シリコン層２７から分離されている。第２の多結晶シリコン層１３はＰＯＣｌ３でドープされ、そしてシリサイド層１４例えばタングステンのシリサイドＷＳｉ２は化学的に蒸着されて図７の中間構造になる。
【００２５】
マスク３７（第２の多結晶シリコン層用、図８）が形成されて回路トランジスタのゲート領域及びセルの制御ゲート領域を整形する。そして多結晶シリコン（メモリ・セル用には１３及びトランジスタ用には３４）の露出部分及び酸化物層（セル用には２９及びトランジスタ用には２６）は、セル区域２０ｂでは第１の多結晶シリコン層２７まで且つ回路区域２０ａでは基板４の大きな表面３８まで化学的にエッチングされ、図８の中間構造になる。
【００２６】
別なマスク（トランジスタ保護マスク３９、図９）がマスク３７上に被着されて回路区域２０ａの全体だけを覆う。マスク３７又は３９によって覆われない第１の多結晶シリコン層２７の部分は化学的にエッチングされる（浮動ゲート領域及び制御ゲート領域と自己アライメントするため）。マスク３７及び３９を除去する前に、ひ素が図９の矢印４０で示したように注入され、メモリ・アレイ・セルの活性区域にＮ型ドレイン領域及びソース領域４１を形成し且つ図９の中間構造によって示されたように浮動ゲート領域及び制御ゲート領域と自己アライメントする。
【００２７】
方法の残りは、回路トランジスタのソース領域及びドレイン領域、部品保護層、並びに接続を形成するための普通のＣＭＯＳ法による。
【００２８】
フラッシュＥＥＰＲＯＭセル及び保護ダイオード３を作るためのこの発明に係る方法の一実施例を図１０〜図１６について説明する。この発明に係る方法が普通の方法を少し変更するだけなので、図２〜図９の中間構造は図２〜図９について既に説明したものと同じである。従って、以下の説明において、図１０〜図１６は図２〜図８の線Ｘ−Ｘ沿いの中間構造の断面図を示す。簡単化のため、図２〜図８と図１０〜図１６に共通の部品は同一符号を使って示し、図１０〜図１６の各中間構造に対し図２〜図９に示したようにシリコン・ウェーハ１を区分することによって作られた対応構造を示す。
【００２９】
この発明に係る方法の初期工程は既に説明した通りであり、図１０に示した中間構造を作る。これは図２の中間構造と全く同じである。
【００３０】
従って、図１０はＰ型基板４と、フィールド酸化物領域７と、Ｐ＋型絶縁領域８と、ゲート酸化物層１８とを示す。フィールド酸化物領域７及びＰ＋型絶縁領域８はダイオード３が形成されるべき活性区域３ａを横方向に定めるので、マスクは整形されなければならない。図１０はまた、セル区域２０ｂの上に窓２１を有し且つダイオードが形成されるべき区域２０ｃを覆うＥＰＭマスク１９を提供する。Ｐ＋型チャネル領域５を形成するためにＥＰＭマスク１９を使って注入（矢印２２）が行われる。こうすることによってダイオード区域を注入からさえぎるが、こうしないとダイオードのブレイクダウン電圧があまりにも低くなってしまう。
【００３１】
ゲート酸化物層１８（ＥＰＭマスク１９でシールドされない）はエッチングされて図１１の中間構造になり、ゲート酸化物層１８はセル区域２０ｂからだけ除去されそしてダイオード区域２０ｃでは残っている。図１１の構造は図３の構造に対応する。
【００３２】
次にＥＰＭマスク１９を除去し、ウェーハを清浄し、そして上述したように薄い酸化物層２５を生長させる。ダイオード区域２０ｃ上の酸化物の厚みは破線で示したように少し増すので、ダイオード区域２０ｃにおける活性区域３ａは合計酸化物層２６を呈し、図１２に示す構造になり、これは図４の構造に対応する。
【００３３】
次に第１の多結晶シリコン層２７が被着され、ＰＯＣｌ３でドープされるかイオン注入され、そして整形される。このため、トランジスタ区域及びセル区域に対してレジスト・マスク２８と同じレジスト・マスク２８’が使用されるが、ダイオード区域２０ｃでは多数の窓（図１３に示すように形成されるべき各ダイオード毎に１個）が開けられる。後続の化学的エッチングによりセル区域２０ｂの側のみならずダイオード区域２０ｃの活性区域３ａでも第１の多結晶シリコン層２７の露出部分を除去し、図１３に示した中間構造を得るが、これは図５に相当する。
【００３４】
この場合も３重ＯＮＯ層から成り得るが、単一層として図示される誘電層１１が生長され、ダイオード区域２０ｃが露出されたまま残ることを除けば、図６のアレイ・マスク３０と同じアレイ・マスク３０’を使って整形される。露出した酸化物層を化学的にエッチングすることによりダイオード区域２０ｃの活性区域３ａ上の誘電層１１及び合計酸化物２６は除去され且つトランジスタ区域２０ａ上の誘電層１１も除去されて図１４の中間構造になり、これは図６の中間構造に対応する。
【００３５】
図７について説明したように、ボロン・イオンを注入してＮチャネル回路トランジスタの閾値を調節し、アレイ・マスク３０’を除去し、そして第２の多結晶シリコン層１３を被着する。図１５に示したように、活性区域３ａのダイオード区域２０ｃでは、第２の多結晶シリコン層１３は基板４の大きな表面３８に直接被着されるが、図７について説明したように、セル区域２０ｂでは、第２の多結晶シリコン層１３は誘電層１１によって第１の多結晶シリコン層２７から分離され、そしてトランジスタ区域２０ａでは、第１の多結晶シリコン層２７に直接被着されて単一の多結晶シリコン層３４を形成する（図１５にも部分的に示すように）。第２の多結晶シリコン層１３は、図１５に矢印で示すようにＰＯＣｌ３でドープされる。ダイオード区域２０ｃの活性区域３ｃが（トランジスタ区域２０ａでのように）ゲート酸化物でシールドされていないので、ドーピング・イオンの一部は基板４の内側に侵入し且つ大きな表面３８の近くに蓄積し、このようにしてダイオード（その１個が図１５に示されている）のカソード領域６を形成する。図１５の中間構造に対応する構造は図２〜図９には無い。
【００３６】
シリサイド層１４例えばタングステンのシリサイドＷＳｉ２が次に化学的に蒸着され、そして第２の多結晶シリコン層用マスク３７が図８について説明したように被着されて回路トランジスタのゲート領域及びセルの制御ゲート領域を整形し、もって図１６に示した中間構造を作る。これは図８の中間構造に対応する。第２の多結晶シリコン層用マスク３７はダイオード区域２０ｃの全体を覆い、そのため後続のエッチングで影響されない。
【００３７】
次の工程は既に述べた通りであり、トランジスタ保護マスク３９（これはダイオード区域２０ｃではマスク３７の上に形成されても良いし或は形成されなくても良い）を形成すること、浮動ゲート領域の自己アライメントされた化学的エッチングを行うこと、セルのドレイン領域及びソース領域を形成するためにひ素を注入すること、回路トランジスタのソース領域及びドレイン領域を形成すること、並びに部品保護層および接続を形成することを含む。
【００３８】
【発明の効果】
同時出願された特許出願「トンネル酸化物を保護する不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭメモリ」に述べたように、ダイオードは各セルの制御ゲート領域が、トンネル酸化物を破損し得る電位に達するのを防止する。そのような電位に達する前に、事実、ダイオードは導通して過剰な電荷を放電させる。こうしないと、基板の電位が上昇してしまう。従って、過剰な電荷の放電は、制御ゲート領域の最高電位を安全な値に維持する。シリサイド層と共に制御ゲート領域１２を形成する第２の多結晶シリコン層を整形する前にダイオードが形成されるので、多結晶シリコン層の電位を上昇させ得る重要な工程が行われる前にダイオードは動作する。
【００３９】
ここに説明した方法の場合に、フラッシュＥＥＰＲＯＭメモリ・セルのトンネル酸化物を保護するダイオードは周知のＤＰＣＣ法を使い、マスクの形状だけを変更して形成される。従って、この発明の方法は、既知の信頼できる電気特性のメモリを作るために、ＤＰＣＣ法の利点、特にその経験及びノウハウを充分に活用する。
【００４０】
更に、ここに説明した特定の解決策は、特殊なマスキング工程を要することなく保護ダイオードを作るので、フラッシュＥＥＰＲＯＭメモリと事実上価格が変わらない。
【００４１】
当業者には明らかなように、この発明の範囲から逸脱することなく、ここに例示して説明したような方法に種々の変更を加えることができる。特に、ここに説明した方法は、使用した誘電層（ＯＮＯ又は単一酸化物層）又は制御ゲート領域の材料（ポリシリコン又はポリサイドすなわちポリシリコン及びシリサイド）のタイプとは無関係である。
【図面の簡単な説明】
【図１】フラッシュＥＥＰＲＯＭメモリ・セル及び保護ダイオードを集積するデバイスの一部の断面図である。
【図２】フラッシュＥＥＰＲＯＭメモリ・セル及びトランジスタを含み集積されるデバイスを製造するために、ＤＰＣＣ法を利用する第１段階での断面図である。
【図３】第２段階での断面図である。
【図４】第３段階での断面図である。
【図５】第４段階での断面図である。
【図６】第５段階での断面図である。
【図７】第６段階での断面図である。
【図８】第７段階での断面図である。
【図９】第８段階での断面図である。
【図１０】この発明に係る図１の構造を製造する第１段階での断面図である。
【図１１】第２段階での断面図である。
【図１２】第３段階での断面図である。
【図１３】第４段階での断面図である。
【図１４】第５段階での断面図である。
【図１５】第６段階での断面図である。
【図１６】第７段階での断面図である。
【符号の説明】
１ シリコン・ウェーハ
２ メモリ・セル
３ 保護ダイオード
４ 基板
５ チャネル領域
６ カソード領域
７ フィールド酸化物領域
８ 絶縁領域
９ トンネル酸化物領域
１０ 浮動ゲート領域
１１，２９ 誘電層
１２ 制御ゲート領域
１３ 第２の多結晶シリコン層
１４ シリサイド層
１５ 保護パッシベーション層
１８ ゲート酸化物層
１９ ＥＰＭマスク
２０ａ トランジスタ区域
２０ｂ セル区域
２０ｃ ダイオード区域
２５，２６ 酸化物層
２７ 第１の多結晶シリコン層
２８ レジスト・マスク
３０ マスク
３２ Ｐ＋型領域
３４ 単一の多結晶シリコン層
【産業上の利用分野】
この発明は、不揮発性メモリ及びトランジスタを含み、トンネル酸化物を保護する集積デバイスの製造方法に関するものである。
【０００２】
ＥＰＲＯＭ，ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯＭに適用できるが、この発明はフラッシュＥＥＰＲＯＭに特に有用である。
【０００３】
【従来の技術】
フラッシュＥＥＰＲＯＭは、ＥＰＲＯＭの高密度及び低価格と電気的消去性の利点とを組み合せる電気的に消去可能でプログラマブルな読み出し専用メモリ（ＥＥＰＲＯＭ）であり、携帯用コンピュータのソリッドステート・ディスクに積極的に応用するために最近最も魅力的になってきた不揮発性メモリである。
【０００４】
種々のフラッシュ・メモリの概念が明らかになってきたが、大抵の製造業者は、普通のＥＰＲＯＭセルと良く似た構造を持つ２重ポリ（ｄｏｕｂｌｅ−ｐｏｌｙ）単一トランジスタ・セルを用いる。フラッシュＥＥＰＲＯＭメモリ・セルは、ポリシリコン又はポリサイド（ポリシリコン及びシリサイド）の制御ゲート領域に容量結合されたポリシリコンの浮動ゲート領域を有するＮＭＯＳトランジスタを備えている。ＥＥＰＲＯＭメモリとフラッシュＥＥＰＲＯＭメモリの主な相違は浮動ゲート領域と基板の間の酸化物の厚みにあり、これがフラッシュ・セルの場合には薄い。
【０００５】
フラッシュ・メモリの生産及び信頼性はトンネル酸化物の品質に極めて関係が深いことが知られており、この品質はプレ酸化クリーニング及び酸化法自体に依存するのみならず、ポスト酸化法工程によっても強く影響される。
【０００６】
全ての方法工程のうち、最も重要なのは、ウェーハを光損傷させる工程すなわちイオン注入、プラズマ・エッチング、スパッタリング及びプラズマ増大化化学的蒸着である。
【０００７】
現在使用されているフラッシュＥＥＰＲＯＭメモリ製造方法は、トンネル酸化物の生長に続いてそのような工程を極めて多数有している。
【０００８】
一般にインプロセス（ｉｎ−ｐｒｏｃｅｓｓ）光に受容されたモデルはいわゆる“アンテナ効果”であり、これにより電荷は導電層に捕えられてその電位を相当上昇させることになるかもしれない。
この現象を説明するため、イオン注入法及びプラズマ法は荷電粒子（電子かイオン）のウェーハ表面との衝突を含み、従ってシリコン基板から絶縁された導電性ポリシリコン層は荷電粒子を捕えることによって荷電され得ることに注目されたい。
【０００９】
もしポリシリコン層がパターン化されないならば、これは静電シールドとして働く。事実、電荷はウェーハの全面に等しく分布させられ、従って低電界を生じる。また、イオン注入の場合にはビームが局限されるので、全電荷密度は低い。加えて、ウェーハを保持する金属製グリップは捕えた荷電粒子を少なくとも一部除去するための放電線として働き得るので、ポリシリコンの下層の誘電層には少しの危険しかない。
【００１０】
他方、もしポリシリコン層がパターン化されて“島”すなわちポリシリコン層の残部から電気的に絶縁され且つゲート領域の場合のように薄い酸化物層によって基板から分離された区域を備えているならば、ポリシリコン層は集電区域及びその対基板容量すなわち薄い酸化物の区域に依存する電位まで充電される。もし集電区域と薄い酸化物の区域との比が望ましくない（高い）ならば、ゲート領域は薄い酸化物のブレイクダウン電圧よりも高い電位まで容易に達することができ、従って酸化物が破損することになり、ひいてはデバイスの“ゼロ・タイム”故障すなわちデバイスの使用前故障になるか、或は酸化物自体にトラップが形成されて酸化物破損になり、これはデバイスの“潜在的な”故障になって信頼性を害う。
【００１１】
上述したモデルはフラッシュ・セルにも適用される。事実、幾らかの状況では、制御ゲート領域と浮動ゲート領域の容量性結合及び制御ゲート領域と浮動ゲート領域を分離する誘電層に関するトンネル酸化物の低い誘電抵抗のせいで、トンネル酸化物は、破損し得る。これが起こる見込みは、制御ゲートを形成するポリシリコン・ストリップによって定められた広い集電区域及び各セルのトンネル酸化物の小さな面積に鑑みて、大きすぎる。その結果、制御ゲート領域がその結合係数によって除算されたトンネル酸化物ブレイクダウン電圧よりも高い電位まで充電される場合に、トンネル酸化物は破壊ないし破損し得る。
上述した問題を解決するために、本特許出願人によってこの出願と同時に出願された特許出願「トンネル酸化物を保護する不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭメモリ」には、メモリ・セルの制御ゲート領域と基板の間にダイオードを形成することを提案し、このダイオードは、アンテナ効果のせいで制御ゲート領域の電位が動作電位（プログラミング中）よりも高いが薄いトンネル酸化物層を破損ないし破壊し得る電位よりも低い臨界レベルに達する時にターンオンされる。
【００１２】
一例として、図１は、メモリ・セル２及び保護ダイオード３が形成されたシリコン・ウェーハ１の一部を示す断面図である。図１は、Ｐ型基板４に埋め込まれたＰ＋型チャネル領域５及びＮ＋型カソード領域６と、種々の部品を分離する厚いフィールド酸化物領域７と、このフィールド酸化物領域７の下に延びてチャネル・ストッパを定めるＰ＋型絶縁領域８と、チャネル領域５の上の薄いトンネル酸化物層９、浮動ゲート領域１０、多結晶シリコン層間誘電層１１、制御ゲート領域１２（第２の多結晶シリコン層すなわちポリシリコン層１３及びシリサイド層１４によって形成され、従ってポリサイド層を形成する）、及び保護パッシベーション酸化物層１５とを示す。図１に示すように、浮動ゲート領域１０を形成する第１の多結晶シリコン層はメモリ・セル２にのみ設けられるが、第２の多結晶シリコン層１３はダイオード区域まで延びてカソード領域６と電気的に直接接触する。このカソード領域６は基板４と共にＰＮジャンクション従ってダイオード３を形成する。メモリ・セル２が行及び列に配列され且つ同一行の全てのメモリ・セルがそれぞれのポリサイド・ストリップすなわち第２の多結晶シリコン層１３及びシリサイド層１４によって形成された制御ゲート領域１２を提供するので、各ポリサイド・ストリップ毎に１個だけのダイオード３が設けられる。このダイオード３は、シリコン・ウェーハ１の周辺すなわちそれぞれのポリサイド・ストリップの端部に在る。
【００１３】
本特許出願人によって１９９３年１１月２日に出願された別なヨーロッパ特許出願「フラッシュＥＥＰＲＯＭメモリ及びトランジスタを含む集積デバイスの製造方法」には、信頼性及び所要のマスクの数に関して利点を呈するフラッシュＥＥＰＲＯＭ製造方法が述べられている。ＤＰＣＣ（短絡された２重ポリ）として知られたこの方法によれば、メモリ・セル区域では電気的に絶縁され且つ浮動ゲート領域、制御ゲート領域を定めるそれぞれ第１、第２の多結晶シリコン層は、制御回路トランジスタ区域では短絡されて、トランジスタのゲート領域を形成する（従って、他の周知の方法と違って、ＤＰＣＣ法では回路区域で第１の多結晶シリコン層を除去する必要がない）。ＥＰＲＯＭメモリ用のこの方法は米国特許第４，７１９，１８４号で保護されている。
【００１４】
この出願と同時に出願された特許出願「トンネル酸化物を保護する不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭメモリ」は保護ダイオードを形成するための方法に関する。しかしながら、提案されたこの方法は、特殊なマスク工程を含み、従ってデバイスの生産費を増大させる。
【００１５】
【発明が解決しようとする課題】
この発明の目的は、メモリ・セルの薄いトンネル酸化物層を保護する集積デバイスの製造方法を提供し、これによりＤＰＣＣ法の基本原理及び技術的利点を活用する。
【００１６】
【課題を解決するための手段】
この発明によれば、特許請求の範囲の請求項１記載されたような、不揮発性メモリ及びトランジスタを含む集積デバイスの製造方法が提供される。
【００１７】
【実施例】
この発明の望ましい一実施例を添付図面について説明する。
図２〜図９について、本特許出願人によって１９９３年１１月２日に出願されたヨーロッパ特許出願「フラッシュＥＥＰＲＯＭメモリ及びトランジスタを含む集積デバイスの製造方法」に係るＤＰＣＣ法でまず説明する。
【００１８】
図２は、Ｐ型基板４にＮ型ウェル１６及びＰ＋型絶縁領域すなわちチャネル・ストッパ８（フィールド酸化物領域７が重畳される）を形成することによって作られた中間構造を示す。基板４上にはゲート酸化物層１８が形成されて、活性領域（回路トランジスタ及びメモリ・セル・アレイが形成される）を覆い、その他の場所はフィールド酸化物領域７と合同する。上述した全ての層及び領域は普通の方法におけるように形成される。
【００１９】
ＥＰＲＯＭセルの注入マスク（いわゆるＥＰＭマスク）はボロン・イオンをメモリ・セル２のチャネル領域５へ注入するために形成される。これは、高電界が存在する場合に基板４のパンチスルーを防止すると共にプログラミング効率を増大させる。
この工程は図２に示され、ＥＰＭマスク１９は回路部分全体（図２〜図９では右側、符号２０ａで示される。）を覆うが、メモリ・セル２が形成されるべき区域（図では左側、符号２０ｂで示される。）では窓２１が開けられている。図２の矢印２２は、メモリ・セル２の活性区域にＰ＋型領域５を形成するためのボロン注入を示す。
【００２０】
同じＥＰＭマスク１９を使い、ゲート酸化物層１８を化学的エッチングすることによってセル区域から除去し、図３の中間構造を得る。この時点でＥＰＭマスク１９が外され且つウェーハは清浄にされる。
【００２１】
ウェーハは次に酸化されてセル区域では基板４の表面に薄いトンネル酸化物層２５が直接生長される。なお、酸化パラメータは、薄いトンネル酸化物層２５に所要の特性、特に厚みが得られるように選択される。酸化の結果、回路トランジスタのゲート酸化物１８の厚みも少し増え、図４に破線でゲート酸化物１８の元の厚みを示す。
回路区域での合計の酸化物層を符号２６で示す。
【００２２】
第１の多結晶シリコン層２７が被着され、ＰＯＣｌ３でドープされるか或はイオン注入され、そしてレジスト・マスク２８（図５）を使って整形されることにより、第１の多結晶シリコン層２７は図５に示したように回路区域２０ａの全体を覆い且つセル区域２０ｂの側では第１の多結晶シリコン層２７の露出部分を化学的エッチングして除去することができる。
【００２３】
その後、誘電（いわゆる“多結晶シリコン層間”誘電）層２９が生長され、この場合は３重ＯＮＯ（熱酸化物／ＣＶＤ窒化物／熱酸化物）層から成るが、図６に示したように単一の酸化物層から成っていても良い。この誘電層２９は、セル区域２０ｂを覆うが回路区域２０ａは露出したままにしておくマスク（アレイ・マスク）３０を使って整形されることにより、図６の中間構造が得られる。マスク３０を除去する前に、ボロン・イオンが注入されてＮチャネル回路トランジスタの閾値を調節し且つＰ＋型領域３２（図７）を形成する。この工程はまた、Ｐチャネル・トランジスタ（Ｎ型ウェル１６中）の活性区域の表面ドーピング濃度を低くし、もって閾値を所要値に調節する。
【００２４】
マスク３０の除去に続き、第２の多結晶シリコン層１３が被着される。図７に示すように、回路区域２０ａでは第２の多結晶シリコン層１３が第１の多結晶シリコン層２７上に直接被着され、合同して単一の多結晶シリコン層３４（明白にするために図面では破線３３で２つの層に分けられている）を形成する。他方、セル区域２０ｂでは、第２の多結晶シリコン層１３は誘電層２９によって第１の多結晶シリコン層２７から分離されている。第２の多結晶シリコン層１３はＰＯＣｌ３でドープされ、そしてシリサイド層１４例えばタングステンのシリサイドＷＳｉ２は化学的に蒸着されて図７の中間構造になる。
【００２５】
マスク３７（第２の多結晶シリコン層用、図８）が形成されて回路トランジスタのゲート領域及びセルの制御ゲート領域を整形する。そして多結晶シリコン（メモリ・セル用には１３及びトランジスタ用には３４）の露出部分及び酸化物層（セル用には２９及びトランジスタ用には２６）は、セル区域２０ｂでは第１の多結晶シリコン層２７まで且つ回路区域２０ａでは基板４の大きな表面３８まで化学的にエッチングされ、図８の中間構造になる。
【００２６】
別なマスク（トランジスタ保護マスク３９、図９）がマスク３７上に被着されて回路区域２０ａの全体だけを覆う。マスク３７又は３９によって覆われない第１の多結晶シリコン層２７の部分は化学的にエッチングされる（浮動ゲート領域及び制御ゲート領域と自己アライメントするため）。マスク３７及び３９を除去する前に、ひ素が図９の矢印４０で示したように注入され、メモリ・アレイ・セルの活性区域にＮ型ドレイン領域及びソース領域４１を形成し且つ図９の中間構造によって示されたように浮動ゲート領域及び制御ゲート領域と自己アライメントする。
【００２７】
方法の残りは、回路トランジスタのソース領域及びドレイン領域、部品保護層、並びに接続を形成するための普通のＣＭＯＳ法による。
【００２８】
フラッシュＥＥＰＲＯＭセル及び保護ダイオード３を作るためのこの発明に係る方法の一実施例を図１０〜図１６について説明する。この発明に係る方法が普通の方法を少し変更するだけなので、図２〜図９の中間構造は図２〜図９について既に説明したものと同じである。従って、以下の説明において、図１０〜図１６は図２〜図８の線Ｘ−Ｘ沿いの中間構造の断面図を示す。簡単化のため、図２〜図８と図１０〜図１６に共通の部品は同一符号を使って示し、図１０〜図１６の各中間構造に対し図２〜図９に示したようにシリコン・ウェーハ１を区分することによって作られた対応構造を示す。
【００２９】
この発明に係る方法の初期工程は既に説明した通りであり、図１０に示した中間構造を作る。これは図２の中間構造と全く同じである。
【００３０】
従って、図１０はＰ型基板４と、フィールド酸化物領域７と、Ｐ＋型絶縁領域８と、ゲート酸化物層１８とを示す。フィールド酸化物領域７及びＰ＋型絶縁領域８はダイオード３が形成されるべき活性区域３ａを横方向に定めるので、マスクは整形されなければならない。図１０はまた、セル区域２０ｂの上に窓２１を有し且つダイオードが形成されるべき区域２０ｃを覆うＥＰＭマスク１９を提供する。Ｐ＋型チャネル領域５を形成するためにＥＰＭマスク１９を使って注入（矢印２２）が行われる。こうすることによってダイオード区域を注入からさえぎるが、こうしないとダイオードのブレイクダウン電圧があまりにも低くなってしまう。
【００３１】
ゲート酸化物層１８（ＥＰＭマスク１９でシールドされない）はエッチングされて図１１の中間構造になり、ゲート酸化物層１８はセル区域２０ｂからだけ除去されそしてダイオード区域２０ｃでは残っている。図１１の構造は図３の構造に対応する。
【００３２】
次にＥＰＭマスク１９を除去し、ウェーハを清浄し、そして上述したように薄い酸化物層２５を生長させる。ダイオード区域２０ｃ上の酸化物の厚みは破線で示したように少し増すので、ダイオード区域２０ｃにおける活性区域３ａは合計酸化物層２６を呈し、図１２に示す構造になり、これは図４の構造に対応する。
【００３３】
次に第１の多結晶シリコン層２７が被着され、ＰＯＣｌ３でドープされるかイオン注入され、そして整形される。このため、トランジスタ区域及びセル区域に対してレジスト・マスク２８と同じレジスト・マスク２８’が使用されるが、ダイオード区域２０ｃでは多数の窓（図１３に示すように形成されるべき各ダイオード毎に１個）が開けられる。後続の化学的エッチングによりセル区域２０ｂの側のみならずダイオード区域２０ｃの活性区域３ａでも第１の多結晶シリコン層２７の露出部分を除去し、図１３に示した中間構造を得るが、これは図５に相当する。
【００３４】
この場合も３重ＯＮＯ層から成り得るが、単一層として図示される誘電層１１が生長され、ダイオード区域２０ｃが露出されたまま残ることを除けば、図６のアレイ・マスク３０と同じアレイ・マスク３０’を使って整形される。露出した酸化物層を化学的にエッチングすることによりダイオード区域２０ｃの活性区域３ａ上の誘電層１１及び合計酸化物２６は除去され且つトランジスタ区域２０ａ上の誘電層１１も除去されて図１４の中間構造になり、これは図６の中間構造に対応する。
【００３５】
図７について説明したように、ボロン・イオンを注入してＮチャネル回路トランジスタの閾値を調節し、アレイ・マスク３０’を除去し、そして第２の多結晶シリコン層１３を被着する。図１５に示したように、活性区域３ａのダイオード区域２０ｃでは、第２の多結晶シリコン層１３は基板４の大きな表面３８に直接被着されるが、図７について説明したように、セル区域２０ｂでは、第２の多結晶シリコン層１３は誘電層１１によって第１の多結晶シリコン層２７から分離され、そしてトランジスタ区域２０ａでは、第１の多結晶シリコン層２７に直接被着されて単一の多結晶シリコン層３４を形成する（図１５にも部分的に示すように）。第２の多結晶シリコン層１３は、図１５に矢印で示すようにＰＯＣｌ３でドープされる。ダイオード区域２０ｃの活性区域３ｃが（トランジスタ区域２０ａでのように）ゲート酸化物でシールドされていないので、ドーピング・イオンの一部は基板４の内側に侵入し且つ大きな表面３８の近くに蓄積し、このようにしてダイオード（その１個が図１５に示されている）のカソード領域６を形成する。図１５の中間構造に対応する構造は図２〜図９には無い。
【００３６】
シリサイド層１４例えばタングステンのシリサイドＷＳｉ２が次に化学的に蒸着され、そして第２の多結晶シリコン層用マスク３７が図８について説明したように被着されて回路トランジスタのゲート領域及びセルの制御ゲート領域を整形し、もって図１６に示した中間構造を作る。これは図８の中間構造に対応する。第２の多結晶シリコン層用マスク３７はダイオード区域２０ｃの全体を覆い、そのため後続のエッチングで影響されない。
【００３７】
次の工程は既に述べた通りであり、トランジスタ保護マスク３９（これはダイオード区域２０ｃではマスク３７の上に形成されても良いし或は形成されなくても良い）を形成すること、浮動ゲート領域の自己アライメントされた化学的エッチングを行うこと、セルのドレイン領域及びソース領域を形成するためにひ素を注入すること、回路トランジスタのソース領域及びドレイン領域を形成すること、並びに部品保護層および接続を形成することを含む。
【００３８】
【発明の効果】
同時出願された特許出願「トンネル酸化物を保護する不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭメモリ」に述べたように、ダイオードは各セルの制御ゲート領域が、トンネル酸化物を破損し得る電位に達するのを防止する。そのような電位に達する前に、事実、ダイオードは導通して過剰な電荷を放電させる。こうしないと、基板の電位が上昇してしまう。従って、過剰な電荷の放電は、制御ゲート領域の最高電位を安全な値に維持する。シリサイド層と共に制御ゲート領域１２を形成する第２の多結晶シリコン層を整形する前にダイオードが形成されるので、多結晶シリコン層の電位を上昇させ得る重要な工程が行われる前にダイオードは動作する。
【００３９】
ここに説明した方法の場合に、フラッシュＥＥＰＲＯＭメモリ・セルのトンネル酸化物を保護するダイオードは周知のＤＰＣＣ法を使い、マスクの形状だけを変更して形成される。従って、この発明の方法は、既知の信頼できる電気特性のメモリを作るために、ＤＰＣＣ法の利点、特にその経験及びノウハウを充分に活用する。
【００４０】
更に、ここに説明した特定の解決策は、特殊なマスキング工程を要することなく保護ダイオードを作るので、フラッシュＥＥＰＲＯＭメモリと事実上価格が変わらない。
【００４１】
当業者には明らかなように、この発明の範囲から逸脱することなく、ここに例示して説明したような方法に種々の変更を加えることができる。特に、ここに説明した方法は、使用した誘電層（ＯＮＯ又は単一酸化物層）又は制御ゲート領域の材料（ポリシリコン又はポリサイドすなわちポリシリコン及びシリサイド）のタイプとは無関係である。
【図面の簡単な説明】
【図１】フラッシュＥＥＰＲＯＭメモリ・セル及び保護ダイオードを集積するデバイスの一部の断面図である。
【図２】フラッシュＥＥＰＲＯＭメモリ・セル及びトランジスタを含み集積されるデバイスを製造するために、ＤＰＣＣ法を利用する第１段階での断面図である。
【図３】第２段階での断面図である。
【図４】第３段階での断面図である。
【図５】第４段階での断面図である。
【図６】第５段階での断面図である。
【図７】第６段階での断面図である。
【図８】第７段階での断面図である。
【図９】第８段階での断面図である。
【図１０】この発明に係る図１の構造を製造する第１段階での断面図である。
【図１１】第２段階での断面図である。
【図１２】第３段階での断面図である。
【図１３】第４段階での断面図である。
【図１４】第５段階での断面図である。
【図１５】第６段階での断面図である。
【図１６】第７段階での断面図である。
【符号の説明】
１ シリコン・ウェーハ
２ メモリ・セル
３ 保護ダイオード
４ 基板
５ チャネル領域
６ カソード領域
７ フィールド酸化物領域
８ 絶縁領域
９ トンネル酸化物領域
１０ 浮動ゲート領域
１１，２９ 誘電層
１２ 制御ゲート領域
１３ 第２の多結晶シリコン層
１４ シリサイド層
１５ 保護パッシベーション層
１８ ゲート酸化物層
１９ ＥＰＭマスク
２０ａ トランジスタ区域
２０ｂ セル区域
２０ｃ ダイオード区域
２５，２６ 酸化物層
２７ 第１の多結晶シリコン層
２８ レジスト・マスク
３０ マスク
３２ Ｐ＋型領域
３４ 単一の多結晶シリコン層
Claims (6)
- 大きな表面(38)を有し且つメモリ・セル（2）が形成されるべきセル区域(20b)及び回路トランジスタが形成されるべきトランジスタ区域(20a)を定める基板(4)から不揮発性メモリ及びトランジスタを含む集積デバイスの製造方法において、
前記基板(4)の大きな表面(38)の所定部分にフィールド酸化物領域(7)を生長させる工程と、
前記トランジスタ区域(20a)にて、前記基板(4)の大きな表面(38)にゲート酸化物層(26)を形成する工程と、
前記セル区域(20b)にて、前記基板(4)の大きな表面に薄いトンネル酸化物層(25)を形成する工程と、
第１の多結晶シリコン層(27)を被着する工程と、
前記セル区域(20b)及び前記トランジスタ区域(20a)の両側と、ダイオード (3) が形成されるべき前記基板 (4) のダイオード区域 (20c)にて、前記第１の多結晶シリコン層(27)の一部を選択的に除去する工程と、
誘電材料の層(11)を被着する工程と、
前記誘電材料層(11)を前記トランジスタ区域(20a)及び前記ダイオード区域 (20c)から除去する工程と、
第２の多結晶シリコン層(13)を被着する工程と、
マスキングして、前記セル区域(20b)の両側では前記第２の多結晶シリコン層(13)及びその下層の前記誘電材料層(11)を、そして前記トランジスタ区域(20a)の両側では前記第２の多結晶シリコン層(13)及び前記第１の多結晶シリコン層(27)並びに前記ゲート酸化物層(26)を選択的に除去して前記メモリ・セル(2)の制御ゲート領域(12)及び前記回路トランジスタのゲート領域を整形する工程と、
同一のマスクを使い、前記セル区域(20b)の両側では前記第１の多結晶シリコン層(27)及び前記薄いトンネル酸化物層(25)を選択的に除去して前記メモリ・セル（2）の浮動ゲート領域(10)を整形する工程と、
前記メモリ・セル（2）の浮動ゲート領域（10）を整形した後、前記セル区域（20ｂ）の両側でイオン注入により前記メモリ・セル（2）のドレイン領域及びソース領域（41）を形成する工程と、
を含み、
マスキングして、前記第２の多結晶シリコン層(13)及び前記誘電材料層(11)を選択的に除去する前記工程の前に、前記薄いトンネル酸化物層(25)を保護し且つ前記第２の多結晶シリコン層(13)を前記基板(4)へ接続するダイオード(3)を前記ダイオード区域 (20c) に形成する工程が行われる、
ことを特徴とする集積デバイスの製造方法。 - 前記フィールド酸化物領域(7)を生長させる前記工程は、前記ダイオード(3)が形成されるべき区域のまわりに他のフィールド酸化物領域を生長させることであり、これが前記基板(4)中で且つ前記他のフィールド酸化物領域の下に絶縁領域(8)を形成する工程であることを特徴とする請求項１の集積デバイスの製造方法。
- 前記ゲート酸化物層(26)を形成する前記工程及び前記トンネル酸化物層(25)を形成する前記工程の前に、前記セル区域(20b)にチャネル領域(5)を形成する工程を行う請求項１又は２の集積デバイスの製造方法において、
前記チャネル領域(5)を形成する前記工程の前に、前記ダイオード(3)が形成されるべきダイオード区域(20c)における前記基板(4)をマスキングする工程を行うことを特徴とする集積デバイスの製造方法。 - 大きな表面 (38) を有し且つメモリ・セル（ 2 ）が形成されるべきセル区域 (20b) 及び回路トランジスタが形成されるべきトランジスタ区域 (20a) を定める基板 (4) から不揮発性メモリ及びトランジスタを含む集積デバイスの製造方法において、
前記基板 (4) の大きな表面 (38) の所定部分にフィールド酸化物領域 (7) を生長させる工程と、
前記トランジスタ区域 (20a) にて、前記基板 (4) の大きな表面 (38) にゲート酸化物層 (26) を形成する工程と、
前記セル区域 (20b) にて、前記基板 (4) の大きな表面に薄いトンネル酸化物層 (25) を形成する工程と、
第１の多結晶シリコン層 (27) を被着する工程と、
前記セル区域 (20b) 及び前記トランジスタ区域 (20a) の両側と、ダイオード (3) が形成されるべき前記基板 (4) のダイオード区域 (20c) にて、前記第１の多結晶シリコン層 (27) の一部を選択的に除去する工程と、
誘電材料の層 (11) を被着する工程と、
前記誘電材料層 (11) を前記トランジスタ区域 (20a) 及び前記ダイオード区域 (20c) から除去する工程と、
第２の多結晶シリコン層 (13) を被着する工程と、
マスキングして、前記セル区域 (20b) の両側では前記第２の多結晶シリコン層 (13) 及びその下層の前記誘電材料層 (11) を、そして前記トランジスタ区域 (20a) の両側では前記第２の多結晶シリコン層 (13) 及び前記第１の多結晶シリコン層 (27) 並びに前記ゲート酸化物層 (26) を選択的に除去して前記メモリ・セル (2) の制御ゲート領域 (12) 及び前記回路トランジスタのゲート領域を整形する工程と、
同一のマスクを使い、前記セル区域 (20b) の両側では前記第１の多結晶シリコン層 (27) 及び前記薄いトンネル酸化物層 (25) を選択的に除去して前記メモリ・セル（ 2 ）の浮動ゲート領域 (10) を整形する工程と、
前記メモリ・セル（ 2 ）の浮動ゲート領域（ 10 ）を整形した後、前記セル区域（ 20 ｂ）の両側でイオン注入により前記メモリ・セル（ 2 ）のドレイン領域及びソース領域（ 41 ）を形成する工程と、
を含み、
マスキングして、前記第２の多結晶シリコン層 (13) 及び前記誘電材料層 (11) を選択的に除去する前記工程の前に、前記薄いトンネル酸化物層 (25) を保護し且つ前記第２の多結晶シリコン層 (13) を前記基板 (4) へ接続するダイオード (3) を前記ダイオード区域 (20c) に形成する工程が行われ、
前記ゲート酸化物層 (26) を形成する前記工程が、前記基板 (4) の大きな表面 (38) の全体にゲート酸化物層 (26) を生長させる工程、及び前記セル区域 (20b) から前記ゲート酸化物層 (26) の一部を選択的に除去する工程を含み、
前記誘電材料層 (11) の他の部分を除去する前記工程に続き、前記ゲート酸化物層 (26) の他の部分が前記ダイオード区域 (20c) の活性区域 (3a) から除去され、そして前記第２の多結晶シリコン層 (13) を被着する前記工程は、前記ダイオード区域 (20c) の前記活性区域にて前記基板 (4) に前記第２の多結晶シリコン層 (13) を直接被着することを含むのを特徴とする集積デバイスの製造方法。 - 所定導電型のイオンをドーピングする工程を前記第２の多結晶シリコン層 (13) が受ける請求項４の集積デバイスの製造方法において、前記ドーピング工程の途中で、前記ドーピング・イオンが前記ダイオード区域 (20c) の前記活性区域 (3c) に侵入し且つ前記導電型の領域 (6) を形成して前記基板 (4) と共にＰＮジャンクションを定めることを特徴とする集積デバイスの製造方法。
- マスキングして、前記第２の多結晶シリコン層 (13) を選択的に除去する前記工程は、前記第２の多結晶シリコン層 (13) によって形成され且つ前記制御ゲート領域 (12) を前記ダイオード区域 (20c) に直接接続する行を形成することを含むのを特徴とする請求項５の集積デバイスの製造方法。
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