KR100284107B1 - 제3 폴리실리콘층을 이용하여 듀얼 폴리 비휘발성 메모리 소자를 제조하는 방법 - Google Patents

제3 폴리실리콘층을 이용하여 듀얼 폴리 비휘발성 메모리 소자를 제조하는 방법 Download PDF

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Abstract

본 발명은 초미세 CMOS 소자(60) 및 비휘발성 메모리(24)를 집적화하기 위한 장치 및 방법에 관한 것으로, 여기서 열적 산화물층(36)은 반도체 기판(20)과 이 기판상에 형성된 2 층 폴리실리콘 비휘발성 메모리 소자(24)위에 형성된다. 열적 산화물층(36)의 일부분(38)이 에칭에 의해 제거되고, 아주 미세한 깊이를 가진 제 3 폴리실리콘(46)과 얇은 게이트 산화물(40)이 에칭된 영역(38)상에 증착된다. 상기 폴리실리콘층(46)은 초미세 CMOS 소자(60)에 대한 게이트로서 이용된다. 초미세 CMOS 소자는 EPROM 및 EEPROM 과 같은 듀얼 폴리 비휘발성 메모리 소자의 형성 공정에 필요한 재산화 과정을 거치지 않고 형성될 수 있으며, 소자들을 개별적으로 활용할 수 있다.

Description

[발명의 명칭]
제3 폴리실리콘층을 이용하여 듀얼 폴리 비휘발성 메모리 소자를 제조하는 방법
[발명의 상세한 설명]
[기술분야]
본 발명은 반도체 장치에 관한 것으로, 특히 비휘발성 메모리 장치와 함께 초미세 CMOS 장치를 집적화하는 기술에 관한 것이다.
[배경기술]
EPROM으로 알려진 소거/프로그램 가능 판독 전용 메모리와 EEPROM으로 알려진 전기적으로 소거/프로그램 가능 판독 전용 메모리는 당업계에 “플로팅 게이트” 장치로서 잘 알려져 있다. 통상 이들 이중층 폴리실리콘 비휘발성 메모리 장치는 메모리 장치에 전기적으로 결합된 별도의 장치를 이용하여 프로그램 및 액세스된다. 과거에는 이러한 프로그래밍 및 액세싱이 메모리 장치의 제조시에 형성되는 트랜지스터를 사용하여 이루어져 왔다. 즉, 트랜지스터의 형성은 메모리 장치의 제조 공정 중에 포함되어 있었다. 특히, 메모리 셀을 형성하기 위해 제2 폴리실리콘층이 증착될 때, 이 폴리실리콘은 또한 기판의 별도의 영역 상에도 증착되었다. 다음에, 장치의 게이트들중 하나로서 제2 폴리실리콘층을 갖는 상기 별도의 영역에 트랜지스터가 형성되었다. 트랜지스터의 형성을 제조 공정 중에 포함시키는 것은 장치의 형성에 필요한 제조 공정이 단순화된다는 점에 있어서 장점을 가지고 있다.
고성능 초미세 COMS 트랜지스터를 이용하여 플로팅 게이트 장치를 액세스하면 초미세 CMOS 장치가 고속으로 동작하기 때문에 특히 유리하다. 그러나, 몇가지 비양립성이 존재하며, 이것이 EPROM 및 EEPROM과 같은 이중층 폴리실리콘 비휘발성 메모리 장치를 형성하는데 사용되는 제조 공정에 의해 고성능 N 채널 및 P 채널 트랜지스터와 같은 초미세 CMOS 장치의 집적화를 억제한다.
EPROM 및 EEPROM과 같은 플로팅 게이트 장치는 이들 장치를 형성하는 각 폴리실리콘층의 증착후에 중요한 산화를 필요로 한다. 다중 폴리 재산화는 적절한 전하 보존 특성을 달성하는데 필요하다. 바람직하지 않게도, 초미세 CMOS 장치는 과도한 폴리 재산화에 노출될 때 중요한 상호 컨덕턴스 및 신뢰도가 저하된다. 그 결과, 듀얼 폴리 형성 과정에서 노출된 초미세 CMOS 장치의 성능은 크게 감소된다. 특히, 초미세 폴리실리콘 게이트가 반복적으로 산화에 노출될 경우, 게이트 가장자리의 산화로 인해 기판으로부터 게이트 가장자리가 들뜨는 경향이 있다. 이것이 채널 영역에서 게이트를 분리시킨다. 그 결과, 이득이 저하되고 핫(hot) 전자 신뢰도 문제가 일어난다. 또한, 재산화 열적 순환은 채널 전압의 도펀트 확산이 주입을 조정할 수 있게 한다.
또한, 듀얼 폴리 비휘발성 메모리 장치의 동작은 흔히 고성능 초미세 CMOS 장치의 사용과는 양립하지 않는다. EPROM과 EEPROM은 12~18 볼트의 비교적 높은 프로그래밍 전압을 필요로 한다. 이러한 전압은 초미세 CMOS 장치에서 발견되는 낮은 다이오드 항복 및 얇은 게이트 산화물과는 양립될 수 없다. 초미세 CMOS 장치는 통상 200 Å 이하의 얇은 게이트 산화물 두께를 갖는다. 그러나, 200 Å 이하의 게이트 산화물은 대략 15 볼트의 진성 항복 전압을 갖는다. 따라서, 듀얼 폴리 비휘발성 메모리 소자에 이용되는 프로그래밍 전압은 반드시 고성능 초미세 CMOS 장치를 파괴하게 된다.
따라서, 본 발명의 목적은 듀얼 폴리 비휘발성 메모리 장치의 제조 및 조작과 고성능 초미세 CMOS 장치의 형성 및 사용을 성공적으로 통합하는데 있다.
[발명의 개요]
본 발명의 이러한 목적은 고성능 초미세 CMOS 장치의 한 게이트로서 비휘발성 메모리 장치와 관련된 제3 폴리실리콘층을 증착함으로써 달성된다. 이것은 고성능 CMOS 장치의 처리와 비휘발성 메모리 장치의 처리를 분리시켜 두 장치의 유형이 별도로 최적화되게 하는 방식으로 행해진다. 듀얼 폴리 비휘발성 메모리 장치위와, 고성능 CMOS 장치가 형성될 반도체 기판의 일부 표면위에 열적 산화물층을 형성한다. 그 후, 고성능 초미세 CMOS 장치가 형성될 기판상의 활성 영역으로부터 열적 산화물을 제거한다.
활성 영역위에는 얇은 게이트 산화물이 형성되고 임계 전압 조정 주입(implant)이 행해진다. 다음에, 비휘발성 메모리 장치와 반도체 기판 표면위에 제3 폴리실리콘층이 증착된다. 그 후, 제3 폴리실리콘층은 도핑되고, 초미세 장치 게이트가 형성될 활성 영역을 제외하고는 상기 도핑된 폴리실리콘층이 기판상의 모든곳으로부터 제거되도록 반도체 기판의 표면으로부터 선택적으로 제거된다.
다음에, 게이트로서 활성 영역에 남아 있는 도핑된 폴리실리콘층을 이용하여 소스, 드레인 및 게이트를 갖는 초성능 초미세 CMOS 장치를 형성한다. 상기 초미세 CMOS 장치에 금속 접점을 형성하고 이 장치를 보호용 코팅으로 덮는다.
이들 장치는 별도의 시간에 형성되기 때문에, 듀얼-폴리 비휘발성 메모리 장치와 고성능 초미세 CMOS 장치의 별도의 최적화가 가능하다. 또한, 본 발명은 비휘발성 메모리 장치에서 보다 높은 접합 브레이크스루(junction breakthrough) 전압을 갖도록 하는데 필요한 소스 및 드레인 확산 사이클로부터 초미세 CMOS 장치를 분리시킬 수 있다. 더욱이, 어느 한 장치의 특성 및 신뢰도를 절충하지 않고도 개별적인 최적화가 달성될 수 있다.
[도면의 간단한 설명]
제1(a)도 내지 제1(e)도는 본 발명에 따라 고성능 초미세 CMOS 장치와 듀얼 폴리 비휘발성 메모리 장치의 집적화를 위한 공정의 측단면도이다.
제2도는 본 발명에 따라 집적된 고성능 초미세 CMOS 장치와 듀얼 폴리 비휘발성 메모리 장치의 회로도이다.
[발명을 실행하기 위한 최적의 모드]
제1(a)도에는 본 발명을 형성함에 있어서 개시 단계의 단면도가 도시되어 있다. 여기에는 P 형으로 도핑된 웰(22)을 포함하는 P 형 도핑된 실리콘 기판(20)과 그 위에 형성된 EPROM(24)이 도시되어 있다. 비록 바람직한 실시예에서는 반도체 기판(20)이 실리콘으로 형성되어 있기는 하지만, 다른 적절한 반도체 재료가 사용될 수 있다. 또한, 기판(20)은 원할 경우 상이한 도전형을 가질수 있다. 더욱이, 바람직한 실시예에서는 EPROM(24)이 사용되었지만, EEPROM도 또한 본 발명의 방법에 사용될 수 있다.
EPROM(24)은 고전압원(30) 및 드레인(2)위에 형성되며 정렬된 두개의 적층 폴리실리콘층(26, 28)으로 구성된다. 두개의 폴리실리콘(26, 28)은 절연 유전체층(34)에 의해 분리되고 재산화 과정을 거친다. 두개의 폴리실리콘층(26, 28)의 재산화 과정후에는 열적 산화물층(36)이 EPROM(24)과 실리콘 기판(20) 위에 형성된다. 본 발명의 바람직한 실시예에서는, 열적 산화물(36)이 대략 200 Å의 깊이로 형성된다.
그 후, 제1(b)도에 도시된 바와 같이, 이 열적 산화물층(36)은 P 형 도핑 웰(22)위의 실리콘 기판 영역(38)으로부터 제거된다. 이 과정에서, 열적 산화물(36)은 고성능 초미세 CMOS 트랜지스터의 얇은 게이트 산화물층이 형성될 실리콘 기판(20)의 활성 영역(38)으로부터 완전히 제거된다. 바람직한 실시예에서는, 열적산화물(36)이 습식 HF 에칭을 이용하여 제거되지만, 당업계에 공지된 여러가지 에칭 기술도 이용될 수 있다.
제1(c)도에서, 실리콘 기판(20)의 활성 영역(38)에는 얇은 게이트 산화물층(40)이 형성된다. 게이트 산화물(40)은 통상 대략 100 내지 150 Å의 두께로 형성된다. 얇은 게이트 산화물(40)의 형성시에는 EPROM(24)의 두개의 폴리실리콘층(26,28)에서 추가의 재산화가 일어난다. 그 결과, 폴리실리콘층(26, 28)은 약 500 Å의 최종 두께로 산화된다. 얇은 게이트 산화물(40)의 형성후에는 실리콘 기판(20)의 P 형 도핑 영역(22)으로 증가형 주입(42)이 행해진다. 증가형 주입(42)은 고성능 초미세 CMOS 트랜지스터의 임계 전압을 조정하는데 사용되는 가벼운 도우즈 BF2주입이거나 그밖의 공지된 도펀트이다.
제1(d)도에 있어서, 제3 폴리실리콘층(44)은 실리콘 기판의 표면위에 증착된다. 그 결과, 얇은 게이트 산화물(40)과 EPROM(24)이 폴리실리콘층(44)으로 덮여진다. 폴리실리콘층(44)은 통상 약 2000 내지 5000 Å의 두께로 증착된다. 다음에, 제 3 폴리실리콘층(44)은 인과 같은 n 형 도펀트로 도핑되며, 그에 따라 제3 폴리실리콘층(44)에서 n+형 전도도가 생성된다.
그 후, 제1(e)도에 도시된 바와 같이, 제3 폴리실리콘 도핑층(44)은 얇은 게이트 산화물(40)위의 영역을 제외하고는 실리콘 기판(20)의 모든 영역에서 제거된다. 이 과정에서, 고성능 초미세 CMOS 트래지스터의 게이트 영역(46)이 형성된다. 제3 폴리시리콘층(44)으로부터 고성능 초미세 CMOS 트랜지스터의 게이트(46)를 형성함에 있어서, 초미세 CMOS 장치는 EPROM 장치(24)로부터 효율적으로 분리되어 상기 두 장치가 별도로 최적화될 수 있게 한다. 그 결과, 트랜지스터는 EPROM(24)에 필요한 12~20 볼트의 높은 프로그래밍 전압에 의해 악영향을 받지 않게 된다. 그 후, 제3 초미세 폴리실리콘층(44)의 증착 동안 첫 번째 두 개의 폴리실리콘층(26, 28)의 측벽상에 증착되어 있을 수도 있는 잔여 폴리실리콘을 제거하기 위해 추가의 에칭 단계가 행해진다.
초미세 CMOS 트랜지스터의 형성은 저전압 소스(48) 및 드레인(50)을 주입하고 저전압 소스(48), 드레인(50) 및 게이트(46)에 금속 접점(도시 생략)을 형성함으로써 완료된다. 그 후, 보호용 코팅으로 상기 장치가 덮혀진다. 본 발명의 바람직한 실시예에서는, N 채널형 고성능 초미세 CMOS 트랜지스터가 형성된다. 그러나, 본 발명의 방법은 P 형 도핑 소스 및 드레인 영역을 포함하는 n 형 도핑웰내에 트랜지스터를 형성함으로써 P 채널형 고성능 초미세 트랜지스터를 형성하는데 적용할수도 있다.
제2도에는, 본 발명의 초미세 CMOS 장치 및 EPROM(24)의 집적화를 예시하는 회로가 도시되어 있다. EPROM(24)과 이 EPROM(24)에 액세스하는데 사용되는 고성능 초미세 CMOS 트랜지스터(60)는 컬럼 라인(62) 및 접지 라인(64) 사이에 직렬로 결합된다. 초미세 CMOS 트랜지스터(60)의 드레인 단자는 금속 접점(66)을 통해 컬럼 라인(62)에 접속된다. 트랜지스터(60)의 게이트는 액세스 라인(68)에 결합된다. 또한, EPROM(24)의 게이트는 판독 라인(70)에 접속된다. 이 때, 고속 초미세 CMOS 트랜지스터(60)가 EPROM(24)에 액세스하는데 사용될 수 있다.
다시 제1도에 있어서, 전술한 바와 같이, 본 발명은 종래 기술에 비해 몇가지 장점을 가지고 있다. 제3 폴리실리콘층(44)은 EPROM(24)의 형성시에 요구되는 중요한 재산화 과정을 거칠 필요가 없이 고성능 초미세 CMOS 트랜지스터가 형성될 수 있게 한다.
초미세 CMOS 트랜지스터를 사용함으로써, EPROM은 종래의 표준 트랜지스터보다도 훨씬 고속으로 액세스 및 판독될 수 있다. 또한, 제3 폴리실리콘층(44)은 초미세 CMOS 트랜지스터와 EPROM(24)을 분리시켜 이들이 별도로 최적화될 수 있게 한다. 그 결과, 이들 두 장치는 서로의 특성 또는 신뢰도를 절충할 필요없이 이용될 수 있다.
또한, 상기 두 장치는 동일 공정으로 제조될 수 있기 때문에, 제조 공정을 생략함으로써 시스템의 제조 비용을 줄일 수 있을 뿐만 아니라 제조 공정의 수율 및 신뢰도를 향상시킬 수 있다.

Claims (7)

  1. 비휘발성 메모리 플로팅 게이트 트랜지스터에 인접하게 초미세 CMOS 트랜지스터를 각각 포함하는 복수의 비휘발성 메모리 셀을 각각 비휘발성 메모리 셀의 어레이로 형성하는 방법에 있어서, 제1 도전형의 반도체 기판을 제공하는 단계와; 상기 기판상에 제1 게이트 산화물층, 상기 제1 게이트 산화물층상에 제1 폴리실리콘층, 상기 제1 폴리실리콘층상에 제2 게이트 산화물층 및 상기 제2 게이트 산화물층상에 제2 폴리실리콘층을 갖는 비휘발성 메모리 플로팅 게이트 트랜지스터를 상기 반도체 기판의 제1 영역에 형성하여, 상기 제1 게이트 산화물층에 의해 상기 기판과 분리되고 상기 제2 게이트 산화물층에 의해 서로 분리된 상태로 상기 제1 영역의 일부분위에 적층되어 정렬된 한쌍의 폴리실리콘 게이트를 형성하는 단계를 포함하며, 비휘발성 메모리 플로팅 게이트 트랜지스터는 상기 적층된 한쌍의 폴리실리콘 게이트에 근접한 상기 반도체기판의 제1 영역상에 형성된 제2 도전형의 도핑된 소스 및 드레인 영역을 추가로 가지며; 상기 비휘발성 메모리 플로팅 게이트 트랜지스터 및 상기 반도체 기판위에 적어도 12 볼트의 프로그래밍 전압을 견디기에 충분한 바람직한 최종 열적 산화물 두께의 소정 부분인 제1 두께로 형성되는 열적 산화물층을 형성하는 단계와; 필드 산화물 영역에 의해 상기 플로팅 게이트 트랜지스터와는 분리되지만 상기 제1 영역에 인접하게 위치되는 상기 기판의 제2 영역으로부터 상기 제2 영역만을 남기도록 상기 열적 산화물을 완전히 제거하는 단계와; 상기 기판의 상기 제2 영역위에 제2 두께로 형성되는 제3 게이트 산화물층을 형성하는 단계를 포함하며, 상기 제1 및 제2 두께의 합은 상기 바람직한 최종 열적 산화물 두께와 실질적을 동일하고; 상기 비휘발성 메모리 플로팅 게이트 트랜지스터 및 상기 제3 게이트 산화물층위에 제3 폴리실리콘층을 형성하는 단계와; 상기 제2 영역의 일부분을 제외하고는 모든 영역의 상기 제3 폴리실리콘층을 선택적으로 제거하여 초미세 CMOS 트랜지스터의 폴리실리콘 게이트를 형성하는 단계와; 상기 초미세 CMOS 트랜지스터의 상기 폴리실리콘 게이트에 인접한 상기 반도체 기판의 상기 제2 영역의 일부로 상기 제2 도전형의 도펀트를 주입하여 상기 초미세 CMOS 트랜지스터의 소스 및 드레인 영역을 형성하는 단계와; 상기 초미세 CMOS 트랜지스터 및 상기 비휘발성 메모리 플로팅 게이트 트랜지스터에 금속 접점을 형성하는 단계를 포함하며, 상기 접점은 상기 비휘발성 메모리 플로팅 게이트 트랜지스터의 드레인을 상기 초미세 CMOS 트랜지스터의 소스에 결합시키고, 상기 초미세 CMOS 트랜지스터의 드레인을 상기 어레이의 비트 라인에 결합시키며, 상기 비휘발성 메모리 플로팅 게이트 트랜지스터의 소스를 접지 전위에 결합시키고, 상기 초미세 CMOS 트랜지스터의 폴리실리콘 게이트를 액세스 라인에 결합시키며, 상기 비휘발성 메모리 플로팅 게이트 트랜지스터의 제2 폴리실리콘 게이트를 판독 라인에 결합시키는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 열적 산화물층을 형성하기 전에 상기 비휘발성 메모리 플로팅 게이트 트랜지스터의 상기 적층된 한쌍의 폴리실리콘 게이트의 적어도 하나의 폴리재산화 단계를 추가로 포함하여, 후속하여 형성되는 상기 초미세 CMOS 트랜지스터의 성능을 저하시키지 않고 상기 비휘발성 메모리 플로팅 게이트 트랜지스터의 전하 보존 특성이 향상되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 바람직한 최종 열적 산화물 두께는 대략 500 Å이고, 상기 초미세 CMOS 트랜지스터의 상기 제3 게이트 산화물 제2 두께는 200 Å 보다 작은 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 제3 게이트 산화물은 100 내지 150 Å 사이의 두께로 형성되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 비휘발성 메모리 플로팅 게이트 트랜지스터는 EPROM 트랜지스터인 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 비휘발성 메모리 플로팅 게이트 트랜지스터는 EEPROM 트랜지스터인 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 초미세 CMOS 트랜지스터 및 상기 비휘발성 메모리 플로팅 게이트 트랜지스터를 포함하는 상기 반도체 기판을 상기 금속 접점의 형성후에 보호용 코팅으로 덮는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69528971D1 (de) * 1995-06-30 2003-01-09 St Microelectronics Srl Herstellungsverfahren eines Schaltkreises, der nichtflüchtige Speicherzellen und Randtransistoren von mindestens zwei unterschiedlichen Typen enthält, und entsprechender IC
DE19614010C2 (de) * 1996-04-09 2002-09-19 Infineon Technologies Ag Halbleiterbauelement mit einstellbarer, auf einem tunnelstromgesteuerten Lawinendurchbruch basierender Stromverstärkung und Verfahren zu dessen Herstellung
US5937310A (en) * 1996-04-29 1999-08-10 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
US5882993A (en) * 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
JPH10247725A (ja) * 1997-03-05 1998-09-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5872376A (en) * 1997-03-06 1999-02-16 Advanced Micro Devices, Inc. Oxide formation technique using thin film silicon deposition
US5962914A (en) * 1998-01-14 1999-10-05 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
KR100258881B1 (ko) * 1998-02-27 2000-06-15 김영환 반도체 소자의 제조 방법
US6531364B1 (en) 1998-08-05 2003-03-11 Advanced Micro Devices, Inc. Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer
TW449919B (en) 1998-12-18 2001-08-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
DE69942862D1 (de) * 1999-12-06 2010-11-25 St Microelectronics Srl Herstellungsverfahren für nicht-flüchtige Schwebegatespeicherzellen und Kontrollschaltkreis
TW587314B (en) * 2003-02-19 2004-05-11 Winbond Electronics Corp Method of fabricating flash memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58184768A (ja) * 1982-04-23 1983-10-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5194924A (en) * 1984-05-23 1993-03-16 Hitachi, Ltd. Semiconductor device of an LDD structure having a floating gate
JPS62150781A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 半導体集積回路装置の製造方法
IT1237894B (it) * 1989-12-14 1993-06-18 Sgs Thomson Microelectronics Processo per la fabbricazione di circuiti integrati comprendenti componenti elettronici di due tipi diversi aventi ciascuno coppie di elettrodi ricavati dagli stessi strati di silicio policristallino e separati da dielettrici diversi
JP3168617B2 (ja) * 1990-07-13 2001-05-21 株式会社日立製作所 不揮発性半導体記憶装置の製造方法
US5188976A (en) * 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
US5175120A (en) * 1991-10-11 1992-12-29 Micron Technology, Inc. Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors

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