JPH10247725A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH10247725A
JPH10247725A JP9050312A JP5031297A JPH10247725A JP H10247725 A JPH10247725 A JP H10247725A JP 9050312 A JP9050312 A JP 9050312A JP 5031297 A JP5031297 A JP 5031297A JP H10247725 A JPH10247725 A JP H10247725A
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layer
oxide film
semiconductor
impurity
forming
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Shuichi Ueno
修一 上野
Yoshiki Okumura
喜紀 奥村
Shigenobu Maeda
茂伸 前田
Shigeto Maekawa
繁登 前川
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Original Assignee
Mitsubishi Electric Corp
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Abstract

(57)【要約】 【課題】 しきい値と拡散層リークとのトレードオフ関
係を解消するとともに、ゲート酸化膜の形成を複数回に
分けて行う必要のない半導体装置および製造方法を提供
する。 【解決手段】 Ｎチャネル型ＭＯＳトランジスタＴ４１
〜Ｔ４３のゲート電極４Ａ〜４Ｃにおいては、不純物ド
ーズ量がそれぞれ異なっているので、不純物濃度もそれ
ぞれ異なり、しきい値が高い事を期待される順に、ゲー
ト電極中の不純物濃度は低く構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に１つのチップ内に複数種類のト
ランジスタを作り込む半導体装置およびその製造方法に
関するものである。
【０００２】
【従来の技術】１つのチップ内に複数種類のトランジス
タ（例えば要求スペックの異なる）を作り込んだ半導体
装置として、以下に４つの従来例を挙げて説明する。
【０００３】＜第１の従来例＞ ＜ＤＲＡＭの全体構成＞まず、第１の従来例として、複
数種類のトランジスタを作り込んだＤＲＡＭ６００の構
成および製造方法について説明する。図６６にＤＲＡＭ
６００の構成（セル配置）を示す。
【０００４】ＤＲＡＭ６００は、データを蓄積するメモ
リセルアレイ部６０１だけでなく、周辺回路部（アドレ
スバッファ６０２、Ｘデコーダ６０３、Ｙデコーダ６０
４）、ロウ／カラムクロック部６０５、Ｉ／Ｏパス部６
０６、リフレッシュ部６０７）やセンスアンプ部６０８
なども備えている。
【０００５】いずれの部位もトランジスタにより構成さ
れているが、それぞれの部位により要求される特性が異
なる。例えばメモリセルアレイ部６０１では、漏れ電流
によるデータの消失を防ぐため低リーク電流であること
が求められる。また、周辺回路部では高速動作を行うた
め電流量が多いことが求められている。さらに、センス
アンプ部６０８はハイレベルとローレベルを区別するた
め、例えばハイレベルの半分の電圧で動作させなければ
ならない。このため、センスアンプ部６０８に用いられ
るトランジスタには低電圧での動作が要求される。つま
り、１チップのＤＲＡＭ内で特性の異なる数種類のトラ
ンジスタが必要となるのである。
【０００６】例えばしきい値を比較すると、メモリセル
アレイ部のトランジスタは１Ｖ程度、周辺回路部のトラ
ンジスタは０．８Ｖ程度で、センスアンプ部のトランジ
スタは０．４Ｖにまで抑える必要が生じる。
【０００７】＜各トランジスタの構成＞これらの特性が
異なるトランジスタを１チップ内に作るため、従来はチ
ャネルドープ層の不純物プロファイルをトランジスタに
合わせて変えることで対応していた。以下、チャネルド
ープの不純物濃度をトランジスタにより変化させた例に
ついて説明する。
【０００８】図６７は従来の製造方法により製造したＤ
ＲＡＭの構成例（部分図）であり、センスアンプ部、周
辺回路部、メモリセルアレイ部に用いられるＮチャネル
型ＭＯＳトランジスタＴ１〜Ｔ３の断面をそれぞれ示し
ている。
【０００９】図６７において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ１〜Ｔ３は同一の半導体基板１（Ｐ型）上に
形成されたＰ型のウエル層１０１内に形成されている。
ウエル層１０１はウエル層１０１内に形成されたチャネ
ルカット層１０２と、ＬＯＣＯＳ層２とで素子間分離さ
れ、Ｎチャネル型ＭＯＳトランジスタＴ１〜Ｔ３は、そ
れぞれ素子間分離された領域に形成されている。
【００１０】センスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ１は、ウエル層１０１内に独立して平行に形
成された１対のソース・ドレイン層１０６と、当該ソー
ス・ドレイン層１０６の向かい合う端縁部に接して形成
された１対の低ドープドレイン層（以後、ＬＤＤ層と呼
称）１０７とを備えている。
【００１１】そして、ＬＤＤ層１０７の上部にはゲート
酸化膜３が形成され、当該ゲート酸化膜３の上部にはゲ
ート電極４が形成されている。また、ゲート酸化膜３お
よびゲート電極４の側面にはサイドウォール酸化膜５が
形成されている。また、ゲート電極４の下層のウエル層
１０１内には、チャネルドープ層１０３が形成されてい
る。
【００１２】周辺回路部のＮチャネル型ＭＯＳトランジ
スタＴ２は、ウエル層１０１内に独立して平行に形成さ
れた１対のソース・ドレイン層１０６と、当該ソース・
ドレイン層１０６の向かい合う端縁部に接して形成され
た１対のＬＤＤ層１０７とを備えている。
【００１３】そして、ＬＤＤ層１０７の上部にはゲート
酸化膜３が形成され、当該ゲート酸化膜３の上部にはゲ
ート電極４が形成されている。また、ゲート酸化膜３お
よびゲート電極４の側面にはサイドウォール酸化膜５が
形成されている。また、ゲート電極４の下層のウエル層
１０１内には、チャネルドープ層１０４が形成されてい
る。
【００１４】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ３は、ウエル層１０１内に独立して平行
に形成された一対のソース・ドレイン層１０６と、当該
ソース・ドレイン層１０６の向かい合う端縁部に接して
形成された一対のＬＤＤ層１０７とを備えている。
【００１５】そして、ソース・ドレイン層１０６および
ＬＤＤ層１０７の上部にはゲート酸化膜３が形成され、
当該ゲート酸化膜３の上部にはゲート電極４が形成され
ている。また、ゲート酸化膜３およびゲート電極４の側
面にはサイドウォール酸化膜５が形成されている。ま
た、ゲート電極４の下層のウエル層１０１内には、チャ
ネルドープ層１０５が形成されている。なお、メモリセ
ルアレイ部はゲートアレイ構造となっており、隣合うゲ
ートどうしが１のソース・ドレイン層１０６を共有する
構造となっており、その構造が連続して配設された構成
となっている。
【００１６】なお、表１にＮチャネル型ＭＯＳトランジ
スタＴ１〜Ｔ３の構成諸元を示す。
【００１７】
【表１】
【００１８】表１において、Ｎチャネル型ＭＯＳトラン
ジスタＴ１〜Ｔ３のそれぞれのチャネルドープ層形成時
の不純物ドーズ量は、１×１０12／ｃｍ2、３×１０12
／ｃｍ2、５×１０12／ｃｍ2となっている。なお、注入
不純物は何れもボロン（Ｂ）であり、注入エネルギーは
何れも５０ｋｅＶである。
【００１９】また、図６７で示したセンスアンプ部、周
辺回路部、およびメモリセルアレイ部のＮチャネル型Ｍ
ＯＳトランジスタＴ１〜Ｔ３における、Ａ−Ａ’線、Ｂ
−Ｂ’線、およびＣ−Ｃ’線による断面部分の不純物プ
ロファイルを図６８に示す。
【００２０】図６８において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、横軸は図
に向かって左側から順に、ゲート電極（ポリシリコン
層）、ゲート酸化膜（ＳｉＯ2層）、ウエル層（バルク
シリコン層）となっている。
【００２１】ゲート電極における不純物濃度は表１に示
すように、何れのトランジスタにおいても同じ量で均一
になるように形成されているので、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線は重なり合う直線で示される
が、ウエル層においては、先に説明したように、しきい
値の要求が低いトランジスタ（Ｔ１＜Ｔ２＜Ｔ３の順）
ほどチャネルドーズ量は少なく、酸化膜−バルク界面で
の不純物濃度が低くなっている。なお、各プロファイル
のピーク位置は、それぞれのチャネルドープ層の形成位
置にほぼ等しい。
【００２２】＜各トランジスタの製造方法＞以下に、図
６７で示したセンスアンプ部、周辺回路部、およびメモ
リセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ１
〜Ｔ３の製造方法について、図６９〜図７４を用いて説
明する。
【００２３】まず、図６７に示す工程において、Ｐ型の
半導体基板１の表面にロコス法によりＬＯＣＯＳ層（フ
ィールド酸化膜）２を、例えば４０００オングストロー
ムの厚さに形成する。続いて、例えばボロンイオンを、
７００ｋｅＶのエネルギーで、１×１０13／ｃｍ2のド
ーズ量を注入することで、半導体基板１内にＰ型のウエ
ル領域１０１を形成する。なお、半導体基板１内にはＰ
チャネル型ＭＯＳトランジスタを形成するためにＮ型の
ウエル領域も形成されるが、説明および図示は省略す
る。次に、例えばボロンイオンを、１３０ｋｅＶのエネ
ルギーで、５×１０12／ｃｍ2のドーズ量を注入するこ
とで、半導体基板１内にチャネルカット層１０２を形成
する。なお、チャネルカット層１０２は、ＬＯＣＯＳ層
２とで素子間分離領域を形成するような形状に形成す
る。
【００２４】次に、図７０に示す工程において、ウエル
領域１０１内の所定位置に、センスアンプ部のトランジ
スタＴ１に合わせた最も不純物濃度の低いチャネルドー
プ層１０３を形成する。このとき、周辺回路部およびメ
モリセルアレイ部のトランジスタＴ２およびＴ３の形成
領域にもチャネルドープ層１０３が形成される。なお、
チャネルドープ層１０３の形成は、例えばボロンイオン
を、５０ｋｅＶのエネルギーで、１×１０12／ｃｍ2の
ドーズ量を注入することで行う。
【００２５】次に、図７１に示す工程において、センス
アンプ部の上部にレジストマスクＲ２０１を形成し、周
辺回路部およびメモリセルアレイ部のチャネルドープ層
１０３に選択的に不純物を追加注入し、周辺回路部のト
ランジスタＴ２に合わせた不純物濃度のチャネルドープ
層１０４を形成する。このとき、メモリセルアレイ部の
トランジスタＴ３の形成領域にもチャネルドープ層１０
４が形成される。なお、チャネルドープ層１０４の形成
は、例えばボロンイオンを、５０ｋｅＶのエネルギー
で、２×１０12／ｃｍ2のドーズ量を注入することで行
う。
【００２６】次に、図７２に示す工程において、センス
アンプ部および周辺回路部の上部にレジストマスクＲ２
０２を形成し、メモリセルアレイ部のチャネルドープ層
１０４に選択的に不純物を追加注入し、メモリセルアレ
イ部のトランジスタＴ３に合わせた不純物濃度のチャネ
ルドープ層１０５を形成する。なお、チャネルドープ層
１０５の形成は、例えばボロンイオンを、５０ｋｅＶの
エネルギーで、２×１０12／ｃｍ2のドーズ量を注入す
ることで行う。
【００２７】次に、図７３に示す工程において、半導体
基板１の主面上にゲート酸化膜３となる酸化膜３１を熱
酸化法により形成した後、その上にゲート電極材料とし
て、例えばドープトポリシリコン層４１をＣＶＤ法にて
形成する。なお、酸化膜３１の厚みは１００オングスト
ローム程度、ドープトポリシリコン層４１の厚みは２０
００オングストローム程度で、その不純物としてはリン
（Ｐ）を使用し、濃度は５×１０20／ｃｍ3程度であ
る。
【００２８】次に、図７４に示す工程において、ドープ
トポリシリコン層４１の上部にレジストマスクＲ２０３
を形成し、パターンニングによりゲート電極４およびゲ
ート酸化膜３を形成する。
【００２９】次に、センスアンプ部、周辺回路部、メモ
リセルアレイ部にイオン注入によりＬＤＤ層１０７を形
成した後、ゲート酸化膜３およびゲート電極４の側面
に、約１０００オングストロームの厚さのサイドウォー
ル酸化膜５を形成する。そして、サイドウォール酸化膜
５をマスクとして、イオン注入によりソース・ドレイン
層１０６を形成することで、図６７に示すＤＲＡＭの構
成が得られる。
【００３０】ここで、ＬＤＤ層１０７は、例えば砒素
（Ａｓ）イオンを３０ｋｅＶのエネルギーで、１×１０
13／ｃｍ2のドーズ量を注入することで形成する。ま
た、ソース・ドレイン層１０６は、例えば砒素イオンを
５０ｋｅＶのエネルギーで、５×１０15／ｃｍ2のドー
ズ量を注入した後、８５０℃で６０分間アニールするこ
とで形成する。
【００３１】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＤＲ
ＡＭが形成されるが、それらの工程の説明および図示は
省略する。
【００３２】＜従来のＤＲＡＭの問題点＞以上説明した
ように、従来のＤＲＡＭにおいては、センスアンプ部、
周辺回路部、メモリセルアレイ部などで使用される、特
性が異なるトランジスタを１チップ内に作るため、チャ
ネルドープ層の不純物濃度をトランジスタに合わせて変
えることでしきい値の調整をしていた。
【００３３】しかし、チャネルドープ層の不純物濃度が
高くなると、しきい値が上がるのと同時に、例えば拡散
層と基板との接合部分での不純物濃度が高くなるため拡
散層からの漏れ電流（拡散層リーク）が多くなる。つま
り、しきい値と拡散層リークとはトレードオフの関係を
有し、しきい値が決まると漏れ電流も一義的に決定さ
れ、回路設計は両者のトレードオフ関係により制約を受
けていた。
【００３４】＜第２の従来例＞ ＜フラッシュメモリの全体構成＞第２の従来例として、
複数種類のトランジスタを作り込んだフラッシュメモリ
７００の構成および製造方法について説明する。
【００３５】図７５にはフラッシュメモリ７００の構成
（セル配置）を示している。一般にＤＲＡＭに比べてフ
ラッシュメモリの異なる点は、例えば１０Ｖといった高
い電圧を書込動作や消去動作で用いることである。この
ため、図７５に示すフラッシュメモリ７００において
は、昇圧回路としてチャージポンプ回路７１０を備えて
いる。
【００３６】そして、フラッシュメモリ７００は、デー
タを蓄積するメモリセルアレイ部７０１だけでなく、Ｘ
デコーダー７０３やＹデコーダー７０４など昇圧後に使
われる高耐圧部、周辺回路部（例えば、アドレスバッフ
ァ７０２、ロウ／カラムクロック部７０５、Ｉ／Ｏパス
部７０６、データレジスタ部７０７、センスアンプ部７
０８、動作制御部７０９なども備えている。いずれの部
位もトランジスタにより構成されているが、使用電圧の
差異により、数種類の特性の異なるトランジスタが必要
となる。
【００３７】例えば、メモリセルアレイ部７０１でのト
ランジスタでは、トンネル酸化膜の信頼性を保証するた
め、例えば１００オングストローム程度の酸化膜厚が必
要である。しかし、周辺回路部では高速動作を行うため
電流量が多いことが求められており、酸化膜厚はメモリ
セルアレイ部７０１に比べて薄く設定されることが多
い。ただし、高耐圧部では、１０Ｖの電圧に耐えうるト
ランジスタが必要となる。このため、例えば２５０オン
グストロームといった厚い酸化膜を用いる必要が生じ
る。すなわち、１チップのフラッシュメモリ内で酸化膜
厚の異なる数種類のトランジスタが必要となる。
【００３８】＜各トランジスタの構成＞以下では、酸化
膜厚をトランジスタにより変化させた例について説明す
る。図７６は従来の製造方法により製造したフラッシュ
メモリの構成例（部分図）であり、高耐圧部、周辺回路
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ１１〜Ｔ１３の断面をそれぞれ示して
いる。
【００３９】図７６において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ１１〜Ｔ１３は同一の半導体基板２１（Ｐ
型）上に形成されたＰ型のウエル層１２１内に形成され
ている。ウエル層１２１は、ウエル層１２１内に形成さ
れたチャネルカット層１２２と、ＬＯＣＯＳ層２２とで
素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ１
１〜Ｔ１３は、それぞれ素子間分離された領域に形成さ
れている。
【００４０】高耐圧部のＮチャネル型ＭＯＳトランジス
タＴ１１は、ウエル層１２１内に独立して平行に形成さ
れた１対のソース・ドレイン層１２６と、当該ソース・
ドレイン層１２６の向かい合う端縁部に接して形成され
た１対のＬＤＤ層１２７とを備えている。
【００４１】そして、ＬＤＤ層１２７の上部にはゲート
酸化膜２６が形成され、当該ゲート酸化膜２６の上部に
はゲート電極２９が形成されている。また、ゲート酸化
膜２６およびゲート電極２９の側面にはサイドウォール
酸化膜３０が形成されている。また、ゲート電極２９の
下層のウエル層１２１内には、チャネルドープ層１２３
が形成されている。
【００４２】周辺回路部のＮチャネル型ＭＯＳトランジ
スタＴ１２は、ウエル層１２１内に独立して平行に形成
された１対のソース・ドレイン層１２６と、当該ソース
・ドレイン層１２６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１２７とを備えている。
【００４３】そして、ＬＤＤ層１２７の上部にはゲート
酸化膜２５が形成され、当該ゲート酸化膜２５の上部に
はゲート電極２９が形成されている。また、ゲート酸化
膜２５およびゲート電極２９の側面にはサイドウォール
酸化膜３０が形成されている。また、ゲート電極２９の
下層のウエル層１２１内には、チャネルドープ層１２４
が形成されている。
【００４４】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ１３は、ウエル層１２１内に独立して平
行に形成された一対のソース・ドレイン層１２６を備
え、ソース・ドレイン層１２６の端縁部上部にはトンネ
ル酸化膜２３が形成され、当該トンネル酸化膜２３の上
部にはフローティングゲート電極２７、層間絶縁膜２
４、コントロールゲート電極２８が順次形成されてい
る。
【００４５】また、トンネル酸化膜２３、フローティン
グゲート電極２７、層間絶縁膜２４、コントロールゲー
ト電極２８の側面にはサイドウォール酸化膜３０が形成
されている。
【００４６】また、フローティングゲート電極２７の下
層のウエル層１２１内には、チャネルドープ層１２５が
形成されている。なお、メモリセルアレイ部はゲートア
レイ構造となっており、隣合うゲートどうしが１のソー
ス・ドレイン層１２６を共有する構造となっており、そ
の構造が連続して配設された構成となっている。
【００４７】図７６に示すフラッシュメモリにおいて特
徴的なのは、高耐圧部のＮチャネル型ＭＯＳトランジス
タＴ１１のゲート酸化膜２６の厚みが最も厚く、メモリ
セルアレイ部のＮチャネル型ＭＯＳトランジスタＴ１３
のトンネル酸化膜２３、周辺回路部Ｎチャネル型ＭＯＳ
トランジスタＴ１２のゲート酸化膜２５の順に厚みが薄
くなっている点である。
【００４８】図７７に各ゲート酸化膜の厚みを示す。図
７７において、横軸左側から順に高耐圧部、周辺回路
部、メモリセルアレイ部のそれぞれのＮチャネル型ＭＯ
Ｓトランジスタを表示している。
【００４９】なお、表２にＮチャネル型ＭＯＳトランジ
スタＴ１１〜Ｔ１３の構成諸元を示す。
【００５０】
【表２】
【００５１】表２において、Ｎチャネル型ＭＯＳトラン
ジスタＴ１１〜Ｔ１３のそれぞれのゲート酸化膜の厚み
は、２５０オングストローム、８０オングストローム、
１００オングストロームとなっている。
【００５２】＜各トランジスタの製造方法＞以下に、図
７６で示した高耐圧部、周辺回路部、およびメモリセル
アレイ部のＮチャネル型ＭＯＳトランジスタＴ１１〜Ｔ
１３の製造方法について、図７８〜図９１を用いて説明
する。
【００５３】まず、図７８に示す工程において、Ｐ型の
半導体基板２１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）２２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板２１内にＰ
型のウエル領域１２１を形成する。なお、半導体基板２
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板２１内にチャネルカット層１
２２を形成する。なお、チャネルカット層１２２は、Ｌ
ＯＣＯＳ層２２とで素子間分離領域を形成するような形
状に形成する。
【００５４】次に、ウエル領域１２１内の高耐圧部、周
辺回路部、メモリセルアレイ部のそれぞれの所定位置
に、チャネルドープ層１２０を形成する。なお、チャネ
ルドープ層１２０の形成は、例えばボロンイオンを、５
０ｋｅＶのエネルギーで、５×１０12／ｃｍ2のドーズ
量を注入することで行う。
【００５５】次に、図７９に示す工程において、半導体
基板２１の主面上にトンネル酸化膜２３となる酸化膜２
３１を熱酸化法により形成した後、その上にゲート電極
材料として、例えばドープトポリシリコン層２７１をＣ
ＶＤ法にて形成する。なお、酸化膜２３１の厚みは１０
０オングストローム程度、ドープトポリシリコン層２７
１の厚みは１０００オングストローム程度で、その不純
物としてはリン（Ｐ）を使用し、濃度は１×１０20／ｃ
ｍ3程度である。
【００５６】次に、図８０に示す工程において、メモリ
セルアレイ部におけるドープトポリシリコン層２７１の
上部に選択的にレジストマスクＲ２２１を形成する。こ
の場合、レジストマスクＲ２２１はメモリセルアレイ部
のゲート幅方向に沿って形成される。そして、レジスト
マスクＲ２２１で覆われていない部分のドープトポリシ
リコン層２７１を異方性エッチングにより除去する。こ
の状態を図８１に示す。
【００５７】図８１は、図８０を上面側（レジストマス
クＲ２２１を形成する側）から見た平面図であり、レジ
ストマスクＲ２２１はメモリセルアレイ部において、規
則的に配列された矩形の島状をなすように形成されてい
る。なお、レジストマスクＲ２２１は、矩形の島状をな
す活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ上を覆
うように形成されている。また、高耐圧部および周辺回
路部においてはレジストマスクＲが形成されていないの
で、活性層ＡＬが露出している。
【００５８】次に、レジストマスクＲ２２１を除去した
後、図８２に示す工程において、ドープトポリシリコン
層２７１上に、フローティングゲートとコントロールゲ
ートとを絶縁する層間絶縁膜２４となる絶縁膜２４１を
ＣＶＤ法にて形成する。なお、この膜はＴＥＯＳ（tetr
aethyl orthosilicate）膜、窒化膜（Ｓｉ3Ｎ4）、ＴＥ
ＯＳ膜を順に積層した構成となっており、それぞれの膜
厚は１００オングストロームである。また、層間絶縁膜
２４はＯＮＯ膜と呼称される場合もある。また、絶縁膜
２４１は高耐圧部および周辺回路部上にも形成される。
【００５９】次に、図８３に示す工程において、メモリ
セルアレイ部の絶縁膜２４１上をレジストマスクＲ２２
２で覆い、その他の領域の絶縁膜２４１を全て除去す
る。この場合、その他の領域においては酸化膜２３１も
除去する。この状態を図８４に示す。
【００６０】図８４は、図８３を上面側（レジストマス
クＲ２２２を形成する側）から見た平面図であり、レジ
ストマスクＲ２２２はメモリセルアレイ部全域を覆うよ
うに形成されているが、高耐圧部および周辺回路部にお
いてはレジストマスクＲ２２２が形成されていないの
で、活性層ＡＬが露出している。
【００６１】次に、レジストマスクＲ２２２を除去した
後、図８５に示す工程において、半導体基板２１の主面
全面にゲート酸化膜２６となる酸化膜２６１を熱酸化法
により形成する。このときメモリセルアレイ部上の絶縁
膜２４１は、窒化膜を含んでいるため酸化されることは
なく、その厚さは保たれる。なお、酸化膜２６１の厚み
は１７０オングストローム程度である。
【００６２】次に、図８６に示す工程において、周辺回
路部以外の領域をレジストマスクＲ２２３で覆い、周辺
回路部上の酸化膜２６１をウエットエッチングにより除
去する。この状態を図８７に示す。
【００６３】図８７は、図８６を上面側（レジストマス
クＲ２２３を形成する側）から見た平面図であり、レジ
ストマスクＲ２２３はメモリセルアレイ部および高耐圧
部の全域を覆うように形成されているが、周辺回路部に
おいてはレジストマスクＲ２２３が形成されていないの
で、活性層ＡＬが露出している。
【００６４】次に、レジストマスクＲ２２３を除去した
後、図８８に示す工程において、ゲート酸化膜２５とな
る酸化膜２５１を熱酸化法により形成する。このときメ
モリセルアレイ部上の絶縁膜２４１は、窒化膜を含んで
いるため酸化されることはなく、その厚さは保たれる
が、高耐圧部では酸化膜２６１が成長し膜厚が増加する
ことになる。なお、酸化膜２５１の厚みは８０オングス
トローム程度であり、酸化膜２６１は２５０オングスト
ローム程度に成長する。
【００６５】次に、図８９に示す工程において、半導体
基板２１の主面全面に、ゲート電極材料として、例えば
ドープトポリシリコン層２９１をＣＶＤ法にて形成す
る。なお、ドープトポリシリコン層２９１の厚みは２０
００オングストローム程度で、その不純物としてはリン
（Ｐ）を使用し、濃度は５×１０20／ｃｍ3程度であ
る。
【００６６】次に、図９０に示す工程において、ドープ
トポリシリコン層２９１の上部にレジストマスクＲ２２
４を形成してパターンニングを行う。この状態を図９１
に示す。
【００６７】図９１は、図９０を上面側（レジストマス
クＲ２２４を形成する側）から見た平面図であり、レジ
ストマスクＲ２２４は、矩形状の活性領域ＡＬに垂直に
なるように形成されている。
【００６８】このパターンニングにより、高耐圧部にお
いては、ゲート酸化膜２６およびゲート電極２９を、周
辺回路部においては、ゲート酸化膜２５およびゲート電
極２９を、メモリセルアレイ部においては、トンネル酸
化膜２３、フローティングゲート電極２７、層間絶縁膜
２４、コントロールゲート電極２８を形成する。
【００６９】次に、高耐圧部、周辺回路部にイオン注入
によりＬＤＤ層１２７を形成した後、ゲート酸化膜２６
およびゲート電極２９の側面、ゲート酸化膜２５および
ゲート電極２９の側面、トンネル酸化膜２３、フローテ
ィングゲート電極２７、層間絶縁膜２４、コントロール
ゲート電極２８の側面に、約１０００オングストローム
の厚さのサイドウォール酸化膜３０を形成する。そし
て、サイドウォール酸化膜３０をマスクとして、イオン
注入によりソース・ドレイン層１２６を形成すること
で、図７６に示すフラッシュメモリの構成が得られる。
【００７０】ここで、ＬＤＤ層１２７は、例えば砒素イ
オンを３０ｋｅＶのエネルギーで、１×１０13／ｃｍ2
のドーズ量を注入することで形成する。また、ソース・
ドレイン層１２６は、例えば砒素イオンを５０ｋｅＶの
エネルギーで、５×１０15／ｃｍ2のドーズ量を注入し
た後、８５０℃で６０分間アニールすることで形成す
る。
【００７１】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりフラ
ッシュメモリが形成されるが、それらの工程の説明およ
び図示は省略する。
【００７２】＜従来のフラッシュメモリの問題点＞以上
説明したように、従来のフラッシュメモリにおいては、
従来のＤＲＡＭ同様、しきい値と拡散層リークはトレー
ドオフの関係を有するため、回路設計は両者のトレード
オフにより制約を受けることになる。
【００７３】また、１チップのフラッシュメモリ内で酸
化膜厚の異なる数種類のトランジスタを形成する必要か
ら、酸化膜の形成を複数回に分けて行う場合が生じる。
例えば、高耐圧部では、酸化膜２６１は、レジストマス
クＲ２２３を除去する工程（図８６）等を経て、酸化膜
２５１を形成する際にさらに成長させる（図８８）こと
になる。すなわち、ゲート酸化膜２６１を２回に分けて
行うことになる。このため、不純物混入の機会が増える
などしてゲート酸化膜２６１の信頼性劣化が生じたり、
膜厚の制御性が悪くなって、高耐圧部のＮチャネル型Ｍ
ＯＳトランジスタＴ１１の信頼性が損なわれるなどの問
題が生じていた。
【００７４】＜第３の従来例＞ ＜ロジック回路を有したＤＲＡＭの全体構成＞次に、第
３の従来例として、ロジック回路を有したＤＲＡＭ（以
後、ＬＯＧＩＣ ｉｎ ＤＲＡＭと呼称）８００の構成
および製造方法について説明する。
【００７５】ＬＯＧＩＣ ｉｎ ＤＲＡＭ８００は、ロ
ジック回路を同一チップ内に作りこむことにより、独立
した別チップとして作られたＤＲＡＭとロジック回路と
を組み合わせて使用するより、高性能かつ低コストを実
現できる装置である。
【００７６】図９２に示すように、ＬＯＧＩＣ ｉｎ
ＤＲＡＭ８００はロジック部とＤＲＡＭ部とに大別され
る。ここで、ロジック部では、高速であること、すなわ
ち、高駆動能力と低容量であることが求められている。
また、ＤＲＡＭ部には先に述べたように、低リーク電流
が求められるセルアレイ部や、低電圧での動作が要求さ
れるセンスアンプ部などが含まれている。つまり、１チ
ップのＬＯＧＩＣ ｉｎ ＤＲＡＭ８００においては、
特性の異なる数種類のトランジスタが必要となる。
【００７７】＜各トランジスタの構成＞これらの特性が
異なるトランジスタを１チップ内に作るため、従来はチ
ャネルドープ層の不純物プロファイルや酸化膜厚をトラ
ンジスタに合わせて変えることで対応していた。以下、
ＤＲＡＭ部ではチャネルドープ層の不純物濃度をトラン
ジスタにより変化させた例を、ロジック部では酸化膜厚
をトランジスタにより変化させた例について説明する。
【００７８】図９３は従来の製造方法により製造したＬ
ＯＧＩＣ ｉｎ ＤＲＡＭの構成例（部分図）であり、
ロジック部と、ＤＲＡＭ部内のセンスアンプ部およびメ
モリセルアレイ部に用いられるＮチャネル型ＭＯＳトラ
ンジスタＴ２１〜Ｔ２３の断面をそれぞれ示している。
【００７９】図９３において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ２１〜Ｔ２３は同一の半導体基板５１（Ｐ
型）上に形成されたＰ型のウエル層１５１内に形成され
ている。ウエル層１５１はウエル層１５１内に形成され
たチャネルカット層１５２と、ＬＯＣＯＳ層５２とで素
子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ２１
〜Ｔ２３は、それぞれ素子間分離された領域に形成され
ている。
【００８０】ロジック部のＮチャネル型ＭＯＳトランジ
スタＴ２１は、ウエル層１５１内に独立して平行に形成
された１対のソース・ドレイン層１５６と、当該ソース
・ドレイン層１５６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１５７とを備えている。
【００８１】そして、ＬＤＤ層１５７の上部にはゲート
酸化膜５４が形成され、当該ゲート酸化膜５４の上部に
はゲート電極５５が形成されている。また、ゲート酸化
膜５４およびゲート電極５５の側面にはサイドウォール
酸化膜５６が形成されている。また、ゲート電極５５の
下層のウエル層１５１内には、チャネルドープ層１５５
が形成されている。
【００８２】センスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ２２は、ウエル層１５１内に独立して平行に
形成された１対のソース・ドレイン層１５６と、当該ソ
ース・ドレイン層１５６の向かい合う端縁部に接して形
成された１対のＬＤＤ層１５７とを備えている。
【００８３】そして、ＬＤＤ層１５７の上部にはゲート
酸化膜５３が形成され、当該ゲート酸化膜５３の上部に
はゲート電極５５が形成されている。また、ゲート酸化
膜５３およびゲート電極５５の側面にはサイドウォール
酸化膜５６が形成されている。また、ゲート電極５５の
下層のウエル層１５１内には、チャネルドープ層１５４
が形成されている。
【００８４】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ２３は、ウエル層１５１内に独立して平
行に形成された一対のソース・ドレイン層１５６と、当
該ソース・ドレイン層１５６の向かい合う端縁部に接し
て形成された一対のＬＤＤ層１５７とを備えている。
【００８５】そして、ソース・ドレイン層１５６および
ＬＤＤ層１５７の上部にはゲート酸化膜５３が形成さ
れ、当該ゲート酸化膜５３の上部にはゲート電極５５が
形成されている。また、ゲート酸化膜５３およびゲート
電極５５の側面にはサイドウォール酸化膜５６が形成さ
れている。また、ゲート電極５５の下層のウエル層１５
１内には、チャネルドープ層１５３が形成されている。
なお、メモリセルアレイ部はゲートアレイ構造となって
おり、隣合うゲートどうしが１のソース・ドレイン層１
５６を共有する構造となっており、その構造が連続して
配設された構成となっている。
【００８６】なお、表３にＮチャネル型ＭＯＳトランジ
スタＴ２１〜Ｔ２３の構成諸元を示す。
【００８７】
【表３】
【００８８】表３において、Ｎチャネル型ＭＯＳトラン
ジスタＴ２１〜Ｔ２３のそれぞれのチャネルドープ層形
成時の不純物ドーズ量は、１×１０13／ｃｍ2、１×１
０12/cm2、５×１０12／ｃｍ2となっている。なお、注
入不純物は何れもボロン（Ｂ）であり、注入エネルギー
は何れも５０ｋｅＶである。
【００８９】また、Ｎチャネル型ＭＯＳトランジスタＴ
２１〜Ｔ２３のそれぞれのゲート酸化膜の厚みは、６０
オングストローム、１００オングストローム、１００オ
ングストロームとなっている。
【００９０】また、図９３で示したロジック部、センス
アンプ部、メモリセルアレイ部のＮチャネル型ＭＯＳト
ランジスタＴ２１〜Ｔ２３における、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線による断面部分の不純物プロ
ファイルを図９４に示す。
【００９１】図９４において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、横軸は図
に向かって左側から順に、ゲート電極（ポリシリコン
層）、ゲート酸化膜（ＳｉＯ2層）、ウエル層（バルク
シリコン層）となっている。
【００９２】ゲート電極における不純物濃度は表３に示
すように、何れのトランジスタにおいても同じ量で均一
になるように形成されているので、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線は重なり合う直線（Ａ−Ａ’
線を区別するため図面的には２つの直線で示している）
で示されるが、ウエル層においては、しきい値の要求が
低いセンスアンプ部のトランジスタでは、チャネルドー
ズ量が少なく、酸化膜−バルク界面での不純物濃度も低
い。なお、各プロファイルのピーク位置は、それぞれの
チャネルドープ層の形成位置にほぼ等しい。
【００９３】また、図９５に各ゲート酸化膜の厚みを示
す。図９５において、横軸左側から順にロジック部、セ
ンスアンプ部、メモリセルアレイ部のそれぞれのＮチャ
ネル型ＭＯＳトランジスタを表示している。図９５に示
されるように、ロジック部は、電流駆動能力向上のた
め、ＤＲＡＭ部のセンスアンプ部、メモリセルアレイ部
に比べ、酸化膜厚が薄くなっている。
【００９４】＜各トランジスタの製造方法＞以下に、図
９３で示したロジック部、ＤＲＡＭ部のセンスアンプ部
およびメモリセルアレイ部のＮチャネル型ＭＯＳトラン
ジスタＴ２１〜Ｔ２３の製造方法について、図９６〜図
１０４を用いて説明する。
【００９５】まず、図９６に示す工程において、Ｐ型の
半導体基板５１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）５２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板５１内にＰ
型のウエル領域１５１を形成する。なお、半導体基板５
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板１内にチャネルカット層１５
２を形成する。なお、チャネルカット層１５２は、ＬＯ
ＣＯＳ層２とで素子間分離領域を形成するような形状に
形成する。
【００９６】次に、図９７に示す工程において、ウエル
領域１５１内の所定位置に、センスアンプ部のトランジ
スタＴ２２に合わせた最も不純物濃度の低いチャネルド
ープ層１５４を形成する。このとき、ロジック部および
メモリセルアレイ部のトランジスタＴ２１およびＴ２３
の形成領域にもチャネルドープ層１５４が形成される。
なお、チャネルドープ層１５４の形成は、例えばボロン
イオンを、５０ｋｅＶのエネルギーで、１×１０12／ｃ
ｍ2のドーズ量を注入することで行う。
【００９７】次に、図９８に示す工程において、センス
アンプ部の上部にレジストマスクＲ２５１を形成し、ロ
ジック部およびメモリセルアレイ部のチャネルドープ層
１５４に選択的に不純物を追加注入し、メモリセルアレ
イ部のトランジスタＴ２３に合わせた不純物濃度のチャ
ネルドープ層１５３を形成する。このとき、ロジック部
のトランジスタＴ２１の形成領域にもチャネルドープ層
１５３が形成される。なお、チャネルドープ層１５３の
形成は、例えばボロンイオンを、５０ｋｅＶのエネルギ
ーで、４×１０12／ｃｍ2のドーズ量を注入することで
行う。
【００９８】次に、図９９に示す工程において、センス
アンプ部およびメモリセルアレイ部の上部にレジストマ
スクＲ２５２を形成し、ロジック部のチャネルドープ層
１５３に選択的に不純物を追加注入し、ロジック部のト
ランジスタＴ２１に合わせた不純物濃度のチャネルドー
プ層１５５を形成する。なお、チャネルドープ層１５５
の形成は、例えばボロンイオンを、５０ｋｅＶのエネル
ギーで、５×１０12／ｃｍ2のドーズ量を注入すること
で行う。
【００９９】次に、図１００に示す工程において、半導
体基板５１の主面上にゲート酸化膜５３となる酸化膜５
３１を熱酸化法により形成する。なお、酸化膜５３１の
厚みは４０オングストローム程度である。
【０１００】次に、図１０１に示す工程において、セン
スアンプ部およびメモリセルアレイ部の絶縁膜５３１上
をレジストマスクＲ２５３で覆い、ロジック部上の酸化
膜５３１のみを選択的に除去する。
【０１０１】次に、レジストマスクＲ２５３を除去した
後、図１０２に示す工程において、半導体基板５１の主
面上にゲート酸化膜５４となる酸化膜５４１を熱酸化法
により形成する。このとき、センスアンプ部およびメモ
リセルアレイ部の酸化膜５３１が成長し膜厚が増加する
ことになる。なお、酸化膜５４１の厚みは６０オングス
トローム程度であり、酸化膜５３１は１００オングスト
ローム程度に成長する。
【０１０２】次に、図１０３に示す工程において、酸化
膜５３１および酸化膜５４１の上にゲート電極材料とし
て、例えばドープトポリシリコン層５５１をＣＶＤ法に
て形成する。なお、ドープトポリシリコン層５５１の厚
みは２０００オングストローム程度で、その不純物とし
てはリン（Ｐ）を使用し、濃度は１×１０20／ｃｍ３程
度である。
【０１０３】次に、図１０４に示す工程において、ドー
プトポリシリコン層５５１の上部にレジストマスクＲ２
５４を形成しパターンニングを行う。このパターンニン
グにより、ロジック部においては、ゲート酸化膜５４お
よびゲート電極５５を、センスアンプ部およびメモリセ
ルアレイ部においては、ゲート酸化膜５３およびゲート
電極５５を形成する。
【０１０４】次に、ロジック部、センスアンプ部、メモ
リセルアレイ部にイオン注入によりＬＤＤ層１５７を形
成した後、ロジック部においては、ゲート酸化膜５４お
よびゲート電極５５の側面に、センスアンプ部およびメ
モリセルアレイ部においては、ゲート酸化膜５３および
ゲート電極５５の側面に、約１０００オングストローム
の厚さのサイドウォール酸化膜５６を形成する。そし
て、サイドウォール酸化膜５６をマスクとして、イオン
注入によりソース・ドレイン層１５６を形成すること
で、図９３に示すＬＯＧＩＣ ｉｎ ＤＲＡＭの構成が
得られる。
【０１０５】ここで、ＬＤＤ層１５７は、例えば砒素
（Ａｓ）イオンを３０ｋｅＶのエネルギーで、１×１０
１３／ｃｍ2のドーズ量を注入することで形成する。ま
た、ソース・ドレイン層１５６は、例えば砒素イオンを
５０ｋｅＶのエネルギーで、５×１０15／ｃｍ2のドー
ズ量を注入した後、８５０℃で３０分間アニールするこ
とで形成する。
【０１０６】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＬＯ
ＧＩＣ ｉｎ ＤＲＡＭが形成されるが、それらの工程
の説明および図示は省略する。
【０１０７】＜従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの問
題点＞以上説明したように、従来のＬＯＧＩＣ ｉｎ
ＤＲＡＭにおいては、ロジック部、センスアンプ部、メ
モリセルアレイ部などで使用される、特性が異なるトラ
ンジスタを１チップ内に作るため、チャネルドープ層の
不純物濃度をトランジスタに合わせて変えることでしき
い値の調整をしていた。
【０１０８】しかし、チャネルドープ層の不純物濃度が
高くなると、しきい値が上がるのと同時に、例えば拡散
層と基板との接合部分での不純物濃度が高くなるため拡
散層リークが多くなる。つまり、しきい値と拡散層リー
クとはトレードオフの関係を有し、しきい値が決まると
漏れ電流も一義的に決定され、回路設計は両者のトレー
ドオフ関係により制約を受けていた。
【０１０９】また、ロジック部では、高駆動能力を得る
ため他の部分よりも厚さの薄いゲート酸化膜を形成する
必要がある。そのため、１チップのフラッシュメモリ内
で酸化膜厚の異なる数種類のトランジスタを形成する必
要から、酸化膜の形成を複数回に分けて行う場合が生じ
る。例えば、センスアンプ部、メモリセルアレイ部など
では、酸化膜５３１は、レジストマスクＲ２５３を除去
する工程（図１０１）等を経て、酸化膜５４１を形成す
る際にさらに成長させる（図１０２）ことになる。すな
わち、ゲート酸化膜５３を２回に分けて形成することに
なる。このため、不純物混入の機会が増えるなどしてゲ
ート酸化膜５３の信頼性劣化が生じたり、膜厚の制御性
が悪くなって、センスアンプ部およびメモリセルアレイ
部のＮチャネル型ＭＯＳトランジスタＴ２２およびＴ２
３の信頼性が損なわれるなどの問題が生じていた。
【０１１０】＜第４の従来例＞ ＜ロジック回路を有したフラッシュメモリの全体構成＞
次に、第４の従来例として、ロジック回路を有したフラ
ッシュメモリ（以後、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨと
呼称）９００の構成および製造方法について説明する。
【０１１１】トランジスタの微細化に伴い、大容量化と
共に注目される開発目標の１つに、マイクロコンピュー
タを１つのチップに作り込んだワンチップマイコンがあ
る。特に、フラッシュメモリとＭＰＵ（microprocessin
g unit）とを１チップ内に作り込む素子を、フラッシュ
混載ロジックと呼び、例えば１９９５ＩＥＤＭショート
コースプログラム等で発表されている（１９９５ＩＥＤ
Ｍ ＳＨＯＲＴ ＣＯＵＲＣＥ ＰＲＯＧＲＡＭ ”Ｅ
ＭＢＥＤＤＥＤ ＦＬＡＳＨ ＭＥＭＯＲＹＡＰＰＬＩ
ＣＡＴＩＯＮＳ、ＴＥＣＨＮＯＬＯＧＹ ＡＮＤ ＤＥ
ＳＩＧＮ”、ＣＬＩＮＴＯＮ ＫＵＯ、ＭＯＴＯＲＯＬ
Ａ）。
【０１１２】一例を図１０５に示す。図１０５に示すよ
うに、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨ９００は、ロジッ
ク部とフラッシュメモリ部とに大別され、ロジック部で
は、高速であること、すなわち、高駆動能力と低容量で
あることが求められている。
【０１１３】また、フラッシュメモリ部では、高電圧が
印加される高耐圧部やトンネル酸化膜に高い信頼性が求
められるメモリセルアレイ部などを有している。つま
り、１チップのＬＯＧＩＣ ｉｎ ＦＬＡＳＨ内で特性
の異なる数種類のトランジスタが必要となる。
【０１１４】＜各トランジスタの構成＞これらの特性が
異なるトランジスタを１チップ内に作るため、従来は酸
化膜厚をトランジスタによって変えたり、場合によって
はチャネルドープ層の不純物プロファイルを変えること
で対応していた。以下、酸化膜厚をトランジスタによっ
て変えるとともに、チャネルドープ層の不純物濃度を変
化させた例について説明する。
【０１１５】図１０６は従来の製造方法により製造した
ＬＯＧＩＣ ｉｎ ＦＬＡＳＨの構成例（部分図）であ
り、ロジック部と、フラッシュメモリ部内の高耐圧部お
よびメモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ３１〜Ｔ３３の断面をそれぞれ示して
いる。
【０１１６】図１０６において、Ｎチャネル型ＭＯＳト
ランジスタＴ３１〜Ｔ３３は同一の半導体基板７１（Ｐ
型）上に形成されたＰ型のウエル層１７１内に形成され
ている。ウエル層１７１は、ウエル層１７１内に形成さ
れたチャネルカット層１７２と、ＬＯＣＯＳ層７２とで
素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ３
１〜Ｔ３３は、それぞれ素子間分離された領域に形成さ
れている。
【０１１７】ロジック部のＮチャネル型ＭＯＳトランジ
スタＴ３１は、ウエル層１７１内に独立して平行に形成
された１対のソース・ドレイン層１７６と、当該ソース
・ドレイン層１７６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１７７とを備えている。
【０１１８】そして、ＬＤＤ層１７７の上部にはゲート
酸化膜７６が形成され、当該ゲート酸化膜７６の上部に
はゲート電極７９が形成されている。また、ゲート酸化
膜７６およびゲート電極７９の側面にはサイドウォール
酸化膜８０が形成されている。また、ゲート電極７９の
下層のウエル層１７１内には、チャネルドープ層１７５
が形成されている。
【０１１９】フラッシュメモリ部における高耐圧部のＮ
チャネル型ＭＯＳトランジスタＴ３２は、ウエル層１７
１内に独立して平行に形成された１対のソース・ドレイ
ン層１７６と、当該ソース・ドレイン層１７６の向かい
合う端縁部に接して形成された１対のＬＤＤ層１７７と
を備えている。
【０１２０】そして、ＬＤＤ層１７７の上部にはゲート
酸化膜７５が形成され、当該ゲート酸化膜７５の上部に
はゲート電極７９が形成されている。また、ゲート酸化
膜７５およびゲート電極７９の側面にはサイドウォール
酸化膜８０が形成されている。また、ゲート電極７９の
下層のウエル層１７１内には、チャネルドープ層１７３
が形成されている。
【０１２１】フラッシュメモリ部におけるメモリセルア
レイ部のＮチャネル型ＭＯＳトランジスタＴ３３は、ウ
エル層１７１内に独立して平行に形成された一対のソー
ス・ドレイン層１７６を備え、ソース・ドレイン層１２
６の端縁部上部にはトンネル酸化膜７３が形成され、当
該トンネル酸化膜７３の上部にはフローティングゲート
電極７７、層間絶縁膜７４、コントロールゲート電極７
８が順次形成されている。
【０１２２】また、トンネル酸化膜７３、フローティン
グゲート電極７７、層間絶縁膜７４、コントロールゲー
ト電極７８の側面にはサイドウォール酸化膜８０が形成
されている。
【０１２３】また、フローティングゲート電極７７の下
層のウエル層１７１内には、チャネルドープ層１７５が
形成されている。なお、メモリセルアレイ部はゲートア
レイ構造となっており、隣合うゲートどうしが１のソー
ス・ドレイン層１７７を共有する構造となっており、そ
の構造が連続して配設された構成となっている。
【０１２４】図１０６に示すフラッシュメモリにおいて
特徴的なのは、高耐圧部のＮチャネル型ＭＯＳトランジ
スタＴ３２のゲート酸化膜７５の厚みが最も厚く、メモ
リセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ３
３のトンネル酸化膜７３、ロジック部のＮチャネル型Ｍ
ＯＳトランジスタＴ３１のゲート酸化膜７６の順に厚み
が薄くなっている点と、高耐圧部のＮチャネル型ＭＯＳ
トランジスタＴ３２のチャネルドープ層１７３の不純物
濃度が、他のチャネルドープ層よりも低く形成されてい
る点である。
【０１２５】なお、表４にＮチャネル型ＭＯＳトランジ
スタＴ３１〜Ｔ３３の構成諸元を示す。
【０１２６】
【表４】
【０１２７】表４において、Ｎチャネル型ＭＯＳトラン
ジスタＴ３１〜Ｔ３３のそれぞれのゲート酸化膜の厚み
は、６０オングストローム、２５０オングストローム、
１００オングストロームとなっている。
【０１２８】また、Ｎチャネル型ＭＯＳトランジスタＴ
３２のチャネルドープ層１７３の不純物の不純物ドーズ
量は１×１０12／ｃｍ2、Ｎチャネル型ＭＯＳトランジ
スタＴ３１およびＴ３３のチャネルドープ層１７５の不
純物の不純物ドーズ量は１×１０13／ｃｍ2となってい
る。なお、注入不純物は何れもボロン（Ｂ）であり、注
入エネルギーは何れも５０ｋｅＶである。
【０１２９】また、図１０６で示したセンスアンプ部、
周辺回路部、およびメモリセルアレイ部のＮチャネル型
ＭＯＳトランジスタＴ３１〜Ｔ３３における、Ａ−Ａ’
線、Ｂ−Ｂ’線、およびＣ−Ｃ’線による断面部分の不
純物プロファイルを図１０７に示す。
【０１３０】図１０７において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、横軸は図
に向かって左側から順に、ゲート電極（ポリシリコン
層）、ゲート酸化膜（ＳｉＯ2層）、ウエル層（バルク
シリコン層）となっている。
【０１３１】ゲート電極における不純物濃度は表３に示
すように、何れのトランジスタにおいても同じ量で均一
になるように形成されているので、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線は重なり合う直線（それぞれ
を区別するため図面的には３つの直線で示している）で
示されるが、ウエル層においては、しきい値の要求が低
い高耐圧部のトランジスタでは、チャネルドーズ量が少
なく、酸化膜−バルク界面での不純物濃度も低い。な
お、各プロファイルのピーク位置は、それぞれのチャネ
ルドープ層の形成位置にほぼ等しい。
【０１３２】また、図１０８に各ゲート酸化膜の厚みを
示す。図１０８において、横軸左側から順にロジック
部、高耐圧部、メモリセルアレイ部のそれぞれのＮチャ
ネル型ＭＯＳトランジスタを表示している。図１０８に
示されるように、フラッシュメモリ部の高耐圧部の酸化
膜が最も厚く、ロジック部は、電流駆動能力向上のた
め、酸化膜が最も薄くなっている。
【０１３３】＜各トランジスタの製造方法＞以下に、図
１０６で示したロジック部、フラッシュメモリ部の高耐
圧部およびメモリセルアレイ部のＮチャネル型ＭＯＳト
ランジスタＴ３１〜Ｔ３３の製造方法について、図１０
９〜図１２２を用いて説明する。
【０１３４】まず、図１０９に示す工程において、Ｐ型
の半導体基板７１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）７２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板７１内にＰ
型のウエル領域１７１を形成する。なお、半導体基板７
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板７１内にチャネルカット層１
７２を形成する。なお、チャネルカット層１７２は、Ｌ
ＯＣＯＳ層７２とで素子間分離領域を形成するような形
状に形成する。
【０１３５】次に、高耐圧部のトランジスタＴ３２のウ
エル領域１７１内に、最も不純物濃度の低いチャネルド
ープ層１７３を形成する。なお、チャネルドープ層１７
３の形成は、例えばボロンイオンを、５０ｋｅＶのエネ
ルギーで、１×１０12／ｃｍ2のドーズ量を注入するこ
とで行う。
【０１３６】次に、ロジック部およびメモリセルアレイ
部のトランジスタＴ３１およびＴ３３のウエル領域１７
１内に不純物を注入し、ロジック部およびメモリセルア
レイ部のトランジスタＴ３１およびＴ３３に合わせた不
純物濃度のチャネルドープ層１７５を形成する。なお、
チャネルドープ層１７５の形成は、例えばボロンイオン
を、５０ｋｅＶのエネルギーで、１×１０13／ｃｍ2の
ドーズ量を注入することで行う。
【０１３７】次に、図１１０に示す工程において、半導
体基板７１の主面上にトンネル酸化膜７３となる酸化膜
７３１を熱酸化法により形成した後、その上にゲート電
極材料として、例えばドープトポリシリコン層７７１を
ＣＶＤ法にて形成する。なお、酸化膜７３１の厚みは１
００オングストローム程度、ドープトポリシリコン層７
７１の厚みは１０００オングストローム程度で、その不
純物としてはリン（Ｐ）を使用し、濃度は１×１０20／
ｃｍ3程度である。
【０１３８】次に、図１１１に示す工程において、メモ
リセルアレイ部におけるドープトポリシリコン層７７１
の上部に選択的にレジストマスクＲ２６１を形成する。
この場合、レジストマスクＲ２６１はメモリセルアレイ
部のゲート幅方向に沿って形成される。そして、レジス
トマスクＲ２６１で覆われていない部分のドープトポリ
シリコン層７７１を異方性エッチングにより除去する。
この状態を図１１２に示す。
【０１３９】図１１２は、図１１１を上面側（レジスト
マスクＲ２６１を形成する側）から見た平面図であり、
レジストマスクＲ２６１はメモリセルアレイ部におい
て、規則的に配列された矩形の島状をなすように形成さ
れている。なお、レジストマスクＲ２６１は、矩形の島
状をなす活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ
上を覆うように形成されている。また、高耐圧部および
周辺回路部においてはレジストマスクＲが形成されてい
ないので、活性層ＡＬが露出している。
【０１４０】次に、レジストマスクＲ２６１を除去した
後、図１１３に示す工程において、ドープトポリシリコ
ン層７７１上に、フローティングゲートとコントロール
ゲートとを絶縁する層間絶縁膜７４となる絶縁膜７４１
をＣＶＤ法にて形成する。なお、この膜はＴＥＯＳ膜、
窒化膜（Ｓｉ3Ｎ4）、ＴＥＯＳ膜を順に積層した構成と
なっており、それぞれの膜厚は１００オングストローム
である。また、層間絶縁膜７４はＯＮＯ膜と呼称される
場合もある。また、絶縁膜７４１は高耐圧部およびロジ
ック部上にも形成される。
【０１４１】次に、図１１４に示す工程において、メモ
リセルアレイ部の絶縁膜７４１上をレジストマスクＲ２
６２で覆い、その他の領域の絶縁膜７４１を全て除去す
る。この場合、その他の領域においては酸化膜７３１も
除去する。この状態を図１１５に示す。
【０１４２】図１１５は、図１１４を上面側（レジスト
マスクＲ２６２を形成する側）から見た平面図であり、
レジストマスクＲ２６２はメモリセルアレイ部全域を覆
うように形成されているが、高耐圧部およびロジック部
においてはレジストマスクＲ２６２が形成されていない
ので、活性層ＡＬが露出している。
【０１４３】次に、レジストマスクＲ２６２を除去した
後、図１１６に示す工程において、半導体基板７１の主
面全面にゲート酸化膜７５となる酸化膜７５１を熱酸化
法により形成する。このときメモリセルアレイ部上の絶
縁膜７４１は、窒化膜を含んでいるため酸化されること
はなく、その厚さは保たれる。なお、酸化膜２６１の厚
みは１９０オングストローム程度である。
【０１４４】次に、図１１７に示す工程において、ロジ
ック部以外の領域をレジストマスクＲ２６３で覆い、ロ
ジック部上の酸化膜７５１をウエットエッチングにより
除去する。この状態を図１１８に示す。
【０１４５】図１１８は、図１１７を上面側（レジスト
マスクＲ２６３を形成する側）から見た平面図であり、
レジストマスクＲ２６３はメモリセルアレイ部および高
耐圧部の全域を覆うように形成されているが、ロジック
部においてはレジストマスクＲ２６３が形成されていな
いので、活性層ＡＬが露出している。
【０１４６】次に、レジストマスクＲ２６３を除去した
後、図１１９に示す工程において、ゲート酸化膜７６と
なる酸化膜７６１を熱酸化法により形成する。このとき
メモリセルアレイ部上の絶縁膜７４１は、窒化膜を含ん
でいるため酸化されることはなく、その厚さは保たれる
が、高耐圧部では酸化膜７５１が成長し膜厚が増加する
ことになる。なお、酸化膜７６１の厚みは６０オングス
トローム程度であり、酸化膜７５１は２５０オングスト
ローム程度に成長する。
【０１４７】次に、図１２０に示す工程において、半導
体基板７１の主面全面に、ゲート電極材料として、例え
ばドープトポリシリコン層７９１をＣＶＤ法にて形成す
る。なお、ドープトポリシリコン層７９１の厚みは２０
００オングストローム程度で、その不純物としてはリン
（Ｐ）を使用し、濃度は５×１０20／ｃｍ3程度であ
る。
【０１４８】次に、図１２１に示す工程において、ドー
プトポリシリコン層７９１の上部にレジストマスクＲ２
６４を形成してパターンニングを行う。この状態を図１
２２に示す。
【０１４９】図１２２は、図１２１を上面側（レジスト
マスクＲ２６４を形成する側）から見た平面図であり、
レジストマスクＲ２６４は、矩形状の活性領域ＡＬに垂
直になるように形成されている。
【０１５０】このパターンニングにより、ロジック部に
おいては、ゲート酸化膜７６およびゲート電極７９を、
高耐圧部においては、ゲート酸化膜７５およびゲート電
極７９を、メモリセルアレイ部においては、トンネル酸
化膜７３、フローティングゲート電極７７、層間絶縁膜
７４、コントロールゲート電極７８を形成する。
【０１５１】次に、ロジック部、高耐圧部にイオン注入
によりＬＤＤ層１７７を形成した後、ゲート酸化膜７６
およびゲート電極７９の側面、ゲート酸化膜７５および
ゲート電極７９の側面、トンネル酸化膜７３、フローテ
ィングゲート電極７７、層間絶縁膜７４、コントロール
ゲート電極７８の側面に、約１０００オングストローム
の厚さのサイドウォール酸化膜８０を形成する。そし
て、サイドウォール酸化膜８０をマスクとして、イオン
注入によりソース・ドレイン層１７６を形成すること
で、図１０６に示すフラッシュメモリの構成が得られ
る。
【０１５２】ここで、ＬＤＤ層１７７は、例えば砒素イ
オンを３０ｋｅＶのエネルギーで、１×１０13／ｃｍ2
のドーズ量を注入することで形成する。また、ソース・
ドレイン層１２６は、例えば砒素イオンを５０ｋｅＶの
エネルギーで、５×１０15／ｃｍ2のドーズ量を注入し
た後、８５０℃で３０分間アニールすることで形成す
る。
【０１５３】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＬＯ
ＧＩＣ ｉｎ ＦＬＡＳＨが形成されるが、それらの工
程の説明および図示は省略する。
【０１５４】＜従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
問題点＞以上説明したように、従来のＬＯＧＩＣ ｉｎ
ＦＬＡＳＨにおいては、ロジック部、高耐圧部、メモ
リセルアレイ部などで使用される、特性が異なるトラン
ジスタを１チップ内に作るため、チャネルドープ層の不
純物濃度をトランジスタに合わせて変えることでしきい
値の調整をしていた。
【０１５５】しかし、チャネルドープ層の不純物濃度が
高くなると、しきい値が上がるのと同時に、例えば拡散
層と基板との接合部分での不純物濃度が高くなるため拡
散層リークが多くなる。つまり、しきい値と拡散層リー
クとはトレードオフの関係を有し、しきい値が決まると
漏れ電流も一義的に決定され、回路設計は両者のトレー
ドオフ関係により制約を受けていた。
【０１５６】また、ロジック部では、高駆動能力を得る
ため他の部分よりも厚さの薄いゲート酸化膜を形成する
必要がある。そのため、１チップのフラッシュメモリ内
で酸化膜厚の異なる数種類のトランジスタを形成する必
要から、酸化膜の形成を複数回に分けて行う場合が生じ
る。例えば、高耐圧部などでは、酸化膜７５１は、レジ
ストマスクＲ２６３を除去する工程（図１１７）等を経
て、酸化膜７６１を形成する際にさらに成長させる（図
１１８）ことになる。すなわち、酸化膜７５１を２回に
分けて形成することになる。このため、不純物混入の機
会が増えるなどしてゲート酸化膜７５の信頼性劣化が生
じたり、膜厚の制御性が悪くなって、高耐圧部のＮチャ
ネル型ＭＯＳトランジスタＴ３２の信頼性が損なわれる
などの問題が生じていた。
【０１５７】
【発明が解決しようとする課題】以上説明したように、
１つのチップ内に複数種類のトランジスタを作り込んだ
半導体装置においては、チャネルドープ層の不純物濃度
をトランジスタに合わせて変えることでしきい値の調整
をしていたが、しきい値と拡散層リークとはトレードオ
フの関係を有し、しきい値が決まると漏れ電流も一義的
に決定され、回路設計は両者のトレードオフ関係により
制約を受けていた。また、ゲート酸化膜の形成を複数回
に分けて行う必要があり、そのため、不純物混入の機会
が増えるなどしてゲート酸化膜の信頼性劣化が生じた
り、膜厚の制御性が悪くなって、トランジスタの信頼性
が損なわれるなどの問題が生じていた。
【０１５８】本発明は上記のような問題点を解消するた
めになされたもので、しきい値と拡散層リークとのトレ
ードオフ関係を解消するとともに、ゲート酸化膜の形成
を複数回に分けて行う必要のない半導体装置および製造
方法を提供する。
【０１５９】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、同一の半導体基板上に複数の部分を
備えた半導体装置であって、前記複数の部分が、第１〜
第３の種類のトランジスタのうち少なくとも１つを有
し、前記第１の種類のトランジスタは、前記半導体基板
の表面内に形成された第１導電型の第１の半導体層と、
前記第１の半導体層内に選択的に形成された第１導電型
の第１のチャネルドープ層と、前記第１の半導体層の上
部の、前記第１のチャネルドープ層に相対する位置に形
成された第１の制御電極とを備え、前記第２の種類のト
ランジスタは、前記半導体基板の表面内に形成された第
１導電型の第２の半導体層と、前記第２の半導体層内に
選択的に形成された第１導電型の第２のチャネルドープ
層と、前記第２の半導体層の上部の、前記第２のチャネ
ルドープ層に相対する位置に形成された第２の制御電極
とを備え、前記第３の種類のトランジスタは、前記半導
体基板の表面内に形成された第１導電型の第３の半導体
層と、前記第３の半導体層内に選択的に形成された第１
導電型の第３のチャネルドープ層と、前記第３の半導体
層の上部の、前記第３のチャネルドープ層に相対する位
置に形成された第３の制御電極とを備え、前記第１〜第
３の制御電極のうち少なくとも１つは、その内部に、深
さ方向に濃度分布を有する第２導電型の不純物層を備え
ている。
【０１６０】本発明に係る請求項２記載の半導体装置
は、前記第１の種類のトランジスタが、前記第１の半導
体層内に選択的に独立して形成された１対の第２導電型
の第１の半導体領域と、前記１対の第１の半導体領域の
間の前記第１の半導体層の上部に形成された第１のゲー
ト酸化膜とを備え、前記第１の制御電極が、前記第１の
ゲート酸化膜上に形成され、前記第１のチャネルドープ
層が、前記第１の半導体層内の前記１対の第１の半導体
領域の間に形成され、前記第２の種類のトランジスタ
は、前記第２の半導体層内に選択的に独立して形成され
た１対の第２導電型の第２の半導体領域と、前記１対の
第２の半導体領域の間の前記第２の半導体層の上部に形
成された第２のゲート酸化膜とを備え、前記第２の制御
電極は、前記第２のゲート酸化膜上に形成され、前記第
２のチャネルドープ層は、前記第２の半導体層内の前記
１対の第２の半導体領域の間に形成され、前記第３の種
類のトランジスタは、前記第３の半導体層内に選択的に
独立して形成された１対の第２導電型の第３の半導体領
域と、前記１対の第３の半導体領域の間の前記第３の半
導体層の上部に形成された第３のゲート酸化膜とを備
え、前記第３の制御電極は、前記第３のゲート酸化膜上
に形成され、前記第３のチャネルドープ層は、前記３の
半導体層内の前記１対の第３の半導体領域の間に形成さ
れ、前記第１〜第３の制御電極は、それぞれ不純物濃度
の異なる第１〜第３の不純物層を備え、前記第１〜第３
のゲート酸化膜は同じ厚さを有し、前記第１〜第３のチ
ャネルドープ層は同じ不純物濃度を有している。
【０１６１】本発明に係る請求項３記載の半導体装置
は、前記第１の種類のトランジスタが、前記第１の半導
体層内に選択的に独立して形成された１対の第２導電型
の第１の半導体領域と、前記１対の第１の半導体領域の
間の前記第１の半導体層の上部に形成された第１のゲー
ト酸化膜とを備え、前記第１の制御電極は、前記第１の
ゲート酸化膜上に形成され、前記第１のチャネルドープ
層は、前記第１の半導体層内の前記１対の第１の半導体
領域の間に形成され、前記第２の種類のトランジスタ
は、前記第２の半導体層内に選択的に独立して形成され
た１対の第２導電型の第２の半導体領域と、前記１対の
第２の半導体領域の間の前記第２の半導体層の上部に形
成された第２のゲート酸化膜とを備え、前記第２の制御
電極は、前記第２のゲート酸化膜上に形成され、前記第
２のチャネルドープ層は、前記第２の半導体層内の前記
１対の第２の半導体領域の間に形成され、前記第３の種
類のトランジスタは、前記第３の半導体層内に選択的に
独立して形成された１対の第２導電型の第３の半導体領
域と、前記１対の第３の半導体領域の間の前記第３の半
導体層の上部に形成された第３のゲート酸化膜と、前記
第３のゲート酸化膜上に形成されたフローティングゲー
ト電極と、前記フローティングゲート上に形成された層
間絶縁膜とを備え、前記第３の制御電極は、前記層間絶
縁膜上に形成され、前記第３のチャネルドープ層は、前
記３の半導体層内の前記１対の第３の半導体領域の間に
形成され、前記第１〜第３の制御電極は、それぞれ不純
物濃度の異なる第１〜第３の不純物層を備え、前記第１
および第２のゲート酸化膜は同じ第１の厚さを有し、前
記第３のゲート酸化膜は前記第１の厚さよりも薄い第２
の厚さを有し、前記第１〜第３のチャネルドープ層は同
じ不純物濃度を有している。
【０１６２】本発明に係る請求項４記載の半導体装置
は、前記第１の種類のトランジスタは、前記第１の半導
体層内に選択的に独立して形成された１対の第２導電型
の第１の半導体領域と、前記１対の第１の半導体領域の
間の前記第１の半導体層の上部に形成された第１のゲー
ト酸化膜とを備え、前記第１の制御電極は、前記第１の
ゲート酸化膜上に形成され、前記第１のチャネルドープ
層は、前記第１の半導体層内の前記１対の第１の半導体
領域の間に形成され、前記第２の種類のトランジスタ
は、前記第２の半導体層内に選択的に独立して形成され
た１対の第２導電型の第２の半導体領域と、前記１対の
第２の半導体領域の間の前記第２の半導体層の上部に形
成された第２のゲート酸化膜とを備え、前記第２の制御
電極は、前記第２のゲート酸化膜上に形成され、前記第
２のチャネルドープ層は、前記第２の半導体層内の前記
１対の第２の半導体領域の間に形成され、前記第３の種
類のトランジスタは、前記第３の半導体層内に選択的に
独立して形成された１対の第２導電型の第３の半導体領
域と、前記１対の第３の半導体領域の間の前記第３の半
導体層の上部に形成された第３のゲート酸化膜とを備
え、前記第３の制御電極は、前記第３のゲート酸化膜上
に形成され、前記第３のチャネルドープ層は、前記３の
半導体層内の前記１対の第３の半導体領域の間に形成さ
れ、前記第１および第２の制御電極は、不純物濃度が同
じ第１および第２の不純物層を備え、前記第３の制御電
極は、第１および第２の不純物層より低い濃度の第３の
不純物層を備え、前記第１〜第３のゲート酸化膜は同じ
厚さを有し、前記第１および第３のチャネルドープ層は
同じ不純物濃度を有している。
【０１６３】本発明に係る請求項５記載の半導体装置
は、前記第１の種類のトランジスタが、前記第１の半導
体層内に選択的に独立して形成された１対の第２導電型
の第１の半導体領域と、前記１対の第１の半導体領域の
間の前記第１の半導体層の上部に形成された第１のゲー
ト酸化膜とを備え、前記第１の制御電極は、前記第１の
ゲート酸化膜上に形成され、前記第１のチャネルドープ
層は、前記第１の半導体層内の前記１対の第１の半導体
領域の間に形成され、前記第２の種類のトランジスタ
は、前記第２の半導体層内に選択的に独立して形成され
た１対の第２導電型の第２の半導体領域と、前記１対の
第２の半導体領域の間の前記第２の半導体層の上部に形
成された第２のゲート酸化膜とを備え、前記第２の制御
電極は、前記第２のゲート酸化膜上に形成され、前記第
２のチャネルドープ層は、前記第２の半導体層内の前記
１対の第２の半導体領域の間に形成され、前記第３の種
類のトランジスタは、前記第３の半導体層内に選択的に
独立して形成された１対の第２導電型の第３の半導体領
域と、前記１対の第３の半導体領域の間の前記第３の半
導体層の上部に形成された第３のゲート酸化膜と、前記
第３のゲート酸化膜上に形成されたフローティングゲー
ト電極と、前記フローティングゲート上に形成された層
間絶縁膜とを備え、前記第３の制御電極は、前記層間絶
縁膜上に形成され、前記第３のチャネルドープ層は、前
記３の半導体層内の前記１対の第３の半導体領域の間に
形成され、前記第１および第３の制御電極は、不純物濃
度が同じ第１および第３の不純物層を備え、前記第２の
制御電極は、第１および第３の不純物層より低い濃度の
第２の不純物層を備え、前記第１および第２のゲート酸
化膜は同じ第１の厚さを有し、前記第３のゲート酸化膜
は前記第１の厚さよりも厚い第２の厚さを有し、前記第
１〜第３のチャネルドープ層は同じ不純物濃度を有して
いる。
【０１６４】本発明に係る請求項６記載の半導体装置の
製造方法は、同一の半導体基板上に複数の部分を備え、
前記複数の部分が、第１〜第３の種類のトランジスタの
うち少なくとも１つを有した半導体装置の製造方法であ
って、前記半導体基板の表面内の前記第１〜第３の種類
のトランジスタが形成される位置に、それぞれ第１導電
型の第１〜第３の半導体層を形成する工程(ａ)と、前記
第１〜第３の半導体層内に、それぞれイオン注入により
第１導電型の第１〜第３のチャネルドープ層を選択的に
形成する工程(ｂ)と、前記第１〜第３の半導体層の上部
の、前記第１〜第３のチャネルドープ層に相対する位置
に、それぞれ第１〜第３の制御電極を形成する工程(ｃ)
とを備え、前記第１〜第３の制御電極を形成する工程
が、前記第１〜第３の制御電極のうち少なくとも１つ
に、その内部に、深さ方向に濃度分布を有する第１導電
型の不純物層を形成する工程を含んでいる。
【０１６５】本発明に係る請求項７記載の半導体装置の
製造方法は、前記工程(ｃ)が、前記第１〜第３の半導体
層の上部に酸化膜を形成する工程と、前記酸化膜上に第
１の導電層を形成する工程と、前記第１の導電層にドー
ズ量ｎ１で第２導電型の不純物を注入して、その内部
に、深さ方向に不純物が分布した第２の導電層を形成す
る工程と、前記第３の回路が形成される位置の前記第２
の導電層上をマスクし、残る前記第２の導電層にドーズ
量ｎ２で第２導電型の不純物を注入して、その内部に、
深さ方向に不純物が分布した第３の導電層を形成する工
程と、前記第２および第３の回路が形成される位置の前
記第３および第２の導電層上をマスクし、残る前記第３
の導電層にドーズ量ｎ３で第２導電型の不純物を注入し
て、その内部に、深さ方向に不純物が分布した第４の導
電層を形成する工程と、前記第２〜第４の導電層、およ
び前記酸化膜をパターニングにより選択的に除去するこ
とで、前記第１の半導体層上に、第１のゲート酸化膜お
よび第１の制御電極を、前記第２の半導体層上に、第２
のゲート酸化膜および第２の制御電極を、前記第３の半
導体層上に、第３のゲート酸化膜および第３の制御電極
を形成する工程とを備えている。
【０１６６】本発明に係る請求項８記載の半導体装置の
製造方法は、前記工程(ｃ)が、前記第１〜第３の半導体
層の上部に酸化膜を形成する工程と、前記酸化膜上に第
１の導電層を形成する工程と、前記１の導電層、および
前記酸化膜をパターニングにより選択的に除去する工程
と、パターニングされた前記第１の導電層に、選択的に
ドーズ量ｎ１で第２導電型の不純物を注入して、その内
部に、深さ方向に不純物が分布した第２の導電層を形成
する工程と、前記第３の回路が形成される位置の前記第
２の導電層上をマスクし、残る前記第２の導電層にドー
ズ量ｎ２で第２導電型の不純物を注入して、その内部
に、深さ方向に不純物が分布した第３の導電層を形成す
る工程と、前記第２および第３の回路が形成される位置
の前記第３および第２の導電層上をマスクし、残る前記
第３の導電層にドーズ量ｎ３で第２導電型の不純物を注
入して、その内部に、深さ方向に不純物が分布した第４
の導電層を形成する工程とを備えている。
【０１６７】本発明に係る請求項９記載の半導体装置の
製造方法は、前記工程(ｃ)が、前記第１〜第３の半導体
層の上部に第１の厚さを有した第１の酸化膜を形成する
工程と、前記第３の半導体層上の前記第１の酸化膜上に
第２導電型の不純物を均一に有した第１の導電層を選択
的に形成する工程と、前記第１の導電層上に選択的に絶
縁膜を形成するとともに、前記第１および第２の回路が
形成される位置の前記第１の酸化膜を除去する工程と、
前記第１および第２の半導体層の上部に前記第１の厚さ
よりも薄い第２の厚さを有した第２の酸化膜を形成する
工程と、前記第２の酸化膜上および前記絶縁膜上に第２
の導電層を形成する工程と、前記第２の導電層にドーズ
量ｎ１で第２導電型の不純物を注入して、その内部に、
深さ方向に不純物が分布した第３の導電層を形成する工
程と、前記第１の回路が形成される位置の前記第３の導
電層上をマスクし、残る前記第３の導電層にドーズ量ｎ
２で第２導電型の不純物を注入して、その内部に、深さ
方向に不純物が分布した第４の導電層を形成する工程
と、前記第１および第３の回路が形成される位置の前記
第３および第４の導電層上をマスクし、残る前記第４の
導電層にドーズ量ｎ３で第２導電型の不純物を注入し
て、その内部に、深さ方向に不純物が分布した第５の導
電層を形成する工程と、前記第３〜第５の導電層、前記
第１および第２の酸化膜、前記絶縁膜をパターニングに
より選択的に除去して、前記第１の半導体層上に、第１
のゲート酸化膜および第１の制御電極を、前記第２の半
導体層上に、第２のゲート酸化膜および第２の制御電極
を、前記第３の半導体層上に、第３のゲート酸化膜、フ
ローティングゲート電極、層間絶縁膜、第３の制御電極
を形成する工程とを備えている。
【０１６８】本発明に係る請求項１０記載の半導体装置
の製造方法は、前記工程(ｂ)が、前記第１および第３の
チャネルドープ層を、同じ不純物濃度となるように形成
する工程を含み、前記工程(ｃ)は、前記第１〜第３の半
導体層の上部に酸化膜を形成する工程と、前記酸化膜上
に第１の導電層を形成する工程と、前記第１の導電層に
ドーズ量ｎ１で第２導電型の不純物を注入して、その内
部に、深さ方向に不純物が分布した第２の導電層を形成
する工程と、前記第３の回路が形成される位置の前記第
２の導電層上をマスクし、残る前記第２の導電層にドー
ズ量ｎ２で第２導電型の不純物を注入して、その内部
に、深さ方向に不純物が分布した第３の導電層を形成す
る工程と、前記第２および第３の導電層、および前記酸
化膜をパターニングにより選択的に除去して、前記第１
の半導体層上に、第１のゲート酸化膜および第１の制御
電極を、前記第２の半導体層上に、第２のゲート酸化膜
および第２の制御電極を、前記第３の半導体層上に、第
３のゲート酸化膜および第３の制御電極を形成する工程
とを備えている。
【０１６９】本発明に係る請求項１１記載の半導体装置
の製造方法は、前記工程(ｃ)が、前記第１〜第３の半導
体層の上部に第１の厚さを有した第１の酸化膜を形成す
る工程と、前記第３の半導体層上の前記第１の酸化膜上
に第２導電型の不純物を均一に有した第１の導電層を選
択的に形成する工程と、前記第１の導電層上に選択的に
絶縁膜を形成するとともに、前記第１および第２の回路
が形成される位置の前記第１の酸化膜を除去する工程
と、前記第１および第２の半導体層の上部に前記第１の
厚さよりも薄い第２の厚さを有した第２の酸化膜を形成
する工程と、前記第２の酸化膜上および前記絶縁膜上に
第２の導電層を形成する工程と、前記第２の導電層にド
ーズ量ｎ１で第２導電型の不純物を注入して、その内部
に、深さ方向に不純物が分布した第３の導電層を形成す
る工程と、前記第２の回路が形成される位置の前記第３
の導電層上をマスクし、残る前記第３の導電層にドーズ
量ｎ２で第２導電型の不純物を注入して、その内部に、
深さ方向に不純物が分布した第４の導電層を形成する工
程と、前記第１、第３および第４の導電層、前記第１お
よび第２の酸化膜、前記絶縁膜をパターニングにより選
択的に除去して、前記第１の半導体層上に、第１のゲー
ト酸化膜および第１の制御電極を、前記第２の半導体層
上に、第２のゲート酸化膜および第２の制御電極を、前
記第３の半導体層上に、第３のゲート酸化膜、フローテ
ィングゲート電極、層間絶縁膜、第３の制御電極を形成
する工程とを備えている。
【０１７０】本発明に係る請求項１２記載の半導体装置
の製造方法は、同一の半導体基板上に、第１および第２
の種類のトランジスタを有した半導体装置の製造方法で
あって、前記半導体基板の主面上に選択的にフィールド
酸化膜を形成し、前記第１および第２の種類のトランジ
スタが形成される第１および第２の領域を規定する工程
(ａ)と、前記第１および第２の領域上から前記フィール
ド酸化膜上にかけて酸化膜を形成する工程(ｂ)と、前記
酸化膜上に制御電極となる導電層を形成する工程(ｃ)
と、前記第１および第２の領域のうち、少なくとも一方
の領域上の前記導電層にソース・ドレイン層と同じ導電
型の不純物を導入する工程(ｄ)とを備えている。
【０１７１】本発明に係る請求項１３記載の半導体装置
の製造方法は、前記工程(ｄ)が、前記第１および第２の
領域のうち、少なくとも前記第１の領域上の前記導電層
上に、選択的にレジストを形成し、該レジストの周辺に
イオン注入により前記不純物を注入する工程と、前記注
入された前記不純物を、熱拡散によって拡散させること
で、前記第１および第２の領域のうち、少なくとも前記
第１の領域上の前記導電層内に、前記不純物を導入する
工程とを含む請求項１２記載の半導体装置の製造方法。
【０１７２】本発明に係る請求項１４記載の半導体装置
の製造方法は、前記工程(ｄ)が、前記第１および第２の
領域のうち、少なくとも前記第１の領域上の前記導電層
の端縁部上から、前記フィールド酸化膜上にかけて選択
的にレジストを形成し、該レジストで覆われない前記導
電層に、イオン注入により前記不純物を注入する工程
と、前記注入された前記不純物を、熱拡散によって拡散
させることで、前記第１および第２の領域のうち、少な
くとも前記第１の領域上の前記導電層内に、平面方向中
央部では濃度が高く、端縁部に近づくにつれて濃度が低
くなるように前記不純物を導入する工程とを含んでい
る。
【０１７３】本発明に係る請求項１５記載の半導体装置
の製造方法は、前記工程(ｃ)が、前記不純物を均一に含
んだ第１の導電層と、前記不純物を含まない第２の導電
層とを積層することで、前記導電層を形成する工程(ｃ
−１)を含み、前記工程(ｄ)が、少なくとも前記第１の
領域上の前記第１および第２の導電層において、前記第
１の導電層から前記第２の導電層に前記不純物を自然拡
散させることで、前記不純物を分布させる工程を含んで
いる。
【０１７４】本発明に係る請求項１６記載の半導体装置
の製造方法は、前記工程(ｃ−１)が、前記第１の導電層
と前記第２の導電層との間に、前記不純物の拡散量を抑
制する拡散抑制膜を形成する工程を含んでいる。
【０１７５】
【発明の実施の形態】一般的にＭＯＳトランジスタを構
成するゲート電極には、Ｎ型かＰ型の不純物がドープさ
れている。これは、不純物をドープする事によりゲート
の抵抗を下げる効果を狙ったものである。また、Ｎ型か
Ｐ型かは、ウエル層のタイプによって異なる。すなわ
ち、Ｎ型ウエルに対してはＰ型ゲート電極を、Ｐ型ウエ
ルに対してはＮ型ゲート電極を選択することによりしき
い値を低く抑える事ができる。
【０１７６】このように不純物ドープされた電極の形成
方法としては、大きく２つの方法がある。一つは、ドー
プトポリシリコンを積層することによりゲート電極を形
成する方法である。すなわち、ＣＶＤ法において、ポリ
シリコンの積層材料と不純物の材料ガスとを同時に流
し、ポリシリコン層の形成と同時に、不純物をドープし
てしまう方法である。この方法で形成すると、ポリシリ
コン中の不純物プロファイルを一定に保つ事ができる。
このようにして形成されたＭＯＳトランジスタＭ１の構
成を図１に、そのゲート電極中の不純物プロファイルを
図２に示す。
【０１７７】図１に示すＭＯＳトランジスタＭ１のゲー
ト電極Ｇ１のＡ−Ａ’線での不純物濃度は、図２で示す
ように、ゲート酸化膜（ＳｉＯ2）Ｚ１とゲート電極
（ポリＳｉ）Ｇ１との界面から急激に立ち上がり、ゲー
ト電極Ｇ１内においては一定値を保っている。なお、図
２においては、横軸に不純物濃度を、縦軸にＡ−Ａ’線
方向の距離（深さ）を示し、図中において、Ｓｉ−Ｓｉ
Ｏ2界面とは、ウエル層Ｗ１とゲート酸化膜Ｚ１との接
合面を示す。
【０１７８】しかし、この方法では１チップの全てのゲ
ート電極に同じタイプの不純物がドープされることにな
るため、例えばＮ型のドープトポリシリコンを積層した
場合、Ｐ型ウエル層内に形成されるＮチャネル型ＭＯＳ
トランジスタのしきい値を抑えることはできるが、Ｎ型
ウエル層内に形成されるＰチャネル型ＭＯＳトランジス
タのしきい値は高くなる。従って、チャネル埋め込み層
を形成するなど、チャネルエンジニアリングにより、し
きい値を調整する必要が生じる。
【０１７９】もう一方は、イオン注入技術を用いる手法
である。すなわち、ノンドープのポリシリコン層を形成
した後、不純物イオンを注入することによりゲート電極
中に不純物をドープする方法である。この手法を用いる
と、例えばレジストマスクで注入領域を限定することに
より容易にＮ型とＰ型のゲート電極を作り分ける事が可
能である。このようにして形成されたＭＯＳトランジス
タＭ２の構成を図３に、そのゲート電極中の不純物プロ
ファイルを図４に示す。
【０１８０】図３に示すＭＯＳトランジスタＭ２のゲー
ト電極Ｇ２のＡ−Ａ’線での不純物濃度は、図４で示す
ように、ゲート酸化膜（ＳｉＯ2）Ｚ２とゲート電極
（ポリＳｉ）Ｇ２との界面からカーブを描いて立ち上が
り、ゲート電極Ｇ２内においてピークを有し、再びカー
ブを描いて立ち下がるような分布となっている。
【０１８１】このように、イオン注入により形成した場
合、ゲート電極内の不純物分布を一様にできず、ゲート
電極とゲート酸化膜界面で不純物濃度が低くなり、トラ
ンジスタ動作時には、ゲート電極内に空乏層ＤＰが形成
されることになる。そして、空乏層が形成されると、空
乏層内で電圧ドロップが生じるため、素子に印加される
電圧は、印加された電圧より低くなる。すなわち、酸化
膜厚が実効的に厚くなる。従って、しきい値の増加やド
レイン電流の減少などの問題が生じる。
【０１８２】従来は、ゲート電極内に空乏層が形成され
ることを防止するため、不純物濃度が高いほど空乏層は
発生しにくいことを利用して、ゲート電極内の不純物濃
度ができるだけ高くなるようにしていた。この現象を図
５および図６に示す。
【０１８３】図５は、ゲート電極Ｇ３内の不純物濃度が
比較的高い場合のＭＯＳトランジスタＭ３において、ゲ
ート電極Ｇ３内に形成される空乏層ＤＰ１の形成状態
と、ゲート電極Ｇ３のＡ−Ａ’線での不純物プロファイ
ルを示している。
【０１８４】図６は、ゲート電極Ｇ４内の不純物濃度が
比較的高い場合のＭＯＳトランジスタＭ４において、ゲ
ート電極Ｇ４内に形成される空乏層ＤＰ２の形成状態
と、ゲート電極Ｇ４のＡ−Ａ’線での不純物プロファイ
ルを示している。
【０１８５】両者の比較により、ゲート電極Ｇ４内の空
乏層ＤＰ２は、ゲート電極Ｇ３内の空乏層ＤＰ１よりも
広い範囲に形成されていることがわかる。
【０１８６】本願発明はゲート電極内に形成される空乏
層を積極的に利用するものであり、空乏層の形成範囲を
調整することにより、実効的な酸化膜厚の異なる複数種
類のトランジスタを１チップ内に作り込むものである。
【０１８７】以下、ＤＲＡＭ、フラッシュメモリ、ロジ
ックインＤＲＡＭ、ロジックインフラッシュメモリを例
にとって、本願発明の実施の形態を説明する。
【０１８８】＜実施の形態１＞ ＜１−１．装置構成＞図７に本発明に係る実施の形態１
として、複数種類のトランジスタを作り込んだＤＲＡＭ
１００の部分構成を示す。一般的にＤＲＡＭは、データ
を蓄積するメモリセルアレイ部だけでなく、センスアン
プ部、周辺回路部（例えば、アドレスバッファ、Ｘデコ
ーダ、Ｙデコーダ、ロウ−カラムクロック回路、Ｉ／Ｏ
パス回路、リフレッシュ回路など）を備えている。
【０１８９】いずれの部位もトランジスタにより構成さ
れており、それぞれのトランジスタに要求される特性は
異なっている。例えばしきい値を比較すると、メモリセ
ルアレイ部のトランジスタは１Ｖ程度、周辺回路部のト
ランジスタは０．８Ｖ程度で、センスアンプ部のトラン
ジスタは０．４Ｖにまで抑える必要が生じる。
【０１９０】図７においては、センスアンプ部、周辺回
路部、メモリセルアレイ部に用いられるＮチャネル型Ｍ
ＯＳトランジスタＴ４１〜Ｔ４３の断面をそれぞれ示し
ている。
【０１９１】図７において、Ｎチャネル型ＭＯＳトラン
ジスタＴ４１〜Ｔ４３は同一の半導体基板１（Ｐ型）上
に形成されたＰ型のウエル層１０１内に形成されてい
る。ウエル層１０１はウエル層１０１内に形成されたチ
ャネルカット層１０２と、ＬＯＣＯＳ層２とで素子間分
離され、Ｎチャネル型ＭＯＳトランジスタＴ４１〜Ｔ４
３は、それぞれ素子間分離された領域に形成されてい
る。
【０１９２】センスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ４１は、ウエル層１０１内に独立して平行に
形成された１対のソース・ドレイン層１０６と、当該ソ
ース・ドレイン層１０６の向かい合う端縁部に接して形
成された１対の低ドープドレイン層（以後、ＬＤＤ層と
呼称）１０７とを備えている。
【０１９３】そして、ＬＤＤ層１０７の上部にはゲート
酸化膜３が形成され、当該ゲート酸化膜３の上部にはゲ
ート電極４Ａが形成されている。また、ゲート酸化膜３
およびゲート電極４Ａの側面にはサイドウォール酸化膜
５が形成されている。また、ゲート電極４Ａの下層のウ
エル層１０１内には、チャネルドープ層１０３Ａが形成
されている。
【０１９４】周辺回路部のＮチャネル型ＭＯＳトランジ
スタＴ４２は、ウエル層１０１内に独立して平行に形成
された１対のソース・ドレイン層１０６と、当該ソース
・ドレイン層１０６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１０７とを備えている。
【０１９５】そして、ＬＤＤ層１０７の上部にはゲート
酸化膜３が形成され、当該ゲート酸化膜３の上部にはゲ
ート電極４Ｂが形成されている。また、ゲート酸化膜３
およびゲート電極４Ｂの側面にはサイドウォール酸化膜
５が形成されている。また、ゲート電極４Ｂの下層のウ
エル層１０１内には、チャネルドープ層１０３Ｂが形成
されている。
【０１９６】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ４３は、ウエル層１０１内に独立して平
行に形成された一対のソース・ドレイン層１０６と、当
該ソース・ドレイン層１０６の向かい合う端縁部に接し
て形成された一対のＬＤＤ層１０７とを備えている。
【０１９７】そして、ソース・ドレイン層１０６および
ＬＤＤ層１０７の上部にはゲート酸化膜３が形成され、
当該ゲート酸化膜３の上部にはゲート電極４Ｃが形成さ
れている。また、ゲート酸化膜３およびゲート電極４Ｃ
の側面にはサイドウォール酸化膜５が形成されている。
また、ゲート電極４Ｃの下層のウエル層１０１内には、
チャネルドープ層１０３Ｃが形成されている。なお、メ
モリセルアレイ部はゲートアレイ構造となっており、隣
合うゲートどうしが１のソース・ドレイン層１０６を共
有する構造となっており、その構造が連続して配設され
た構成となっている。
【０１９８】なお、表５にＮチャネル型ＭＯＳトランジ
スタＴ４１〜Ｔ４３の構成諸元を示す。
【０１９９】
【表５】
【０２００】表５において、Ｎチャネル型ＭＯＳトラン
ジスタＴ４１〜Ｔ４３のそれぞれのゲート電極形成時の
不純物ドーズ量は、５×１０15／ｃｍ2、３×１０15／
ｃｍ２、１×１０１５／ｃｍ2となっている。なお、注
入不純物は何れもヒ素（Ａｓ）であり、注入エネルギー
は何れも３０ｋｅＶである。
【０２０１】また、図７で示したセンスアンプ部、周辺
回路部、およびメモリセルアレイ部のＮチャネル型ＭＯ
ＳトランジスタＴ４１〜Ｔ４３における、Ａ−Ａ’線、
Ｂ−Ｂ’線、およびＣ−Ｃ’線による断面部分の不純物
プロファイルを図８に示す。
【０２０２】図８において、横軸に断面方向の位置（深
さ）を、縦軸に不純物濃度を示す。なお、横軸は図に向
かって左側から順に、ゲート電極（ポリシリコン層）、
ゲート酸化膜（ＳｉＯ2層）、ウエル層（バルクシリコ
ン層）となっている。
【０２０３】表５に示すように、Ｎチャネル型ＭＯＳト
ランジスタＴ４１〜Ｔ４３のゲート電極４Ａ〜４Ｃにお
いては、不純物ドーズ量がそれぞれ異なっているので、
不純物濃度もそれぞれ異なり、しきい値が高い事を期待
される順に、ゲート電極中の不純物濃度は低く構成され
ている。すなわち、Ａ−Ａ’線で示すようにセンスアン
プ部のトランジスタＴ４１が最も高く、周辺回路部のト
ランジスタＴ４２（Ｂ−Ｂ’線）、メモリセルアレイ部
のトランジスタＴ４３（Ｃ−Ｃ’線）の順に濃度が低く
なっている。なお、Ｎチャネル型ＭＯＳトランジスタＴ
４１〜Ｔ４３のチャネルドープ層１０３Ａ〜１０３Ｃの
不純物ドーズ量は同一なので、Ａ−Ａ’線、Ｂ−Ｂ’
線、およびＣ−Ｃ’線は重なり合っている。
【０２０４】このため、メモリセルアレイ部では、ゲー
ト電極において空乏層が最も広くなり、酸化膜の実効的
な厚さが最も厚くなり、しきい値が高くなる。
【０２０５】図９に各ゲート酸化膜の実際の厚みと、実
効的な厚みを示す。図９において、横軸左側から順にセ
ンスアンプ部、周辺回路部、メモリセルアレイ部のそれ
ぞれのＮチャネル型ＭＯＳトランジスタを示している。
図９から明らかなように、各ゲート酸化膜の実効的な厚
みは、センスアンプ部、周辺回路部、メモリセルアレイ
部の順に厚くなっている。
【０２０６】＜１−２．製造方法＞以下に、図７に示し
たＤＲＡＭ１００を構成するセンスアンプ部、周辺回路
部、およびメモリセルアレイ部のＮチャネル型ＭＯＳト
ランジスタＴ４１〜Ｔ４３の製造方法について、図１０
〜図１５を用いて説明する。
【０２０７】まず、図１０に示す工程において、Ｐ型の
半導体基板１の表面にロコス法によりＬＯＣＯＳ層（フ
ィールド酸化膜）２を、例えば４０００オングストロー
ムの厚さに形成する。続いて、例えばボロンイオンを、
７００ｋｅＶのエネルギーで、１×１０13／ｃｍ2のド
ーズ量を注入することで、半導体基板１内にＰ型のウエ
ル領域１０１を形成する。なお、半導体基板１内にはＰ
チャネル型ＭＯＳトランジスタを形成するためにＮ型の
ウエル領域も形成されるが、説明および図示は省略す
る。次に、例えばボロンイオンを、１３０ｋｅＶのエネ
ルギーで、５×１０12／ｃｍ2のドーズ量を注入するこ
とで、半導体基板１内にチャネルカット層１０２を形成
する。なお、チャネルカット層１０２は、ＬＯＣＯＳ層
２とで素子間分離領域を形成するような形状に形成す
る。
【０２０８】次に、ウエル領域１０１内の所定位置に、
後にチャネルドープ層１０３Ａ〜１０３Ｃとなるチャネ
ルドープ層１００を形成する。このとき、周辺回路部お
よびメモリセルアレイ部のトランジスタＴ２およびＴ３
の形成領域にもチャネルドープ層１００が形成される。
なお、チャネルドープ層１００の形成は、例えばボロン
イオンを、５０ｋｅＶのエネルギーで、１×１０12／ｃ
ｍ2のドーズ量を注入することで行う。
【０２０９】次に、図１１に示す工程において、半導体
基板１の主面上にゲート酸化膜３となる酸化膜３１を熱
酸化法により形成した後、その上にゲート電極材料とし
て、（ノンドープ）ポリシリコン層４２をＣＶＤ法にて
形成する。なお、酸化膜３１の厚みは１００オングスト
ローム程度、ポリシリコン層４２の厚みは２０００オン
グストローム程度である。
【０２１０】次に、図１２に示す工程において、不純物
濃度が最も低い、メモリセルアレイ部のＮチャネル型Ｍ
ＯＳトランジスタＴ４３のゲート電極に合わせて、ポリ
シリコン層４２に不純物イオンを注入し、ドープトポリ
シリコン層４２Ｃを形成する。このとき、周辺回路部お
よびメモリセルアレイ部にもドープトポリシリコン層４
２Ｃが形成される。なお、ドープトポリシリコン層４２
Ｃの形成は、例えばヒ素イオンを、３０ｋｅＶのエネル
ギーで、１×１０15／ｃｍ2のドーズ量を注入すること
で行う。
【０２１１】次に、図１３に示す工程において、メモリ
セルアレイ部の上部にレジストマスクＲ２０４を形成
し、センスアンプ部および周辺回路部のドープトポリシ
リコン層４２Ｃに選択的に不純物を追加注入し、周辺回
路部のＮチャネル型ＭＯＳトランジスタＴ４２に合わせ
た不純物濃度のドープトポリシリコン層４２Ｂを形成す
る。なお、ドープトポリシリコン層４２Ｂの形成は、例
えばヒ素イオンを、３０ｋｅＶのエネルギーで、２×１
０15／ｃｍ2のドーズ量を注入することで行う。
【０２１２】次に、レジストマスクＲ２０４を除去した
後、図１４に示す工程において、メモリセルアレイ部お
よび周辺回路部の上部にレジストマスクＲ２０５を形成
し、センスアンプ部のドープトポリシリコン層４２Ｂに
選択的に不純物を追加注入し、センスアンプ部のＮチャ
ネル型ＭＯＳトランジスタＴ４１に合わせた不純物濃度
のドープトポリシリコン層４２Ａを形成する。なお、ド
ープトポリシリコン層４２Ａの形成は、例えばヒ素イオ
ンを、３０ｋｅＶのエネルギーで、２×１０15／ｃｍ2
のドーズ量を注入することで行う。
【０２１３】次に、図１５に示す工程において、ドープ
トポリシリコン層４２Ａ〜４２Ｃの上部にレジストマス
クＲ２０３を形成し、パターンニングによりゲート電極
４Ａ〜４Ｃおよびゲート酸化膜３を形成する。
【０２１４】次に、センスアンプ部、周辺回路部、メモ
リセルアレイ部にイオン注入によりＬＤＤ層１０７を形
成した後、ゲート酸化膜３およびゲート電極４Ａ〜４Ｃ
の側面に、約１０００オングストロームの厚さのサイド
ウォール酸化膜５を形成する。そして、サイドウォール
酸化膜５をマスクとして、イオン注入によりソース・ド
レイン層１０６を形成することで、図７に示すＤＲＡＭ
１００の構成が得られる。
【０２１５】ここで、ＬＤＤ層１０７は、例えば砒素
（Ａｓ）イオンを３０ｋｅＶのエネルギーで、１×１０
13／ｃｍ2のドーズ量を注入することで形成する。ま
た、ソース・ドレイン層１０６は、例えば砒素イオンを
５０ｋｅＶのエネルギーで、５×１０15／ｃｍ2のドー
ズ量を注入した後、８５０℃で６０分間アニールするこ
とで形成する。
【０２１６】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＤＲ
ＡＭが形成されるが、それらの工程の説明および図示は
省略する。
【０２１７】＜１−３．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態１のＤＲＡＭ１００は、
特性の異なる複数種類のトランジスタ（例えば、要求ス
ペックの異なる）に対して、ゲート電極の不純物濃度を
それぞれ変えることでゲート酸化膜の実効的な厚みを変
えてしきい値を設定する構成となっている。従って、チ
ャネルドープ層の不純物濃度をトランジスタの特性に合
わせて変える必要がなく、拡散層からの漏れ電流（拡散
層リーク）を最小限に抑制できる濃度に固定することが
できる。
【０２１８】従って、チャネルドープ層の不純物濃度は
拡散層リークを最小にするように設定し、しきい値はゲ
ート電極の不純物濃度により設定することで、しきい値
と拡散層リークとのトレードオフ関係を打開（ブレーク
スルー）することができ、回路設計の制約を解消するこ
とができる。
【０２１９】また、ゲート電極の不純物濃度をそれぞれ
変えることは、半導体基板内に形成されたチャネルドー
プ層の不純物濃度を変える場合に比べて、他の構成に及
ぼす影響が少なくて済む。すなわち、半導体基板内にイ
オンを注入する場合、特に高ドーズの注入を行う場合に
は、半導体基板の結晶性を劣化させる要因となる。しか
し、本発明では最外層に位置するゲート電極にイオンを
注入するので、上記のような問題は発生しない。不純物
がゲート酸化膜に到達しないように注入飛程を設定すれ
ば良い。
【０２２０】なお、以上の説明においては、チャネルド
ープ層１０３Ａ〜１０３Ｃの不純物濃度は同一とした
が、必ずしも同一である必要はない。例えば、ゲート電
極の不純物濃度をそれぞれ変えるだけでは、しきい値を
十分に調整できない場合には、チャネルドープ層１０３
Ａ〜１０３Ｃの不純物濃度を変更することで、しきい値
を調整しても良い。この場合、補助的に利用するだけな
ので不純物濃度増加は少なく、拡散層リークが大幅に増
えることも、イオン注入により半導体基板の結晶性が劣
化することもない。
【０２２１】＜１−４．変形例＞図１０〜図１５を用い
て説明した実施の形態１のＤＲＡＭ１００の製造方法に
おいては、ドープトポリシリコン層４１Ａ〜４１Ｃを形
成した後に、図１５に示す工程において、パターンニン
グによりゲート電極４Ａ〜４Ｃおよびゲート酸化膜３を
形成する例を示したが、パターンニングによりゲート電
極を成形した後に不純物注入を行っても良い。
【０２２２】すなわち、図１５に示す工程においてポリ
シリコン層４２を形成した後に、ポリシリコン層４２上
に所定のレジストマスクを形成し、パターンニングを行
ってゲート電極およびゲート酸化膜を成形する。その後
に、メモリセルアレイ部のＮチャネル型ＭＯＳトランジ
スタＴ４３のゲート電極に合わせて、ポリシリコン層４
２に不純物イオンを注入する。その後、メモリセルアレ
イ部、周辺回路部のゲート電極上に順次レジストマスク
を形成し、不純物を追加注入することでゲート電極４Ａ
〜４Ｃを形成する。
【０２２３】このような工程にすることで、ゲート電極
の成形に際してのエッチングにおいて、ゲート電極中に
不純物が導入されていないのでエッチングが容易とな
る。すなわち、エッチングレートはポリシリコンに含ま
れる不純物濃度によって変化する。特に、イオン注入を
行った場合、ゲート電極の深さ方向に不純物分布がで
き、場所によってエッチングレートが変化することにな
る。この場合、エッチング速度を調整しないと、エッチ
ングレートの差異により、エッチング面に凸凹が生じる
などの問題が発生するが、本工程ではノンドープのポリ
シリコンをエッチングするので、そのような問題は発生
しない。
【０２２４】また、ポリシリコン層への不純物注入の条
件（エネルギー、ドーズ量）と、ＬＤＤ層を形成するた
めの不純物注入の条件とを合わせることができる場合に
は、メモリセルアレイ部のＮチャネル型ＭＯＳトランジ
スタのゲート電極を形成するのと同時にＬＤＤ層も形成
することができ、製造工程を短縮することができる。
【０２２５】なお、以上説明した本発明に係る実施の形
態１では、単結晶基板上に各種トランジスタを形成する
構成について示したが、ＳＯＩ（silicon on insulato
r）基板上に各種トランジスタを形成する場合であって
も、同様の作用効果を得ることができる。
【０２２６】＜実施の形態２＞ ＜２−１．装置構成＞図１６に本発明に係る実施の形態
２として、複数種類のトランジスタを作り込んだフラッ
シュメモリ２００の部分構成を示す。一般的に、ＤＲＡ
Ｍに比べてフラッシュメモリの異なる点は、例えば１０
Ｖといった高い電圧を書込動作や消去動作で用いること
である。このため、フラッシュメモリは、データを蓄積
するメモリセルアレイ部だけでなく、ＸデコーダーやＹ
デコーダーなど昇圧後に使われる高耐圧部、周辺回路部
（例えば、アドレスバッファ、ロウ／カラムクロック
部、Ｉ／Ｏパス部、データレジスタ部センスアンプ部、
動作制御部）なども備えている。いずれの部位もトラン
ジスタにより構成されているが、使用電圧の差異によ
り、複数種類の特性の異なるトランジスタが必要とな
る。
【０２２７】図１６においては、高耐圧部、周辺回路
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ５１〜Ｔ５３の断面をそれぞれ示して
いる。
【０２２８】図１６において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ５１〜Ｔ５３は同一の半導体基板２１（Ｐ
型）上に形成されたＰ型のウエル層１２１内に形成され
ている。ウエル層１２１は、ウエル層１２１内に形成さ
れたチャネルカット層１２２と、ＬＯＣＯＳ層２２とで
素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ５
１〜Ｔ５３は、それぞれ素子間分離された領域に形成さ
れている。
【０２２９】高耐圧部のＮチャネル型ＭＯＳトランジス
タＴ５１は、ウエル層１２１内に独立して平行に形成さ
れた１対のソース・ドレイン層１２６と、当該ソース・
ドレイン層１２６の向かい合う端縁部に接して形成され
た１対のＬＤＤ層１２７とを備えている。
【０２３０】そして、ＬＤＤ層１２７の上部にはゲート
酸化膜２５Ａが形成され、当該ゲート酸化膜２５Ａの上
部にはゲート電極２９Ａが形成されている。また、ゲー
ト酸化膜２５Ａおよびゲート電極２９Ａの側面にはサイ
ドウォール酸化膜３０が形成されている。また、ゲート
電極２９Ａの下層のウエル層１２１内には、チャネルド
ープ層１２３が形成されている。
【０２３１】周辺回路部のＮチャネル型ＭＯＳトランジ
スタＴ５２は、ウエル層１２１内に独立して平行に形成
された１対のソース・ドレイン層１２６と、当該ソース
・ドレイン層１２６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１２７とを備えている。
【０２３２】そして、ＬＤＤ層１２７の上部にはゲート
酸化膜２５Ａが形成され、当該ゲート酸化膜２５Ａの上
部にはゲート電極２９Ｂが形成されている。また、ゲー
ト酸化膜２５Ａおよびゲート電極２９Ｂの側面にはサイ
ドウォール酸化膜３０が形成されている。また、ゲート
電極２９Ｂの下層のウエル層１２１内には、チャネルド
ープ層１２４が形成されている。
【０２３３】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ５３は、ウエル層１２１内に独立して平
行に形成された一対のソース・ドレイン層１２６を備
え、ソース・ドレイン層１２６の端縁部上部にはトンネ
ル酸化膜２３が形成され、当該トンネル酸化膜２３の上
部にはフローティングゲート電極２７、層間絶縁膜（Ｏ
ＮＯ膜）２４、コントロールゲート電極２９Ｃが順次形
成されている。
【０２３４】また、トンネル酸化膜２３、フローティン
グゲート電極２７、層間絶縁膜２４、コントロールゲー
ト電極２９Ｃの側面にはサイドウォール酸化膜３０が形
成されている。
【０２３５】また、フローティングゲート電極２７の下
層のウエル層１２１内には、チャネルドープ層１２５が
形成されている。なお、メモリセルアレイ部はゲートア
レイ構造となっており、隣合うゲートどうしが１のソー
ス・ドレイン層１２６を共有する構造となっており、そ
の構造が連続して配設された構成となっている。
【０２３６】表６にＮチャネル型ＭＯＳトランジスタＴ
５１〜Ｔ５３の構成諸元を示す。
【０２３７】
【表６】
【０２３８】表６に示すように、フラッシュメモリ２０
０において特徴的なのは、高耐圧部のＮチャネル型ＭＯ
ＳトランジスタＴ５１のゲート電極２９Ａの不純物濃度
が最も低く、メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ５３のコントロールゲート電極２９Ｃ、
周辺回路部のＮチャネル型ＭＯＳトランジスタＴ５２の
ゲート電極２９Ｂの順に不純物濃度が高くなっている点
である。
【０２３９】図１６で示した高耐圧部、周辺回路部、お
よびメモリセルアレイ部のＮチャネル型ＭＯＳトランジ
スタＴ５１〜Ｔ５３における、Ａ−Ａ’線、Ｂ−Ｂ’
線、およびＣ−Ｃ’線による断面部分の不純物プロファ
イルを図１７に示す。
【０２４０】図１７において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、メモリセ
ルアレイ部のＮチャネル型ＭＯＳトランジスタＴ５３の
構成順序を図面上部に、他のＭＯＳトランジスタの構成
順序を図面横軸に示す。
【０２４１】図面上部において、図に向かって左側から
順に、コントロールゲート電極（ポリシリコン層）、層
間絶縁膜（ＯＮＯ膜）、フローティングゲート電極（ポ
リシリコン層）、トンネル酸化膜（ＳｉＯ2層）、ウエ
ル層（バルクシリコン層）となっている。
【０２４２】また、図面横軸において、図に向かって左
側から順に、ゲート電極（ポリシリコン層）、ゲート酸
化膜（ＳｉＯ2層）、ウエル層（バルクシリコン層）と
なっている。
【０２４３】図１７において、Ｂ−Ｂ’線で示すよう
に、周辺回路部においてゲート電極中の不純物濃度が最
も高く、Ａ−Ａ’線で示す高耐圧部のゲート電極中の不
純物濃度が最も低くなっている。
【０２４４】このため、高耐圧部では、コントロールゲ
ート電極において空乏層が最も広くなり、酸化膜の実効
的な厚さが最も厚くなり、高い電圧にも耐えることがで
きる。
【０２４５】図１８に各ゲート酸化膜の実際の厚みと、
実効的な厚みを示す。図１８において、横軸左側から順
に高耐圧部、周辺回路部、メモリセルアレイ部のそれぞ
れのＮチャネル型ＭＯＳトランジスタを示している。な
おメモリセルアレイ部においてはトンネル酸化膜をゲー
ト酸化膜として取り扱う。図１８から明らかなように、
各ゲート酸化膜の実効的な厚みは、高耐圧部において特
に厚くなっている。
【０２４６】また、図１７に示すように、高耐圧部（Ａ
−Ａ’線）、周辺回路部（Ｂ−Ｂ’線）、メモリセルア
レイ部（Ｃ−Ｃ’線）の何れのトランジスタにおいて
も、チャネルドープ層の不純物プロファイルは同じであ
る。
【０２４７】なお、メモリセルアレイ部のＮチャネル型
ＭＯＳトランジスタＴ５３のフローティングゲート電極
はＣＶＤ法で形成するため、不純物プロファイルは一定
である。
【０２４８】＜２−２．製造方法＞以下に、図１６で示
した高耐圧部、周辺回路部、およびメモリセルアレイ部
のＮチャネル型ＭＯＳトランジスタＴ５１〜Ｔ５３の製
造方法について、図１９〜図３２を用いて説明する。
【０２４９】まず、図１９に示す工程において、Ｐ型の
半導体基板２１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）２２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板２１内にＰ
型のウエル領域１２１を形成する。なお、半導体基板２
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板２１内にチャネルカット層１
２２を形成する。なお、チャネルカット層１２２は、Ｌ
ＯＣＯＳ層２とで素子間分離領域を形成するような形状
に形成する。
【０２５０】次に、ウエル領域１２１内の高耐圧部、周
辺回路部、メモリセルアレイ部のそれぞれの所定位置
に、チャネルドープ層１２０を形成する。なお、チャネ
ルドープ層１２０の形成は、例えばボロンイオンを、５
０ｋｅＶのエネルギーで、５×１０12／ｃｍ2のドーズ
量を注入することで行う。
【０２５１】次に、図２０に示す工程において、半導体
基板２１の主面上にトンネル酸化膜２３となる酸化膜２
３１を熱酸化法により形成した後、その上にゲート電極
材料として、例えばドープトポリシリコン層２７１をＣ
ＶＤ法にて形成する。なお、酸化膜２３１の厚みは１０
０オングストローム程度、ドープトポリシリコン層２７
１の厚みは１０００オングストローム程度で、その不純
物としてはリン（Ｐ）を使用し、濃度は１×１０20／ｃ
ｍ3程度である。
【０２５２】次に、図２１に示す工程において、メモリ
セルアレイ部におけるドープトポリシリコン層２７１の
上部に選択的にレジストマスクＲ２２１を形成する。こ
の場合、レジストマスクＲ２２１はメモリセルアレイ部
のゲート幅方向に沿って形成される。そして、レジスト
マスクＲ２２１で覆われていない部分のドープトポリシ
リコン層２７１を異方性エッチングにより除去する。こ
の状態を図２２に示す。
【０２５３】図２２は、図２１を上面側（レジストマス
クＲ２２１を形成する側）から見た平面図であり、レジ
ストマスクＲ２２１はメモリセルアレイ部において、規
則的に配列された矩形の島状をなすように形成されてい
る。なお、レジストマスクＲ２２１は、矩形の島状をな
す活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ上を覆
うように形成されている。また、高耐圧部および周辺回
路部においてはレジストマスクが形成されていないの
で、活性層ＡＬが露出している。
【０２５４】次に、レジストマスクＲ２２１を除去した
後、図２３に示す工程において、ドープトポリシリコン
層２７１上、フローティングゲートとコントロールゲー
トとを絶縁する層間絶縁膜２４となる絶縁膜２４１をＣ
ＶＤ法にて形成する。層間絶縁膜２４はＯＮＯ膜と呼称
される場合もある。絶縁膜２４１は高耐圧部および周辺
回路部上にも形成される。なお、この膜はＴＥＯＳ（te
traethyl orthosilicate）膜、窒化膜（Ｓｉ3Ｎ4）、Ｔ
ＥＯＳ膜を順に積層した構成となっており、それぞれの
膜厚は１００オングストロームである。
【０２５５】次に、図２４に示す工程において、メモリ
セルアレイ部の絶縁膜２４１上をレジストマスクＲ２２
２で覆い、その他の領域の絶縁膜２４１を全て除去す
る。この場合、その他の領域においては酸化膜２３１も
除去する。この状態を図２５に示す。
【０２５６】図２５は、図２４を上面側（レジストマス
クＲ２２２を形成する側）から見た平面図であり、レジ
ストマスクＲ２２２はメモリセルアレイ部全域を覆うよ
うに形成されているが、高耐圧部および周辺回路部にお
いてはレジストマスクＲ２２２が形成されていないの
で、活性層ＡＬが露出している。
【０２５７】次に、レジストマスクＲ２２２を除去した
後、図２６に示す工程において、半導体基板２１の主面
全面にゲート酸化膜２５Ａとなる酸化膜２５１Ａを熱酸
化法により形成する。このときメモリセルアレイ部上の
絶縁膜２４１は、窒化膜を含んでいるため酸化されるこ
とはなく、その厚さは保たれる。なお、酸化膜２５１Ａ
の厚みは８０オングストローム程度である。
【０２５８】次に、図２７に示す工程において、半導体
基板２１の主面全面に、ゲート電極材料として、（ノン
ドープ）ポリシリコン層２８０をＣＶＤ法にて形成す
る。なお、ポリシリコン層２８０の厚みは２０００オン
グストローム程度である。
【０２５９】次に、図２８に示す工程において、不純物
濃度が最も低い、高耐圧部のＮチャネル型ＭＯＳトラン
ジスタＴ５１のゲート電極に合わせて、ポリシリコン層
２８０に不純物イオンを注入し、ドープトポリシリコン
層２８０Ａを形成する。このとき、周辺回路部およびメ
モリセルアレイ部にもドープトポリシリコン層２８０Ａ
が形成される。なお、ドープトポリシリコン層２８０Ａ
の形成は、例えばヒ素イオンを、３０ｋｅＶのエネルギ
ーで、５×１０14／ｃｍ2のドーズ量を注入することで
行う。
【０２６０】次に、図２９に示す工程において、高耐圧
部の上部にレジストマスクＲ２２５を形成し、周辺回路
部およびメモリセルアレイ部のドープトポリシリコン層
２８０Ａに選択的に不純物を追加注入し、メモリセルア
レイ部のＮチャネル型ＭＯＳトランジスタＴ５３に合わ
せた不純物濃度のドープトポリシリコン層２８０Ｃを形
成する。なお、ドープトポリシリコン層２８０Ｃの形成
は、例えばヒ素イオンを、３０ｋｅＶのエネルギーで、
５×１０14／ｃｍ2のドーズ量を注入することで行う。
【０２６１】次に、レジストマスクＲ２２５を除去した
後、図３０に示す工程において、メモリセルアレイ部お
よび高耐圧部の上部にレジストマスクＲ２２６を形成
し、周辺回路部のドープトポリシリコン層２８０Ｃに選
択的に不純物を追加注入し、周辺回路部のＮチャネル型
ＭＯＳトランジスタＴ５２に合わせた不純物濃度のドー
プトポリシリコン層２８０Ｂを形成する。なお、ドープ
トポリシリコン層２８０Ｂの形成は、例えばヒ素イオン
を、３０ｋｅＶのエネルギーで、４×１０15／ｃｍ2の
ドーズ量を注入することで行う。
【０２６２】次に、レジストマスクＲ２２６を除去した
後、図３１に示す工程において、ドープトポリシリコン
層２８０Ａ〜２８０Ｃの上部にレジストマスクＲ２２７
を形成してパターンニングを行う。この状態を図３２に
示す。
【０２６３】図３２は、図３１を上面側（レジストマス
クＲ２２７を形成する側）から見た平面図であり、レジ
ストマスクＲ２２７は、矩形状の活性領域ＡＬに垂直に
なるように形成されている。
【０２６４】このパターンニングにより、高耐圧部にお
いては、ゲート酸化膜２５Ａおよびゲート電極２９Ａ
を、周辺回路部においては、ゲート酸化膜２５Ａおよび
ゲート電極２９Ｂを、メモリセルアレイ部においては、
トンネル酸化膜２３、フローティングゲート電極２７、
層間絶縁膜２４、コントロールゲート電極２９Ｃを形成
する。
【０２６５】次に、高耐圧部、周辺回路部にイオン注入
によりＬＤＤ層１２７を形成した後、ゲート酸化膜２５
Ａおよびゲート電極２９Ａの側面、ゲート酸化膜２５Ａ
およびゲート電極２９Ｂの側面、トンネル酸化膜２３、
フローティングゲート電極２７、層間絶縁膜２４、コン
トロールゲート電極２９Ｃの側面に、約１０００オング
ストロームの厚さのサイドウォール酸化膜３０を形成す
る。そして、サイドウォール酸化膜３０をマスクとし
て、イオン注入によりソース・ドレイン層１２６を形成
することで、図１６に示すフラッシュメモリの構成が得
られる。
【０２６６】ここで、ＬＤＤ層１２７は、例えば砒素イ
オンを３０ｋｅＶのエネルギーで、１×１０13／ｃｍ2
のドーズ量を注入することで形成する。また、ソース・
ドレイン層１２６は、例えば砒素イオンを５０ｋｅＶの
エネルギーで、５×１０15／ｃｍ2のドーズ量を注入し
た後、８５０℃で６０分間アニールすることで形成す
る。
【０２６７】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりフラ
ッシュメモリが形成されるが、それらの工程の説明およ
び図示は省略する。
【０２６８】＜２−３．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態２のフラッシュメモリ２
００は、特性の異なる複数種類のトランジスタ（例え
ば、要求スペックの異なる）に対して、ゲート電極の不
純物濃度をそれぞれ変えることでゲート酸化膜の実効的
な厚みを変える構成となっている。従って、耐電圧の異
なるトランジスタのゲート酸化膜の厚さを、それぞれ異
なった厚さに形成する必要がなくなる。
【０２６９】また、ゲート酸化膜の実効的な厚みを変え
ることで、しきい値を設定することができるので、チャ
ネルドープ層の不純物濃度をトランジスタの特性に合わ
せて変える必要がなく、拡散層からの漏れ電流（拡散層
リーク）を最小限に抑制できる濃度に固定することがで
きる。
【０２７０】従って、チャネルドープ層の不純物濃度は
拡散層リークを最小にするように設定し、耐電圧特性や
しきい値はゲート電極の不純物濃度により調整すること
で、耐電圧についての要求を満足するとともに、しきい
値と拡散層リークとのトレードオフ関係を打開（ブレー
クスルー）することができ、回路設計の制約を解消する
ことができる。
【０２７１】また、厚さの異なるゲート酸化膜を形成す
る場合でも、ゲート酸化膜の実効的な厚みを変えること
で、ゲート酸化膜の種類を削減することができる。従っ
て、ゲート酸化膜の製造工程を簡略化できるとともに、
信頼性に優れ、膜厚の制御性が良好なゲート酸化膜を得
ることができる。
【０２７２】すなわち、図１６に示す構成においては、
高耐圧部および周辺回路部のトランジスタにおけるゲー
ト酸化膜の厚みは同じであるので、ゲート酸化膜の種類
は２種類となる。そして、酸化膜を形成する工程は、酸
化膜２３１を形成する工程（図２３）と、酸化膜２５１
Ａを形成する工程（図２６）だけであり、いずれの工程
も１回の熱酸化工程で形成しているので、図７８〜図９
１を用いて説明した従来の製造方法のように、１つの酸
化膜の形成を複数回に分けて行う必要はなく、不純物混
入や膜厚の制御性の低下を心配する必要はない。
【０２７３】なお、以上説明した本発明に係る実施の形
態２では、単結晶基板上に各種トランジスタを形成する
構成について示したが、ＳＯＩ（silicon on insulato
r）基板上に各種トランジスタを形成する場合であって
も、同様の作用効果を得ることができる。
【０２７４】＜実施の形態３＞ ＜３−１．装置構成＞図３３に本発明に係る実施の形態
３として、ロジック回路を有したＤＲＡＭ（以後、ＬＯ
ＧＩＣ ｉｎ ＤＲＡＭと呼称）３００の部分構成を示
す。
【０２７５】ＬＯＧＩＣ ｉｎ ＤＲＡＭは、ロジック
回路を同一チップ内に作りこむことにより、独立した別
チップとして作られたＤＲＡＭとロジック回路とを組み
合わせて使用するより、高性能かつ低コストを実現でき
る装置である。
【０２７６】一般的に、ＬＯＧＩＣ ｉｎ ＤＲＡＭは
ロジック部とＤＲＡＭ部とに大別される。ここで、ロジ
ック部では、高速であること、すなわち、高駆動能力と
低容量であることが求められている。また、ＤＲＡＭ部
には先に実施の形態１で説明したように、低リーク電流
が求められるメモリセルアレイ部や、低電圧での動作が
要求されるセンスアンプ部などが含まれている。つま
り、１チップのＬＯＧＩＣ ｉｎ ＤＲＡＭにおいて
は、特性の異なる数種類のトランジスタが必要となる。
【０２７７】図３３においては、ロジック部、センスア
ンプ部、メモリセルアレイ部に用いられるＮチャネル型
ＭＯＳトランジスタＴ６１〜Ｔ６３の断面をそれぞれ示
している。
【０２７８】図３３において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ６１〜Ｔ６３は同一の半導体基板５１（Ｐ
型）上に形成されたＰ型のウエル層１５１内に形成され
ている。ウエル層１５１はウエル層１５１内に形成され
たチャネルカット層１５２と、ＬＯＣＯＳ層５２とで素
子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ６１
〜Ｔ６３は、それぞれ素子間分離された領域に形成され
ている。
【０２７９】ロジック部のＮチャネル型ＭＯＳトランジ
スタＴ６１は、ウエル層１５１内に独立して平行に形成
された１対のソース・ドレイン層１５６と、当該ソース
・ドレイン層１５６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１５７とを備えている。
【０２８０】そして、ＬＤＤ層１５７の上部にはゲート
酸化膜５３形成され、当該ゲート酸化膜５３の上部には
ゲート電極５５Ａが形成されている。また、ゲート酸化
膜５３およびゲート電極５５Ａの側面にはサイドウォー
ル酸化膜５６が形成されている。また、ゲート電極５５
Ａの下層のウエル層１５１内には、チャネルドープ層１
５５Ａが形成されている。
【０２８１】センスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ６２は、ウエル層１５１内に独立して平行に
形成された１対のソース・ドレイン層１５６と、当該ソ
ース・ドレイン層１５６の向かい合う端縁部に接して形
成された１対のＬＤＤ層１５７とを備えている。
【０２８２】そして、ＬＤＤ層１５７の上部にはゲート
酸化膜５３が形成され、当該ゲート酸化膜５３の上部に
はゲート電極５５Ａが形成されている。また、ゲート酸
化膜５３およびゲート電極５５Ａの側面にはサイドウォ
ール酸化膜５６が形成されている。また、ゲート電極５
５Ａの下層のウエル層１５１内には、チャネルドープ層
１５４が形成されている。
【０２８３】メモリセルアレイ部のＮチャネル型ＭＯＳ
トランジスタＴ６３は、ウエル層１５１内に独立して平
行に形成された一対のソース・ドレイン層１５６と、当
該ソース・ドレイン層１５６の向かい合う端縁部に接し
て形成された一対のＬＤＤ層１５７とを備えている。
【０２８４】そして、ソース・ドレイン層１５６および
ＬＤＤ層１５７の上部にはゲート酸化膜５３が形成さ
れ、当該ゲート酸化膜５３の上部にはゲート電極５５Ｂ
が形成されている。また、ゲート酸化膜５３およびゲー
ト電極５５Ｂの側面にはサイドウォール酸化膜５６が形
成されている。また、ゲート電極５５Ｂの下層のウエル
層１５１内には、チャネルドープ層１５５Ａが形成され
ている。なお、メモリセルアレイ部はゲートアレイ構造
となっており、隣合うゲートどうしが１のソース・ドレ
イン層１５６を共有する構造となっており、その構造が
連続して配設された構成となっている。
【０２８５】なお、表７にＮチャネル型ＭＯＳトランジ
スタＴ６１〜Ｔ６３の構成諸元を示す。
【０２８６】
【表７】
【０２８７】表７において、Ｎチャネル型ＭＯＳトラン
ジスタＴ６１〜Ｔ６３のそれぞれのチャネルドープ層形
成時の不純物ドーズ量は、５×１０12／ｃｍ2、１×１
０12／ｃｍ2、５×１０12／ｃｍ2となっている。なお、
注入不純物は何れもボロン（Ｂ）であり、注入エネルギ
ーは何れも５０ｋｅＶである。
【０２８８】また、Ｎチャネル型ＭＯＳトランジスタＴ
６１〜Ｔ６３のそれぞれのゲート酸化膜の厚みは、何れ
も６０オングストロームとなっている。
【０２８９】また、Ｎチャネル型ＭＯＳトランジスタＴ
６１〜Ｔ６３のそれぞれのゲート電極形成時の不純物ド
ーズ量は、５×１０15／ｃｍ2、５×１０15／ｃｍ2、１
×１０15／ｃｍ2となっている。なお、注入不純物は何
れもヒ素（Ａｓ）であり、注入エネルギーは何れも３０
ｋｅＶである。
【０２９０】図３３で示したロジック部、センスアンプ
部、メモリセルアレイ部のＮチャネル型ＭＯＳトランジ
スタＴ６１〜Ｔ６３における、Ａ−Ａ’線、Ｂ−Ｂ’
線、およびＣ−Ｃ’線による断面部分の不純物プロファ
イルを図３４に示す。
【０２９１】図３４において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、横軸は図
に向かって左側から順に、ゲート電極（ポリシリコン
層）、ゲート酸化膜（ＳｉＯ2層）、ウエル層（バルク
シリコン層）となっている。
【０２９２】ゲート電極における不純物濃度は表７に示
すように、トランジスタＴ６１およびＴ６２において同
一となるように形成されているので、Ａ−Ａ’線、Ｂ−
Ｂ’は重なり合い、ウエル層内のチャネルドープ層の不
純物濃度は、トランジスタＴ６１およびＴ６３において
同一となるように形成されているので、Ａ−Ａ’線、Ｃ
−Ｃ’は重なり合っている。なお、しきい値の要求が低
いセンスアンプ部のトランジスタでは、チャネルドーズ
量が少なく、酸化膜−バルク界面での不純物濃度も低
い。
【０２９３】また、図３５に各ゲート酸化膜の実際の厚
みと、実効的な厚みを示す。図３５において、横軸左側
から順にロジック部、センスアンプ部、メモリセルアレ
イ部のそれぞれのＮチャネル型ＭＯＳトランジスタを表
示している。図３５に示されるように、何れのトランジ
スタにおいても実際の厚みは同じであるが、図３５から
明らかなように、各ゲート酸化膜の実効的な厚みは、メ
モリセルアレイ部において特に厚くなっている。
【０２９４】＜３−２．製造方法＞以下に、図３３で示
したロジック部、ＤＲＡＭ部のセンスアンプ部およびメ
モリセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ
６１〜Ｔ６３の製造方法について、図３６〜図４１を用
いて説明する。
【０２９５】まず、図３６に示す工程において、Ｐ型の
半導体基板５１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）５２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板５１内にＰ
型のウエル領域１５１を形成する。なお、半導体基板５
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板１内にチャネルカット層１５
２を形成する。なお、チャネルカット層１５２は、ＬＯ
ＣＯＳ層２とで素子間分離領域を形成するような形状に
形成する。
【０２９６】次に、ウエル領域１５１内の所定位置に、
センスアンプ部のトランジスタＴ６２に合わせた最も不
純物濃度の低いチャネルドープ層１５０を形成する。こ
のとき、ロジック部およびメモリセルアレイ部のトラン
ジスタＴ６１およびＴ６３の形成領域にもチャネルドー
プ層１５０が形成される。なお、チャネルドープ層１５
０の形成は、例えばボロンイオンを、５０ｋｅＶのエネ
ルギーで、１×１０12／ｃｍ2のドーズ量を注入するこ
とで行う。
【０２９７】次に、図３７に示す工程において、センス
アンプ部の上部にレジストマスクＲ２５１を形成し、ロ
ジック部およびメモリセルアレイ部のチャネルドープ層
１５０に選択的に不純物を追加注入し、ロジック部およ
びメモリセルアレイ部のトランジスタＴ６１およびＴ６
３に合わせた不純物濃度のチャネルドープ層１５０Ａを
形成する。なお、チャネルドープ層１５０Ａの形成は、
例えばボロンイオンを、５０ｋｅＶのエネルギーで、４
×１０12／ｃｍ2のドーズ量を注入することで行う。
【０２９８】次に、図３８に示す工程において、半導体
基板５１の主面上にゲート酸化膜５３となる酸化膜５３
１を熱酸化法により形成した後、その上にゲート電極材
料として、（ノンドープ）ポリシリコン層５５０をＣＶ
Ｄ法にて形成する。なお、酸化膜５３１の厚みは６０オ
ングストローム程度、ポリシリコン層５５０の厚みは２
０００オングストローム程度である。
【０２９９】次に、図３９に示す工程において、不純物
濃度が最も低い、メモリセルアレイ部のＮチャネル型Ｍ
ＯＳトランジスタＴ６３のゲート電極に合わせて、ポリ
シリコン層５５０に不純物イオンを注入し、ドープトポ
リシリコン層５５０Ｂを形成する。このとき、ロジック
部およびセンスアンプ部にもドープトポリシリコン層５
５０Ｂが形成される。なお、ドープトポリシリコン層５
５０Ｂの形成は、例えばヒ素イオンを、３０ｋｅＶのエ
ネルギーで、１×１０15／ｃｍ2のドーズ量を注入する
ことで行う。
【０３００】次に、図４０に示す工程において、メモリ
セルアレイ部の上部にレジストマスクＲ２５５を形成
し、ロジック部およびセンスアンプ部のドープトポリシ
リコン層５５０Ｂに選択的に不純物を追加注入し、ロジ
ック部およびセンスアンプ部のＮチャネル型ＭＯＳトラ
ンジスタＴ６１およびＴ６２に合わせた不純物濃度のド
ープトポリシリコン層５５０Ａを形成する。なお、ドー
プトポリシリコン層５５０Ａの形成は、例えばヒ素イオ
ンを、３０ｋｅＶのエネルギーで、４×１０15／ｃｍ2
のドーズ量を注入することで行う。
【０３０１】次に、図４１に示す工程において、ドープ
トポリシリコン層５５０Ａおよび５５０Ｂの上部にレジ
ストマスクＲ２５６を形成し、パターンニングによりゲ
ート電極５５Ａ、５５Ｂおよびゲート酸化膜５３を形成
する。
【０３０２】次に、ロジック部、センスアンプ部、メモ
リセルアレイ部にイオン注入によりＬＤＤ層１５７を形
成した後、ゲート酸化膜５３およびゲート電極５５Ａ、
５５Ｂの側面に、約１０００オングストロームの厚さの
サイドウォール酸化膜５６を形成する。そして、サイド
ウォール酸化膜５６をマスクとして、イオン注入により
ソース・ドレイン層１５６を形成することで、図３３に
示すＬＯＧＩＣ ｉｎＤＲＡＭ３００の構成が得られ
る。
【０３０３】ここで、ＬＤＤ層１５７は、例えば砒素
（Ａｓ）イオンを３０ｋｅＶのエネルギーで、１×１０
13／ｃｍ2のドーズ量を注入することで形成する。ま
た、ソース・ドレイン層１５６は、例えば砒素イオンを
５０ｋｅＶのエネルギーで、５×１０15／ｃｍ2のドー
ズ量を注入した後、８５０℃で３０分間アニールするこ
とで形成する。
【０３０４】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＬＯ
ＧＩＣ ｉｎ ＤＲＡＭが形成されるが、それらの工程
の説明および図示は省略する。
【０３０５】＜３−３．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態３のＬＯＧＩＣ ｉｎ
ＤＲＡＭ３００は、特性の異なる複数種類のトランジス
タ（例えば、要求スペックの異なる）に対して、ゲート
電極の不純物濃度およびチャネルドープ層の不純物濃度
を変えることでゲート酸化膜の実効的な厚みを変えてし
きい値を設定する構成となっている。
【０３０６】すなわち、図３４に示すように、不純物濃
度の低いメモリセルアレイ部では、ゲート電極内に広い
範囲で空乏層が形成され、酸化膜厚が実効的に厚くなっ
て、しきい値が高くできる。
【０３０７】また、図３４に示すように、センスアンプ
部においては、チャネルドープ層の不純物濃度を他より
も低くすることで、拡散層からの漏れ電流（拡散層リー
ク）を最小限に抑制することができる。
【０３０８】このように、チャネルドープ層の不純物濃
度は拡散層リークを最小にするように設定し、しきい値
はゲート電極の不純物濃度により設定することで、しき
い値と拡散層リークとのトレードオフ関係を打開（ブレ
ークスルー）することができ、回路設計の制約を解消す
ることができる。
【０３０９】なお、以上説明した本発明に係る実施の形
態３では、単結晶基板上に各種トランジスタを形成する
構成について示したが、ＳＯＩ（silicon on insulato
r）基板上に各種トランジスタを形成する場合であって
も、同様の作用効果を得ることができる。
【０３１０】＜実施の形態４＞ ＜４−１．装置構成＞図４２に本発明に係る実施の形態
４として、ロジック回路を有したフラッシュメモリ（以
後、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨと呼称）４００の部
分構成を示す。
【０３１１】一般に、ＬＯＧＩＣ ｉｎ ＦＬＡＳＨ
は、ロジック部とフラッシュメモリ部とに大別され、ロ
ジック部では、高速であること、すなわち、高駆動能力
と低容量であることが求められている。
【０３１２】また、フラッシュメモリ部では、高電圧が
印加される高耐圧部やトンネル酸化膜に高い信頼性が求
められるセルアレイ部などを有している。つまり、１チ
ップのＬＯＧＩＣ ｉｎ ＦＬＡＳＨ内で特性の異なる
数種類のトランジスタが必要となる。
【０３１３】図４２においては、ロジック部、高耐圧
部、メモリセルアレイ部に用いられるＮチャネル型ＭＯ
ＳトランジスタＴ７１〜Ｔ７３の断面をそれぞれ示して
いる。
【０３１４】図４２において、Ｎチャネル型ＭＯＳトラ
ンジスタＴ７１〜Ｔ７３は同一の半導体基板７１（Ｐ
型）上に形成されたＰ型のウエル層１７１内に形成され
ている。ウエル層１７１は、ウエル層１７１内に形成さ
れたチャネルカット層１７２と、ＬＯＣＯＳ層７２とで
素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ７
１〜Ｔ７３は、それぞれ素子間分離された領域に形成さ
れている。
【０３１５】ロジック部のＮチャネル型ＭＯＳトランジ
スタＴ７１は、ウエル層１７１内に独立して平行に形成
された１対のソース・ドレイン層１７６と、当該ソース
・ドレイン層１７６の向かい合う端縁部に接して形成さ
れた１対のＬＤＤ層１７７とを備えている。
【０３１６】そして、ＬＤＤ層１７７の上部にはゲート
酸化膜７６が形成され、当該ゲート酸化膜７６の上部に
はゲート電極７９Ａが形成されている。また、ゲート酸
化膜７６およびゲート電極７９Ａの側面にはサイドウォ
ール酸化膜８０が形成されている。また、ゲート電極７
９Ａの下層のウエル層１７１内には、チャネルドープ層
１７３が形成されている。
【０３１７】フラッシュメモリ部における高耐圧部のＮ
チャネル型ＭＯＳトランジスタＴ７２は、ウエル層１７
１内に独立して平行に形成された１対のソース・ドレイ
ン層１７６と、当該ソース・ドレイン層１７６の向かい
合う端縁部に接して形成された１対のＬＤＤ層１７７と
を備えている。
【０３１８】そして、ＬＤＤ層１７７の上部にはゲート
酸化膜７６が形成され、当該ゲート酸化膜７６の上部に
はゲート電極７９Ｂが形成されている。また、ゲート酸
化膜７６およびゲート電極７９Ｂの側面にはサイドウォ
ール酸化膜８０が形成されている。また、ゲート電極７
９Ｂの下層のウエル層１７１内には、チャネルドープ層
１７３が形成されている。
【０３１９】フラッシュメモリ部におけるメモリセルア
レイ部のＮチャネル型ＭＯＳトランジスタＴ７３は、ウ
エル層１７１内に独立して平行に形成された一対のソー
ス・ドレイン層１７６を備え、ソース・ドレイン層１７
６の端縁部上部にはトンネル酸化膜７３が形成され、当
該トンネル酸化膜７３の上部にはフローティングゲート
電極７７、層間絶縁膜７４、コントロールゲート電極７
９Ａが順次形成されている。
【０３２０】また、トンネル酸化膜７３、フローティン
グゲート電極７７、層間絶縁膜７４、コントロールゲー
ト電極７９Ａの側面にはサイドウォール酸化膜８０が形
成されている。
【０３２１】また、フローティングゲート電極７７の下
層のウエル層１７１内には、チャネルドープ層１７３が
形成されている。なお、メモリセルアレイ部はゲートア
レイ構造となっており、隣合うゲートどうしが１のソー
ス・ドレイン層１７６を共有する構造となっており、そ
の構造が連続して配設された構成となっている。
【０３２２】表８にＮチャネル型ＭＯＳトランジスタＴ
７１〜Ｔ７３の構成諸元を示す。
【０３２３】
【表８】
【０３２４】表８において、Ｎチャネル型ＭＯＳトラン
ジスタＴ７１〜Ｔ７３のそれぞれのゲート酸化膜の厚み
は、５０オングストローム、５０オングストローム、１
００オングストロームとなっている。
【０３２５】また、Ｎチャネル型ＭＯＳトランジスタＴ
７１〜Ｔ７３のそれぞれのチャネルドープ層形成時の不
純物ドーズ量は、何れも１×１０12／ｃｍ2となってい
る。なお、注入不純物は何れもボロン（Ｂ）であり、注
入エネルギーは何れも５０ｋｅＶである。
【０３２６】また、Ｎチャネル型ＭＯＳトランジスタＴ
７１〜Ｔ７３のそれぞれのゲート電極形成時の不純物ド
ーズ量は、５×１０15／ｃｍ2、５×１０14／ｃｍ2、５
×１０15／ｃｍ2となっている。なお、注入不純物は何
れもヒ素（Ａｓ）であり、注入エネルギーは何れも３０
ｋｅＶである。
【０３２７】また、図４２で示したロジック部、高耐圧
部、およびメモリセルアレイ部のＮチャネル型ＭＯＳト
ランジスタＴ７１〜Ｔ７３における、Ａ−Ａ’線、Ｂ−
Ｂ’線、およびＣ−Ｃ’線による断面部分の不純物プロ
ファイルを図４３に示す。
【０３２８】図４３において、横軸に断面方向の位置
（深さ）を、縦軸に不純物濃度を示す。なお、メモリセ
ルアレイ部のＮチャネル型ＭＯＳトランジスタＴ７３の
構成順序を図面上部に、他のＭＯＳトランジスタの構成
順序を図面横軸に示す。
【０３２９】図面上部において、図に向かって左側から
順に、コントロールゲート電極（ポリシリコン層）、層
間絶縁膜（ＯＮＯ膜）、フローティングゲート電極（ポ
リシリコン層）、トンネル酸化膜（ＳｉＯ2層）、ウエ
ル層（バルクシリコン層）となっている。
【０３３０】また、図面横軸において、図に向かって左
側から順に、ゲート電極（ポリシリコン層）、ゲート酸
化膜（ＳｉＯ2層）、ウエル層（バルクシリコン層）と
なっている。
【０３３１】図４３において、Ｃ−Ｃ’線で示すよう
に、メモリセルアレイ部においてゲート電極中の不純物
濃度が最も高く、Ｂ−Ｂ’線で示す高耐圧部のゲート電
極中の不純物濃度が最も低くなっている。
【０３３２】このため、高耐圧部では、コントロールゲ
ート電極において空乏層が最も広くなり、酸化膜の実効
的な厚さが最も厚くなり、高い電圧にも耐えることがで
きる。
【０３３３】図４４に各ゲート酸化膜の実際の厚みと、
実効的な厚みを示す。図４４において、横軸左側から順
にロジック部、高耐圧部、メモリセルアレイ部のそれぞ
れのＮチャネル型ＭＯＳトランジスタを示している。図
４４から明らかなように、各ゲート酸化膜の実効的な厚
みは、高耐圧部において特に厚くなっている。
【０３３４】また、図４３に示すように、ロジック部
（Ａ−Ａ’線）、高耐圧部（Ｂ−Ｂ’線）、メモリセル
アレイ部（Ｃ−Ｃ’線）の何れのトランジスタにおいて
も、チャネルドープ層の不純物プロファイルは同じであ
る。
【０３３５】なお、メモリセルアレイ部のＮチャネル型
ＭＯＳトランジスタＴ７３のフローティングゲート電極
はＣＶＤ法で形成するため、不純物プロファイルは一定
である。
【０３３６】＜４−２．製造方法＞以下に、図４２で示
したロジック部、フラッシュメモリ部のセンスアンプ部
およびメモリセルアレイ部のＮチャネル型ＭＯＳトラン
ジスタＴ７１〜Ｔ７３の製造方法について、図４５〜図
５７を用いて説明する。
【０３３７】まず、図４５に示す工程において、Ｐ型の
半導体基板７１の表面にロコス法によりＬＯＣＯＳ層
（フィールド酸化膜）７２を、例えば４０００オングス
トロームの厚さに形成する。続いて、例えばボロンイオ
ンを、７００ｋｅＶのエネルギーで、１×１０13／ｃｍ
2のドーズ量を注入することで、半導体基板７１内にＰ
型のウエル領域１７１を形成する。なお、半導体基板７
１内にはＰチャネル型ＭＯＳトランジスタを形成するた
めにＮ型のウエル領域も形成されるが、説明および図示
は省略する。次に、例えばボロンイオンを、１３０ｋｅ
Ｖのエネルギーで、５×１０12／ｃｍ2のドーズ量を注
入することで、半導体基板７１内にチャネルカット層１
７２を形成する。なお、チャネルカット層１７２は、Ｌ
ＯＣＯＳ層７２とで素子間分離領域を形成するような形
状に形成する。
【０３３８】次に、ウエル領域１７１内にチャネルドー
プ層１７３を形成する。なお、チャネルドープ層１７３
の形成は、例えばボロンイオンを、５０ｋｅＶのエネル
ギーで、１×１０12／ｃｍ2のドーズ量を注入すること
で行う。
【０３３９】次に、図４６に示す工程において、半導体
基板７１の主面上にトンネル酸化膜７３となる酸化膜７
３１を熱酸化法により形成した後、その上にゲート電極
材料として、例えばドープトポリシリコン層７７１をＣ
ＶＤ法にて形成する。なお、酸化膜７３１の厚みは１０
０オングストローム程度、ドープトポリシリコン層７７
１の厚みは１０００オングストローム程度で、その不純
物としてはリン（Ｐ）を使用し、濃度は１×１０20／ｃ
ｍ3程度である。
【０３４０】次に、図４７に示す工程において、メモリ
セルアレイ部におけるドープトポリシリコン層７７１の
上部に選択的にレジストマスクＲ２７１を形成する。こ
の場合、レジストマスクＲ２７１はメモリセルアレイ部
のゲート幅方向に沿って形成される。そして、レジスト
マスクＲ２７１で覆われていない部分のドープトポリシ
リコン層７７１を異方性エッチングにより除去する。こ
の状態を図４８に示す。
【０３４１】図４８は、図４７を上面側（レジストマス
クＲ２７１を形成する側）から見た平面図であり、レジ
ストマスクＲ２７１はメモリセルアレイ部において、規
則的に配列された矩形の島状をなすように形成されてい
る。なお、レジストマスクＲ２７１は、矩形の島状をな
す活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ上を覆
うように形成されている。また、高耐圧部およびロジッ
ク部においてはレジストマスクが形成されていないの
で、活性層ＡＬが露出している。
【０３４２】次に、レジストマスクＲ２７１を除去した
後、図４９に示す工程において、ドープトポリシリコン
層７７１上に、フローティングゲートとコントロールゲ
ートとを絶縁する層間絶縁膜７４となる絶縁膜７４１を
ＣＶＤ法にて形成する。なお、この膜はＴＥＯＳ膜、窒
化膜（Ｓｉ3Ｎ4）、ＴＥＯＳ膜を順に積層した構成とな
っており、それぞれの膜厚は１００オングストロームで
ある。また、絶縁膜７４１は高耐圧部およびロジック部
上にも形成される。
【０３４３】次に、図５０に示す工程において、メモリ
セルアレイ部の絶縁膜７４１上をレジストマスクＲ２７
２で覆い、その他の領域の絶縁膜７４１を全て除去す
る。この場合、その他の領域においては酸化膜７３１も
除去する。この状態を図５１に示す。
【０３４４】図５１は、図５０を上面側（レジストマス
クＲ２７２を形成する側）から見た平面図であり、レジ
ストマスクＲ２７２はメモリセルアレイ部全域を覆うよ
うに形成されているが、高耐圧部およびロジック部にお
いてはレジストマスクＲ２７２が形成されていないの
で、活性層ＡＬが露出している。
【０３４５】次に、レジストマスクＲ２７２を除去した
後、図５２に示す工程において、半導体基板７１の主面
全面にゲート酸化膜７６となる酸化膜７６１を熱酸化法
により形成する。このときメモリセルアレイ部上の絶縁
膜７４１は、窒化膜を含んでいるため酸化されることは
なく、その厚さは保たれる。なお、酸化膜７６１の厚み
は５０オングストローム程度である。
【０３４６】次に、図５３に示す工程において、半導体
基板７１の主面全面に、ゲート電極材料として、（ノン
ドープ）ポリシリコン層７９０をＣＶＤ法にて形成す
る。なお、ポリシリコン層７９００の厚みは２０００オ
ングストローム程度である。
【０３４７】次に、図５４に示す工程において、不純物
濃度が最も低い、高耐圧部のＮチャネル型ＭＯＳトラン
ジスタＴ７２のゲート電極に合わせて、ポリシリコン層
７９０に不純物イオンを注入し、ドープトポリシリコン
層７９０Ｂを形成する。このとき、ロジック部およびメ
モリセルアレイ部にもドープトポリシリコン層７９０Ｂ
が形成される。なお、ドープトポリシリコン層７９０Ｂ
の形成は、例えばヒ素イオンを、３０ｋｅＶのエネルギ
ーで、５×１０14／ｃｍ2のドーズ量を注入することで
行う。
【０３４８】次に、図５５に示す工程において、高耐圧
部の上部にレジストマスクＲ２７５を形成し、ロジック
部およびメモリセルアレイ部のドープトポリシリコン層
７９０Ｂに選択的に不純物を追加注入し、ロジック部お
よびメモリセルアレイ部のＮチャネル型ＭＯＳトランジ
スタＴ７１およびＴ７３３に合わせた不純物濃度のドー
プトポリシリコン層７９０Ａを形成する。なお、ドープ
トポリシリコン層７９０Ａの形成は、例えばヒ素イオン
を、３０ｋｅＶのエネルギーで、４．５×１０15／ｃｍ
2のドーズ量を注入することで行う。
【０３４９】次に、レジストマスクＲ２７５を除去した
後、図５６に示す工程において、ドープトポリシリコン
層７９０Ａおよび７９０Ｂの上部にレジストマスクＲ２
７６を形成してパターンニングを行う。この状態を図５
７に示す。
【０３５０】図５７は、図５６を上面側（レジストマス
クＲ２７６を形成する側）から見た平面図であり、レジ
ストマスクＲ２７６は、矩形状の活性領域ＡＬに垂直に
なるように形成されている。
【０３５１】このパターンニングにより、ロジック部に
おいては、ゲート酸化膜７６およびゲート電極７９Ａ
を、高耐圧部においては、ゲート酸化膜７６およびゲー
ト電極７９Ｂを、メモリセルアレイ部においては、トン
ネル酸化膜７３、フローティングゲート電極７７、層間
絶縁膜７４、コントロールゲート電極７９Ａを形成す
る。
【０３５２】次に、ロジック部および高耐圧部にイオン
注入によりＬＤＤ層１７７を形成した後、ゲート酸化膜
７６およびゲート電極７９Ａの側面、ゲート酸化膜７６
およびゲート電極７９Ｂの側面、トンネル酸化膜７３、
フローティングゲート電極７７、層間絶縁膜７４、コン
トロールゲート電極２９Ａの側面に、約１０００オング
ストロームの厚さのサイドウォール酸化膜８０を形成す
る。そして、サイドウォール酸化膜８０をマスクとし
て、イオン注入によりソース・ドレイン層１７６を形成
することで、図４２に示すフラッシュメモリの構成が得
られる。
【０３５３】ここで、ＬＤＤ層１７７は、例えば砒素イ
オンを３０ｋｅＶのエネルギーで、１×１０13／ｃｍ2
のドーズ量を注入することで形成する。また、ソース・
ドレイン層１７６は、例えば砒素イオンを５０ｋｅＶの
エネルギーで、５×１０15／ｃｍ2のドーズ量を注入し
た後、８５０℃で３０分間アニールすることで形成す
る。
【０３５４】なお、この後に、キャパシタ形成、層間絶
縁膜の形成、配線層の形成工程等を経ることによりＬＯ
ＧＩＣ ｉｎ ＦＬＡＳＨが形成されるが、それらの工
程の説明および図示は省略する。
【０３５５】＜４−３．特徴的作用効果＞以上説明した
ように本発明に係る実施の形態４のＬＯＧＩＣ ｉｎ
ＦＬＡＳＨ４００は、特性の異なる複数種類のトランジ
スタ（例えば、要求スペックの異なる）に対して、ゲー
ト電極の不純物濃度を変えることでゲート酸化膜の実効
的な厚みを変えてしきい値を設定する構成となってい
る。
【０３５６】すなわち、図４３に示すように、不純物濃
度の低い高耐圧部では、ゲート電極内に広い範囲で空乏
層が形成され、酸化膜厚が実効的に厚くなって、しきい
値を高くできる。
【０３５７】また、ゲート酸化膜の実効的な厚みを変え
ることで、しきい値を設定することができるので、チャ
ネルドープ層の不純物濃度をトランジスタの特性に合わ
せて変える必要がなく、拡散層からの漏れ電流（拡散層
リーク）を最小限に抑制できる濃度に固定することがで
きる。
【０３５８】従って、チャネルドープ層の不純物濃度は
拡散層リークを最小にするように設定し、耐電圧特性や
しきい値はゲート電極の不純物濃度により調整すること
で、耐電圧についての要求を満足するとともに、しきい
値と拡散層リークとのトレードオフ関係を打開（ブレー
クスルー）することができ、回路設計の制約を解消する
ことができる。
【０３５９】また、厚さの異なるゲート酸化膜を形成す
る場合でも、ゲート酸化膜の実効的な厚みを変えること
で、ゲート酸化膜の種類を削減することができる。従っ
て、ゲート酸化膜の製造工程を簡略化できるとともに、
信頼性に優れ、膜厚の制御性が良好なゲート酸化膜を得
ることができる。
【０３６０】すなわち、図４２に示す構成においては、
ロジック部および高耐圧部のトランジスタにおけるゲー
ト酸化膜の厚みは同じであるので、ゲート酸化膜の種類
は２種類となる。そして、酸化膜を形成する工程は、酸
化膜７３１を形成する工程（図４６）と、酸化膜７６１
を形成する工程（図５２）だけであり、いずれの工程も
１回の熱酸化工程で形成しているので、図１０９〜図１
２２を用いて説明した従来の製造方法のように、１つの
酸化膜の形成を複数回に分けて行う必要はなく、不純物
混入や膜厚の制御性の低下を心配する必要はない。
【０３６１】なお、以上説明した本発明に係る実施の形
態４では、単結晶基板上に各種トランジスタを形成する
構成について示したが、ＳＯＩ（silicon on insulato
r）基板上に各種トランジスタを形成する場合であって
も、本発明を適用することで同様の作用効果を得ること
ができる。
【０３６２】＜本発明のその他の適用例＞以上説明した
本発明に係る実施の形態１〜４では、ＤＲＡＭ、フラッ
シュメモリ、ＬＯＧＩＣ ｉｎ ＤＲＡＭ、ＬＯＧＩＣ
ｉｎ ＦＬＡＳＨを例として説明したが、本願発明の
技術的思想の適用はこれらの半導体装置に限られない。
すなわち、制御電極内の不純物層の不純物濃度を調整す
ることで、制御電極内の空乏層の厚みを任意に設定し、
ゲート酸化膜の実効的な厚みを変えてしきい値を任意に
設定することができるので、共通した１の基板上に形成
される各部分のトランジスタにおいて、ゲート酸化膜の
厚みは共通で、ゲート酸化膜の実効的な厚みを変える必
要がある場合や、ゲート酸化膜の厚みはそれぞれ異なっ
ても良いが、チャネルドープ層の濃度は同じにする必要
がある場合には、本願発明を適用することで、所望の効
果を得ることができる。
【０３６３】また、実施の形態１〜４では、それぞれ共
通した１の基板上の３つの部分において、それぞれ特性
が異なるトランジスタを使用する例を示したが、これ
は、３つの部分にそれぞれ１種類のトランジスタしか使
用しないということではない。例えば、ＬＯＧＩＣ ｉ
ｎ ＤＲＡＭを例にとれば、ロジック部で２種類あるい
はもっと多くの種類のトランジスタを使用しても良い
し、センスアンプ部でも２種類あるいはもっと多くの種
類のトランジスタを使用する構成であっても良い。ま
た、ロジック部では２種類、メモリセルアレイ部では１
種類のトランジスタを使用する構成であっても良い。
【０３６４】また、ロジック部、高耐圧部、センスアン
プ部、メモリセルアレイ部などのように装置構成を明確
に区分できないような半導体装置であっても、特性の異
なる複数の種類のトランジスタを必要とする構成におい
ては、本願発明は有効である。
【０３６５】また、使用するトランジスタの種類は３種
類である必要はない。３種類以上、あるいは、２種類の
特性の異なるトランジスタを使用する構成であっても良
い。
【０３６６】これら種々の構成においても、制御電極内
の不純物層の不純物濃度を調整し、ゲート酸化膜の厚
み、チャネルドープ層の濃度の組み合わせを適宜選択す
ることで、所望の効果を得ることができる。
【０３６７】また、１種類のトランジスタしか有さない
半導体装置においても、ゲート酸化膜の実効的な厚みを
変えてしきい値を任意に設定したい場合には有効であ
る。
【０３６８】＜実施の形態５＞以上説明した本発明に係
る実施の形態１〜４においては、ＤＲＡＭ、フラッシュ
メモリ、ＬＯＧＩＣ ｉｎ ＤＲＡＭ、ＬＯＧＩＣ ｉ
ｎ ＦＬＡＳＨの、センスアンプ部、周辺回路部、メモ
リセルアレイ部、高耐圧部において、それらを構成する
ＭＯＳトランジスタのゲート電極に不純物を注入した例
について説明したが、ゲート電極に不純物を導入するこ
とで発生する空乏層の利用は、上述した部位に限定され
るものではない。
【０３６９】すなわち、本願発明は１つのチップ内に複
数種類のトランジスタを作り込む必要のある半導体装置
おいて有効である。以下、本発明に係る実施の形態５に
ついて説明する。
【０３７０】図５８に、一般的な降圧回路を示す。この
降圧回路は５Ｖ（ボルト）の信号を３．３Ｖに降圧して
出力する回路で、電源電位Ｖccと接地電位ＧＮＤとの間
に直列に接続されたＰＭＯＳトランジスタＱ１およびＮ
ＭＯＳトランジスタＱ２と、電源電位Ｖccと接地電位Ｇ
ＮＤとの間に直列に接続されたダイオードＤ１およびＤ
２と、ダイオードＤ１およびＤ２の接続点ＮＤ１に接続
された入力パッドＮＤとを備えている。なお、ダイオー
ドＤ１のカソードは電源電位Ｖccに、アノードはダイオ
ードＤ２のカソードに接続され、ダイオードＤ２のアノ
ードは接地電位ＧＮＤに接続されている。そして、接続
点ＮＤ１は、ＰＭＯＳトランジスタＱ１およびＮＭＯＳ
トランジスタＱ２のゲート電極に共通に接続される接続
点ＮＤ２に接続され、ＰＭＯＳトランジスタＱ１および
ＮＭＯＳトランジスタＱ２の接続点ＮＤ３は、３．３Ｖ
で動作する回路系（以後、３．３Ｖ系回路と呼称）ＬＣ
に接続されている。
【０３７１】このような構成の降圧回路において、ＰＭ
ＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２
のゲート電極には、入力パッドＮＤから５Ｖの信号が与
えられることになる（以後、５Ｖ系回路ＨＣと呼称）。
一方、３．３Ｖ系回路ＬＣを構成するＭＯＳトランジス
タのゲート電極には、５Ｖ系回路ＨＣの出力である３．
３Ｖが与えられることになる。
【０３７２】このように、ゲート電極に与えられる電圧
が異なる回路系においては、それらを構成するＭＯＳト
ランジスタのゲート酸化膜の厚さは、それぞれ異なって
いる必要がある。なぜなら、５Ｖ系回路ＨＣのＭＯＳト
ランジスタのゲート酸化膜の厚さを、３．３Ｖ系回路Ｌ
ＣのＭＯＳトランジスタのゲート酸化膜と同じにする
と、絶縁能力の点で問題が発生する。逆に、３．３Ｖ系
回路ＬＣのＭＯＳトランジスタのゲート酸化膜の厚さ
を、５Ｖ系回路ＨＣのＭＯＳトランジスタのゲート酸化
膜と同じにすると、３．３Ｖ系回路ＬＣのＭＯＳトラン
ジスタの動作速度が遅くなり、動作特性の点で問題が発
生する。
【０３７３】そこで、従来はゲート酸化膜の厚さがそれ
ぞれ異なったＭＯＳトランジスタを形成していた。従っ
て、厚さが異なるゲート酸化膜を形成するための工程が
必要になり、製造工程が複雑になるという問題があっ
た。
【０３７４】しかし、本願発明によれば５Ｖ系回路ＨＣ
と３．３Ｖ系回路ＬＣとでゲート酸化膜の厚さを変える
必要はなく、製造工程を簡略化できる。
【０３７５】＜５−１．装置構成＞図５９に本発明に係
る実施の形態５として、ゲート電極に与えられる電圧が
比較的高いＭＯＳトランジスタＨ１で構成される高電圧
回路部ＨＰと、ゲート電極に与えられる電圧が比較的低
いＭＯＳトランジスタＬ１で構成される低電圧回路部Ｌ
Ｐの製造工程を示す。
【０３７６】図５９において、ＭＯＳトランジスタＨ１
およびＬ１は、同一の半導体基板１００１上に形成され
たウエル層１００２内に形成されている。ウエル層１０
０２はウエル層１００２内に形成されたチャネルカット
層１００３と、ＬＯＣＯＳ層１００４とで素子間分離さ
れている。そして、チャネルカット層１００３とＬＯＣ
ＯＳ層１００４とで素子間分離された領域内には、チャ
ネルドープ層１００５が形成されている。
【０３７７】また、半導体基板１００１の主面上には酸
化膜１００６が形成され、酸化膜１００６の上部にはポ
リシリコン層１００７が形成されている。なお、酸化膜
１００６の厚みは、ＭＯＳトランジスタＬ１のゲート電
極に与えられる電圧に適した厚さとなっている。そし
て、高電圧回路部ＨＰのポリシリコン層１００７上を覆
うように、レジストマスクＲ１０が形成されている。
【０３７８】ここで、図６０に低電圧回路部ＬＰの部分
斜視図を示す。図６０において、Ｄ−Ｄ’線による断面
図が図５９の低電圧回路部ＬＰに対応する。なお、図６
０に示す、ポリシリコン層１００７の両側面外側のウエ
ル層１００２内には、後の工程でソース−ドレイン領域
が形成されることになる。
【０３７９】＜５−２．製造方法＞このような状態にお
いて、上部から不純物のイオン注入を行うと、低電圧回
路部ＬＰのポリシリコン層１００７には不純物が注入さ
れることになる。ここで、不純物の種類としては、ＭＯ
ＳトランジスタＬ１をＮチャネル型とする場合には、例
えばリン（Ｐ）イオンを、３０ｋｅＶで５×１０15／ｃ
ｍ2のドーズ量となるように注入する。また、ＭＯＳト
ランジスタＬ１をＰチャネル型とする場合には、例えば
ボロン（Ｂ）イオンを、１０ｋｅＶで５×１０15／ｃｍ
2のドーズ量となるように注入する。
【０３８０】このように、ＭＯＳトランジスタＬ１上の
ポリシリコン層１００７に不純物のイオン注入を行うこ
とで形成されるゲート電極は、ＭＯＳトランジスタＬ１
の動作時においても、ゲート電極内に空乏層が形成され
ることが防止され、酸化膜が実効的に厚くなることはな
い。
【０３８１】一方、ＭＯＳトランジスタＨ１上のポリシ
リコン層１００７には、不純物イオンは注入されないの
で、ＭＯＳトランジスタＨ１の動作時において、ゲート
電極内に広い範囲で空乏層が形成されることになり、酸
化膜が実効的に厚くなる。従って、酸化膜１００６の厚
みが、ＭＯＳトランジスタＨ１のゲート電極に与えられ
る電圧に適した厚さではない場合でも、酸化膜が絶縁破
壊されることは防止される。
【０３８２】＜５−３．特徴的作用効果＞このように、
ゲート電極に与えられる電圧が比較的高いＭＯＳトラン
ジスタＨ１で構成される高電圧回路部ＨＰと、ゲート電
極に与えられる電圧が比較的低いＭＯＳトランジスタＬ
１で構成される低電圧回路部ＬＰが存在する場合あって
も、酸化膜はＭＯＳトランジスタＬ１に適するように形
成すれば良く、酸化膜を作り分ける場合に比べて製造工
程を簡略化できる。
【０３８３】なお、上記の説明では、ＭＯＳトランジス
タＨ１上のポリシリコン層１００７には、不純物イオン
を注入しない例を示したが、先に説明した実施の形態１
〜４と同様に、ＭＯＳトランジスタＨ１上のポリシリコ
ン層１００７に不純物イオンを注入した構成あっても良
い。
【０３８４】すなわち、図５９に示した工程の後に、図
６１に示す工程を行って、ＭＯＳトランジスタＨ１上の
ポリシリコン層１００７に不純物イオンを注入しても良
い。図６１において、低電圧回路部ＬＰのポリシリコン
層１００７上を覆うように、レジストマスクＲ１１が形
成されている。そして、上部から不純物のイオン注入を
行うと、高電圧回路部ＨＰのポリシリコン層１００７に
は不純物が注入されることになる。ここで、不純物とし
ては、ＭＯＳトランジスタＨ１をＮチャネル型とする場
合には、例えばリン（Ｐ）イオンを、３０ｋｅＶで５×
１０14／ｃｍ2のドーズ量となるように注入する。ま
た、ＭＯＳトランジスタＨ１をＰチャネル型とする場合
には、例えばボロン（Ｂ）イオンを、１０ｋｅＶで５×
１０14／ｃｍ2のドーズ量となるように注入する。
【０３８５】このように、高電圧回路部ＨＰのポリシリ
コン層１００７にも不純物を注入することで、ＭＯＳト
ランジスタＨ１の動作時において、ゲート電極内に形成
される空乏層の範囲を、不純物濃度に応じて調整するこ
とができ、酸化膜の実効的な厚みを調整できる。
【０３８６】＜５−４．変形例１＞以上説明した本発明
に係る実施の形態５においては、高電圧回路部ＨＰのＭ
ＯＳトランジスタＨ１上のポリシリコン層１００７に直
接に不純物イオンを注入する例を示したが、以下に説明
する方法によって不純物イオンを導入しても良い。
【０３８７】図６２に高電圧回路部ＨＰの主要部を示
す。なお、図６２においては、チャネルカット層１００
３およびチャネルドープ層１００５は省略されている。
【０３８８】図６２において、ＬＯＣＯＳ層１００４に
挟まれた活性領域ＡＬのポリシリコン層１００７上にレ
ジストマスクＲ１２が形成されている。
【０３８９】そして、この状態において、レジストマス
クＲ１２で覆われないポリシリコン１００７の上部から
不純物イオンを注入する。ここで、不純物イオンの注入
位置は、図６２に示すように活性領域ＡＬの端縁部から
距離ａだけ離れた位置である。
【０３９０】この工程の後、例えば、８５０℃、３０分
間のアニールを行うと注入された不純物が、ポリシリコ
ン１００７中において矢印で示す方向に拡散し、活性領
域ＡＬ上のポリシリコン１００７内に不純物が導入され
ることになる。
【０３９１】なお、活性領域ＡＬ上のポリシリコン１０
０７内の不純物濃度は、アニール条件や、距離ａを適宜
選ぶことによって決定することができる。すなわち、距
離ａを短くすれば、不純物濃度は高くでき、距離ａを長
くすれば、不純物濃度を低くできる。ここで、距離ａの
一例としては、１μｍ程度である。
【０３９２】このように、活性領域ＡＬ上のポリシリコ
ン１００７内に熱拡散により不純物を導入することで、
直接に不純物イオンを注入する場合に比べて、不純物濃
度を微妙に調整することができる。
【０３９３】＜５−５．変形例２＞以上説明した本発明
に係る実施の形態５においては、高電圧回路部ＨＰのＭ
ＯＳトランジスタＨ１上の活性層上のポリシリコン層１
００７の全域（ＬＯＣＯＳ層１００４上も含む）に不純
物イオンを注入する例を示したが、以下に説明するよう
に、ポリシリコン層１００７の中央部に部分的に不純物
イオンを注入するようにしても良い。
【０３９４】図６３に高電圧回路部ＨＰの主要部を示
す。なお、図６３においては、チャネルカット層１００
３およびチャネルドープ層１００５は省略されている。
【０３９５】図６１において、ＬＯＣＯＳ層１００４に
挟まれた活性領域ＡＬの中央部のポリシリコン層１００
７上が開口部となるようにレジストマスクＲ１３が形成
されている。
【０３９６】そして、この状態において、レジストマス
クＲ１３で覆われないポリシリコン１００７の上部から
不純物イオンを注入することで、活性領域ＡＬの中央部
のポリシリコン層１００７内に不純物が注入されること
になる。
【０３９７】この工程の後、例えば、８５０℃、３０分
間のアニールを行うと注入された不純物が、ポリシリコ
ン１００７中において矢印で示す方向に拡散し、活性領
域ＡＬの端縁部上のポリシリコン１００７内にも不純物
が導入されることになる。
【０３９８】このとき、活性領域ＡＬの中央部のポリシ
リコン層１００７内には比較的高濃度の不純物層が形成
され、活性領域ＡＬの端縁部上のポリシリコン１００７
内には比較的低濃度の不純物層が形成されることにな
る。
【０３９９】従って、ＭＯＳトランジスタＨ１の動作時
には、活性領域ＡＬの中央部のポリシリコン層１００７
内においては空乏層の形成範囲が小さくなり、実効的な
酸化膜の厚さは厚くならないが、活性領域ＡＬの端縁部
上のポリシリコン１００７内においては空乏層の形成範
囲が大きくなり、実効的な酸化膜の厚さは厚くなって、
部分的にしきい値が高くなる。
【０４００】このような構成を採ることによる利点は、
バルクシリコン基板上に形成するＭＯＳトランジスタに
おいては少ないが、ＳＯＩ（silicon on insulator）基
板上に形成するＭＯＳトランジスタにおいては、活性領
域ＡＬの端縁部の構造に起因するしきい値低下の問題を
解消できる。
【０４０１】図６４に、ＳＯＩ（silicon on insulato
r）基板上に形成したＭＯＳトランジスタを示す。ＳＯ
Ｉ基板１０１０は、シリコン基板１０１３、シリコン基
板１０１３上に形成された埋め込み絶縁膜１０１２、埋
め込み絶縁膜１０１２上に形成されたＳＯＩ層１０１１
とで構成され、ＳＯＩ層１０１１上にＭＯＳトランジス
タ等を形成するものである。そして、ＳＯＩ層１０１１
は厚みが薄く形成されている。特に、図６４のＥ−Ｅ’
線で示す部分のように、活性領域ＡＬの端縁部ではＳＯ
Ｉ層１０１１は極めて薄く、この部分におけるＭＯＳト
ランジスタのしきい値は、他の部分（Ｆ−Ｆ’線で示す
部分）に比べて低下し、ＭＯＳトランジスタ全体のしき
い値が低下するという問題があった。
【０４０２】しかし、本願発明によれば、活性領域ＡＬ
の端縁部上のポリシリコン１００７内において空乏層の
形成範囲が大きくなり、実効的な酸化膜の厚さが厚くな
って、部分的にしきい値を高くすることができるので、
この問題を解消することができる。
【０４０３】＜５−６．変形例３＞本発明に係る実施の
形態５においては、低電圧回路ＬＰおよび高電圧回路部
ＨＰのＭＯＳトランジスタＨ１上に１層のポリシリコン
層１００７を形成し、そこに不純物イオンを注入する例
を示したが、以下に説明するようにポリシリコン層を２
層構造としても良い。
【０４０４】図６５に、低電圧回路ＬＰおよび高電圧回
路部ＨＰの主要部を示す。なお、図６３においては、チ
ャネルカット層１００３およびチャネルドープ層１００
５は省略されている。
【０４０５】図６５において、低電圧回路ＬＰおよび高
電圧回路部ＨＰの酸化膜１００６の上部にはノンドープ
ポリシリコン層１０２０、ドープトポリシリコン層１０
２１が順に形成されている。そして、高電圧回路部ＨＰ
のドープトポリシリコン層１０２１の上部にはレジスト
マスクＲ１４が形成されている。
【０４０６】この状態において、レジストマスクＲ１４
で覆われないドープトポリシリコン層１０２１の上部か
ら不純物イオンを注入することで、低電圧回路ＬＰのノ
ンドープポリシリコン層１０２０にさらに不純物を導入
する。
【０４０７】この結果、低電圧回路ＬＰのＭＯＳトラン
ジスタＬ１の動作時には、ゲート電極には空乏層はほと
んど形成されなくなる。なお、不純物としては、ＭＯＳ
トランジスタＨ１をＮチャネル型とする場合には、例え
ばリン（Ｐ）イオンを、３０ｋｅＶで５×１０15／ｃｍ
2のドーズ量となるように注入する。また、ＭＯＳトラ
ンジスタＨ１をＰチャネル型とする場合には、例えばボ
ロン（Ｂ）イオンを、１０ｋｅＶで５×１０15／ｃｍ2
のドーズ量となるように注入する。
【０４０８】一方、高電圧回路ＨＰのＭＯＳトランジス
タＨ１においては、ドープトポリシリコン層１０２１か
らノンドープポリシリコン層１０２０に不純物が自然に
拡散し、不純物濃度が低下して、ＭＯＳトランジスタＨ
１の動作時には、ゲート電極に空乏層が形成されること
になる。
【０４０９】なお、ノンドープポリシリコン層１０２０
およびドープトポリシリコン層１０２１の形成順序は逆
であっても良い。
【０４１０】この場合には、ドープトポリシリコン層１
０２１からノンドープポリシリコン層１０２０への不純
物の拡散が下から上に行われるため、若干拡散しにくく
なるが、この性質を利用して空乏層の形成範囲を調整す
ることができる。
【０４１１】また、ドープトポリシリコン層１０２１か
らノンドープポリシリコン層１０２０への不純物の拡散
を抑制して拡散量を調整するために、ドープトポリシリ
コン層１０２１とノンドープポリシリコン層１０２０と
の間に、薄いＳｉＮ膜、あるいは、薄いＳｉＯ2膜、あ
るいは薄いＴｉＮ膜などの拡散抑制膜を形成しても良
い。
【０４１２】これらの膜は、ＣＶＤ法あるいはスパッタ
法により形成することができ、その厚さは５０オングス
トローム程度である。
【０４１３】この程度の膜厚であれば、電子はトンネル
現象で通過することができ、ドープトポリシリコン層１
０２１とノンドープポリシリコン層１０２０との導通が
断たれることはない。
【０４１４】以上説明した本発明に係る実施の形態５お
よびその変形例においては、基本的にバルクシリコン基
板に形成される半導体装置を例として説明したが、変形
例２において図６２に示したようなＳＯＩ基板に形成さ
れる半導体装置に適用しても良いことは言うまでもな
い。
【０４１５】また、実施の形態５の変形例１〜３におい
ては、高電圧回路部ＨＰへの適用を例として説明した
が、低電圧回路部ＬＰに適用しても良いことは言うまで
もない。
【０４１６】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、第１〜第３の制御電極のうち少なくとも１つ
は、その内部に、深さ方向に濃度分布を有する第２導電
型の不純物層を有するので、特性（例えば、要求スペッ
ク）の異なる第１〜第３の種類のトランジスタに対し
て、例えば制御電極の不純物濃度をそれぞれ変えること
でゲート酸化膜の実効的な厚みを変えてしきい値を設定
することができる。また、制御電極の不純物濃度を変え
ることでゲート酸化膜の実効的な厚みを変えることがで
きるので、耐電圧の異なるトランジスタのゲート酸化膜
の厚さを、それぞれ異なった厚さに形成する必要がなく
なる。
【０４１７】本発明に係る請求項２記載の半導体装置に
よれば、第１〜第３の制御電極が、それぞれ不純物濃度
の異なる第１〜第３の不純物層を備え、第１〜第３のゲ
ート酸化膜が同じ厚さを有し、第１〜第３のチャネルド
ープ層が同じ不純物濃度を有しているので、例えば、Ｄ
ＲＡＭにおいて、第１の種類のトランジスタをセンスア
ンプ回路に、第２の種類のトランジスタを周辺回路、第
３の種類のトランジスタをメモリセルアレイに適用すれ
ば、制御電極の不純物濃度をそれぞれ変えることでゲー
ト酸化膜の実効的な厚みを変えてしきい値を設定するこ
とができる。従って、従来のようにチャネルドープ層の
不純物濃度をトランジスタの特性に合わせて変える必要
がなく、拡散層からの漏れ電流（拡散層リーク）を最小
限に抑制できる濃度に固定することができる。従って、
チャネルドープ層の不純物濃度は拡散層リークを最小に
するように設定し、しきい値は制御電極の不純物濃度に
より設定することで、しきい値と拡散層リークとのトレ
ードオフ関係を打開（ブレークスルー）することがで
き、回路設計の制約を解消することができる。また、制
御電極の不純物濃度をそれぞれ変えることは、半導体基
板内に形成されたチャネルドープ層の不純物濃度を変え
る場合に比べて、他の構成に及ぼす影響が少なくて済
む。すなわち、半導体基板内にイオンを注入する場合、
特に高ドーズの注入を行う場合には、半導体基板の結晶
性を劣化させる要因となる。しかし、本発明では最外層
に位置する制御電極にイオンを注入するので、上記のよ
うな問題は発生しない。
【０４１８】本発明に係る請求項３記載の半導体装置に
よれば、第１および第２のゲート酸化膜が同じ第１の厚
さを有し、第３のゲート酸化膜が第１の厚さよりも薄い
第２の厚さを有し、第１〜第３のチャネルドープ層が同
じ不純物濃度を有しているので、例えば、フラッシュメ
モリにおいて、第１の種類のトランジスタを高耐圧を要
求される回路に、第２の種類のトランジスタを周辺回路
に、第３の種類のトランジスタをメモリセルアレイに適
用すれば、制御電極の不純物濃度をそれぞれ変えること
でゲート酸化膜の実効的な厚みを変える構成となってい
る。従って、耐電圧の異なるトランジスタのゲート酸化
膜の厚さを、それぞれ異なった厚さに形成する必要がな
くなる。また、ゲート酸化膜の実効的な厚みを変えるこ
とで、しきい値を設定することができるので、チャネル
ドープ層の不純物濃度をトランジスタの特性に合わせて
変える必要がなく、拡散層からの漏れ電流（拡散層リー
ク）を最小限に抑制できる濃度に固定することができ
る。従って、チャネルドープ層の不純物濃度は拡散層リ
ークを最小にするように設定し、耐電圧特性やしきい値
は制御電極の不純物濃度により調整することで、耐電圧
についての要求を満足するとともに、しきい値と拡散層
リークとのトレードオフ関係を打開（ブレークスルー）
することができ、回路設計の制約を解消することができ
る。また、厚さの異なるゲート酸化膜を形成する場合で
も、ゲート酸化膜の実効的な厚みを変えることで、ゲー
ト酸化膜の種類を削減することができる。従って、ゲー
ト酸化膜の製造工程を簡略化できるとともに、信頼性に
優れ、膜厚の制御性が良好なゲート酸化膜を得ることが
できる。
【０４１９】本発明に係る請求項４記載の半導体装置に
よれば、第１および第２の制御電極が、不純物濃度が同
じ第１および第２の不純物層を備え、第３の制御電極
が、第１および第２の不純物層よりも低い濃度の第３の
不純物層を備え、第１〜第３のゲート酸化膜が同じ厚さ
を有しているので、例えば、ＬＯＧＩＣ ｉｎ ＤＲＡ
Ｍにおいて、第１の種類のトランジスタをロジック回路
に、第２の種類のトランジスタをセンスアンプ回路に、
第３の種類のトランジスタをメモリセルアレイに適用す
れば、不純物濃度の低いメモリセルアレイでは、制御電
極内に広い範囲で空乏層が形成され、酸化膜厚が実効的
に厚くなって、しきい値を高くできる。このように、第
１〜第３のチャネルドープ層の不純物濃度は拡散層リー
クを最小にするように設定し、しきい値は第１〜第３の
制御電極の不純物濃度により設定することで、しきい値
と拡散層リークとのトレードオフ関係を打開（ブレーク
スルー）することができ、回路設計の制約を解消するこ
とができる。
【０４２０】本発明に係る請求項５記載の半導体装置に
よれば、第１および第２のゲート酸化膜が同じ第１の厚
さを有し、第３のゲート酸化膜が第１の厚さよりも厚い
第３の厚さを有し、第１〜第３のチャネルドープ層が同
じ不純物濃度を有しているので、例えば、ＬＯＧＩＣ
ｉｎ ＦＬＡＳＨにおいて、第１の種類のトランジスタ
をロジック回路に、第２の種類のトランジスタを高耐圧
を要求される回路に、第３の種類のトランジスタをメモ
リセルアレイに適用すれば、不純物濃度の低い高耐圧を
要求される回路では、ゲート電極内に広い範囲で空乏層
が形成され、酸化膜厚が実効的に厚くなって、しきい値
を高くできる。このように、第１〜第３のチャネルドー
プ層の不純物濃度は拡散層リークを最小にするように設
定し、しきい値は第１〜第３の制御電極の不純物濃度に
より設定することで、しきい値と拡散層リークとのトレ
ードオフ関係を打開（ブレークスルー）することがで
き、回路設計の制約を解消することができる。
【０４２１】本発明に係る請求項６記載の半導体装置の
製造方法によれば、請求項１記載の半導体装置を製造す
るのに適した製造方法を得ることができる。
【０４２２】本発明に係る請求項７記載の半導体装置の
製造方法によれば、請求項２記載の半導体装置を製造す
るのに適した製造方法を得ることができる。
【０４２３】本発明に係る請求項８記載の半導体装置の
製造方法によれば、請求項２記載の半導体装置を製造す
るのに適した製造方法を得ることができるとともに、不
純物を注入した第２〜第４の導電層を形成する前にパタ
ーニングを行うので、パターニング工程が容易となり、
製造工程を短縮できる。
【０４２４】本発明に係る請求項９ないし請求項１１記
載の半導体装置の製造方法によれば、それぞれ、請求項
３ないし５記載の半導体装置を製造するのに適した製造
方法を得ることができる。
【０４２５】本発明に係る請求項１２記載の半導体装置
の製造方法によれば、第１および第２の領域のうち、少
なくとも第１の領域上の導電層にソース・ドレイン層と
同じ導電型の不純物を導入することにより、第１および
第２の種類のトランジスタに対して、制御電極の不純物
濃度をそれぞれ変えることでゲート酸化膜の実効的な厚
みを変えてしきい値を設定することが可能な半導体装置
を得ることができ、第１および第２の種類のトランジス
タの制御電極に与えられる電圧がそれぞれ異なる場合で
あっても、酸化膜の厚さを変える必要がなく、酸化膜を
作り分ける場合に比べて製造工程を簡略化できる。
【０４２６】本発明に係る請求項１３記載の半導体装置
の製造方法によれば、第１および第２の領域のうち、少
なくとも第１の領域上の導電層内に、間接的に熱拡散に
よって不純物を導入するので、直接に不純物イオンを注
入する場合に比べて、不純物濃度を微妙に調整すること
ができる。
【０４２７】本発明に係る請求項１４記載の半導体装置
の製造方法によれば、少なくとも第１の領域上の導電層
内に、平面方向中央部では濃度が高く、端縁部に近づく
につれて濃度が低くなるように不純物を導入するので、
導電層端縁部内においては空乏層の形成範囲が大きくな
り、実効的な酸化膜の厚さが厚くなって、部分的にしき
い値を高くすることができ、例えば、半導体基板として
ＳＯＩ基板を使用する場合、端縁部の構造に起因するし
きい値低下の問題を解消できる。
【０４２８】本発明に係る請求項１５記載の半導体装置
の製造方法によれば、少なくとも第１の領域上の第１お
よび第２の導電層において、第１の導電層から第２の導
電層に不純物を自然拡散させることで、不純物を分布さ
せるので、直接に不純物イオンを注入する場合に比べ
て、不純物濃度を微妙に調整することができる。
【０４２９】本発明に係る請求項１６記載の半導体装置
の製造方法によれば、第１の導電層と第２の導電層との
間に、不純物の拡散量を抑制する拡散抑制膜を形成する
ので、不純物の拡散を抑制して拡散量を調整することが
できる。
【図面の簡単な説明】
【図１】 ゲート電極中の不純物の作用を説明する図で
ある。
【図２】 ゲート電極中の不純物分布を説明する図であ
る。
【図３】 ゲート電極中の不純物の作用を説明する図で
ある。
【図４】 ゲート電極中の不純物分布を説明する図であ
る。
【図５】 ゲート電極中の不純物の作用を説明する図で
ある。
【図６】 ゲート電極中の不純物の作用を説明する図で
ある。
【図７】 本発明に係る実施の形態１の構成を示す断面
図である。
【図８】 本発明に係る実施の形態１の不純物分布を説
明する図である。
【図９】 本発明に係る実施の形態１のゲート酸化膜の
厚みを説明する図である。
【図１０】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１１】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１２】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１３】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１４】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１５】 本発明に係る実施の形態１の製造工程を示
す図である。
【図１６】 本発明に係る実施の形態２の構成を示す断
面図である。
【図１７】 本発明に係る実施の形態２の不純物分布を
説明する図である。
【図１８】 本発明に係る実施の形態２のゲート酸化膜
の厚みを説明する図である。
【図１９】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２０】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２１】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２２】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２３】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２４】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２５】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２６】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２７】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２８】 本発明に係る実施の形態２の製造工程を示
す図である。
【図２９】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３０】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３１】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３２】 本発明に係る実施の形態２の製造工程を示
す図である。
【図３３】 本発明に係る実施の形態３の構成を示す断
面図である。
【図３４】 本発明に係る実施の形態３の不純物分布を
説明する図である。
【図３５】 本発明に係る実施の形態３のゲート酸化膜
の厚みを説明する図である。
【図３６】 本発明に係る実施の形態３の製造工程を示
す図である。
【図３７】 本発明に係る実施の形態３の製造工程を示
す図である。
【図３８】 本発明に係る実施の形態３の製造工程を示
す図である。
【図３９】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４０】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４１】 本発明に係る実施の形態３の製造工程を示
す図である。
【図４２】 本発明に係る実施の形態４の構成を示す断
面図である。
【図４３】 本発明に係る実施の形態４の不純物分布を
説明する図である。
【図４４】 本発明に係る実施の形態４のゲート酸化膜
の厚みを説明する図である。
【図４５】 本発明に係る実施の形態４の製造工程を示
す図である。
【図４６】 本発明に係る実施の形態４の製造工程を示
す図である。
【図４７】 本発明に係る実施の形態４の製造工程を示
す図である。
【図４８】 本発明に係る実施の形態４の製造工程を示
す図である。
【図４９】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５０】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５１】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５２】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５３】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５４】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５５】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５６】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５７】 本発明に係る実施の形態４の製造工程を示
す図である。
【図５８】 本発明に係る実施の形態５を説明する回路
図である。
【図５９】 本発明に係る実施の形態５の製造工程を示
す図である。
【図６０】 本発明に係る実施の形態５を説明するＭＯ
Ｓトランジスタの斜視図である。
【図６１】 本発明に係る実施の形態５の製造工程を示
す図である。
【図６２】 本発明に係る実施の形態５の製造工程の変
形例１を示す図である。
【図６３】 本発明に係る実施の形態５の製造工程の変
形例２を示す図である。
【図６４】 本発明に係る実施の形態５の製造工程の変
形例２の適用例を説明する図である。
【図６５】 本発明に係る実施の形態５の製造工程の変
形例３を示す図である。
【図６６】 従来のＤＲＡＭの全体構成を説明する図で
ある。
【図６７】 従来のＤＲＡＭの構成を説明する断面図で
ある。
【図６８】 従来のＤＲＡＭの不純物分布を説明する図
である。
【図６９】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図７０】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図７１】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図７２】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図７３】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図７４】 従来のＤＲＡＭの製造工程を示す図であ
る。
【図７５】 従来のフラッシュメモリの全体構成を説明
する図である。
【図７６】 従来のフラッシュメモリの構成を説明する
断面図である。
【図７７】 従来のフラッシュメモリのゲート酸化膜の
厚みを説明する図である。
【図７８】 従来のフラッシュメモリの製造工程を示す
図である。
【図７９】 従来のフラッシュメモリの製造工程を示す
図である。
【図８０】 従来のフラッシュメモリの製造工程を示す
図である。
【図８１】 従来のフラッシュメモリの製造工程を示す
図である。
【図８２】 従来のフラッシュメモリの製造工程を示す
図である。
【図８３】 従来のフラッシュメモリの製造工程を示す
図である。
【図８４】 従来のフラッシュメモリの製造工程を示す
図である。
【図８５】 従来のフラッシュメモリの製造工程を示す
図である。
【図８６】 従来のフラッシュメモリの製造工程を示す
図である。
【図８７】 従来のフラッシュメモリの製造工程を示す
図である。
【図８８】 従来のフラッシュメモリの製造工程を示す
図である。
【図８９】 従来のフラッシュメモリの製造工程を示す
図である。
【図９０】 従来のフラッシュメモリの製造工程を示す
図である。
【図９１】 従来のフラッシュメモリの製造工程を示す
図である。
【図９２】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの全体
構成を説明する図である。
【図９３】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの構成
を説明する断面図である。
【図９４】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの不純
物分布を説明する図である。
【図９５】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭのゲー
ト酸化膜の厚みを説明する図である。
【図９６】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製造
工程を示す図である。
【図９７】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製造
工程を示す図である。
【図９８】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製造
工程を示す図である。
【図９９】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製造
工程を示す図である。
【図１００】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０１】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０２】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０３】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０４】 従来のＬＯＧＩＣ ｉｎ ＤＲＡＭの製
造工程を示す図である。
【図１０５】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
全体構成を説明する図である。
【図１０６】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
構成を説明する断面図である。
【図１０７】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
不純物分布を説明する図である。
【図１０８】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
ゲート酸化膜の厚みを説明する図である。
【図１０９】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１０】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１１】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１２】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１３】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１４】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１５】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１６】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１７】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１８】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１１９】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２０】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２１】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【図１２２】 従来のＬＯＧＩＣ ｉｎ ＦＬＡＳＨの
製造工程を示す図である。
【符号の説明】
４２，２８０，５５０，７９０，１０２０ （ノンドー
プ）ポリシリコン層、４２Ａ〜４２Ｃ，２８０Ａ〜２８
０Ｃ，５５０Ａ，５５０Ｂ，７７１，７９０Ａ，７９０
Ｂ，１０２１ ドープトポリシリコン層、ＨＰ 高電圧
回路部、ＬＰ低電圧回路部、１０１０ ＳＯＩ基板、１
０１１ ＳＯＩ層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４６１ Ｈ０１Ｌ 29/78 ３７１ ４８１ 21/8247 29/788 29/792 (72)発明者 前川 繁登 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 同一の半導体基板上に複数の部分を備え
    た半導体装置であって、 前記複数の部分は、第１〜第３の種類のトランジスタの
    うち少なくとも１つを有し、 前記第１の種類のトランジスタは、 前記半導体基板の表面内に形成された第１導電型の第１
    の半導体層と、 前記第１の半導体層内に選択的に形成された第１導電型
    の第１のチャネルドープ層と、 前記第１の半導体層の上部の、前記第１のチャネルドー
    プ層に相対する位置に形成された第１の制御電極とを備
    え、 前記第２の種類のトランジスタは、 前記半導体基板の表面内に形成された第１導電型の第２
    の半導体層と、 前記第２の半導体層内に選択的に形成された第１導電型
    の第２のチャネルドープ層と、 前記第２の半導体層の上部の、前記第２のチャネルドー
    プ層に相対する位置に形成された第２の制御電極とを備
    え、 前記第３の種類のトランジスタは、 前記半導体基板の表面内に形成された第１導電型の第３
    の半導体層と、 前記第３の半導体層内に選択的に形成された第１導電型
    の第３のチャネルドープ層と、 前記第３の半導体層の上部の、前記第３のチャネルドー
    プ層に相対する位置に形成された第３の制御電極とを備
    え、 前記第１〜第３の制御電極のうち少なくとも１つは、そ
    の内部に、深さ方向に濃度分布を有する第２導電型の不
    純物層を備えることを特徴とする半導体装置。
  2. 【請求項２】 前記第１の種類のトランジスタは、 前記第１の半導体層内に選択的に独立して形成された１
    対の第２導電型の第１の半導体領域と、 前記１対の第１の半導体領域の間の前記第１の半導体層
    の上部に形成された第１のゲート酸化膜とを備え、 前記第１の制御電極は、前記第１のゲート酸化膜上に形
    成され、 前記第１のチャネルドープ層は、前記第１の半導体層内
    の前記１対の第１の半導体領域の間に形成され、 前記第２の種類のトランジスタは、 前記第２の半導体層内に選択的に独立して形成された１
    対の第２導電型の第２の半導体領域と、 前記１対の第２の半導体領域の間の前記第２の半導体層
    の上部に形成された第２のゲート酸化膜とを備え、 前記第２の制御電極は、前記第２のゲート酸化膜上に形
    成され、 前記第２のチャネルドープ層は、前記第２の半導体層内
    の前記１対の第２の半導体領域の間に形成され、 前記第３の種類のトランジスタは、 前記第３の半導体層内に選択的に独立して形成された１
    対の第２導電型の第３の半導体領域と、 前記１対の第３の半導体領域の間の前記第３の半導体層
    の上部に形成された第３のゲート酸化膜とを備え、 前記第３の制御電極は、前記第３のゲート酸化膜上に形
    成され、 前記第３のチャネルドープ層は、前記３の半導体層内の
    前記１対の第３の半導体領域の間に形成され、 前記第１〜第３の制御電極は、それぞれ不純物濃度の異
    なる第１〜第３の不純物層を備え、 前記第１〜第３のゲート酸化膜は同じ厚さを有し、 前記第１〜第３のチャネルドープ層は同じ不純物濃度を
    有する請求項１記載の半導体装置。
  3. 【請求項３】 前記第１の種類のトランジスタは、 前記第１の半導体層内に選択的に独立して形成された１
    対の第２導電型の第１の半導体領域と、 前記１対の第１の半導体領域の間の前記第１の半導体層
    の上部に形成された第１のゲート酸化膜とを備え、 前記第１の制御電極は、前記第１のゲート酸化膜上に形
    成され、 前記第１のチャネルドープ層は、前記第１の半導体層内
    の前記１対の第１の半導体領域の間に形成され、 前記第２の種類のトランジスタは、 前記第２の半導体層内に選択的に独立して形成された１
    対の第２導電型の第２の半導体領域と、 前記１対の第２の半導体領域の間の前記第２の半導体層
    の上部に形成された第２のゲート酸化膜とを備え、 前記第２の制御電極は、前記第２のゲート酸化膜上に形
    成され、 前記第２のチャネルドープ層は、前記第２の半導体層内
    の前記１対の第２の半導体領域の間に形成され、 前記第３の種類のトランジスタは、 前記第３の半導体層内に選択的に独立して形成された１
    対の第２導電型の第３の半導体領域と、 前記１対の第３の半導体領域の間の前記第３の半導体層
    の上部に形成された第３のゲート酸化膜と、 前記第３のゲート酸化膜上に形成されたフローティング
    ゲート電極と、 前記フローティングゲート上に形成された層間絶縁膜と
    を備え、 前記第３の制御電極は、前記層間絶縁膜上に形成され、 前記第３のチャネルドープ層は、前記３の半導体層内の
    前記１対の第３の半導体領域の間に形成され、 前記第１〜第３の制御電極は、それぞれ不純物濃度の異
    なる第１〜第３の不純物層を備え、 前記第１および第２のゲート酸化膜は同じ第１の厚さを
    有し、前記第３のゲート酸化膜は前記第１の厚さよりも
    薄い第２の厚さを有し、 前記第１〜第３のチャネルドープ層は同じ不純物濃度を
    有する請求項１記載の半導体装置。
  4. 【請求項４】 前記第１の種類のトランジスタは、 前記第１の半導体層内に選択的に独立して形成された１
    対の第２導電型の第１の半導体領域と、 前記１対の第１の半導体領域の間の前記第１の半導体層
    の上部に形成された第１のゲート酸化膜とを備え、 前記第１の制御電極は、前記第１のゲート酸化膜上に形
    成され、 前記第１のチャネルドープ層は、前記第１の半導体層内
    の前記１対の第１の半導体領域の間に形成され、 前記第２の種類のトランジスタは、 前記第２の半導体層内に選択的に独立して形成された１
    対の第２導電型の第２の半導体領域と、 前記１対の第２の半導体領域の間の前記第２の半導体層
    の上部に形成された第２のゲート酸化膜とを備え、 前記第２の制御電極は、前記第２のゲート酸化膜上に形
    成され、 前記第２のチャネルドープ層は、前記第２の半導体層内
    の前記１対の第２の半導体領域の間に形成され、 前記第３の種類のトランジスタは、 前記第３の半導体層内に選択的に独立して形成された１
    対の第２導電型の第３の半導体領域と、 前記１対の第３の半導体領域の間の前記第３の半導体層
    の上部に形成された第３のゲート酸化膜とを備え、 前記第３の制御電極は、前記第３のゲート酸化膜上に形
    成され、 前記第３のチャネルドープ層は、前記３の半導体層内の
    前記１対の第３の半導体領域の間に形成され、 前記第１および第２の制御電極は、不純物濃度が同じ第
    １および第２の不純物層を備え、 前記第３の制御電極は、第１および第２の不純物層より
    低い濃度の第３の不純物層を備え、 前記第１〜第３のゲート酸化膜は同じ厚さを有し、 前記第１および第３のチャネルドープ層は同じ不純物濃
    度を有する請求項１記載の半導体装置。
  5. 【請求項５】 前記第１の種類のトランジスタは、 前記第１の半導体層内に選択的に独立して形成された１
    対の第２導電型の第１の半導体領域と、 前記１対の第１の半導体領域の間の前記第１の半導体層
    の上部に形成された第１のゲート酸化膜とを備え、 前記第１の制御電極は、前記第１のゲート酸化膜上に形
    成され、 前記第１のチャネルドープ層は、前記第１の半導体層内
    の前記１対の第１の半導体領域の間に形成され、 前記第２の種類のトランジスタは、 前記第２の半導体層内に選択的に独立して形成された１
    対の第２導電型の第２の半導体領域と、 前記１対の第２の半導体領域の間の前記第２の半導体層
    の上部に形成された第２のゲート酸化膜とを備え、 前記第２の制御電極は、前記第２のゲート酸化膜上に形
    成され、 前記第２のチャネルドープ層は、前記第２の半導体層内
    の前記１対の第２の半導体領域の間に形成され、 前記第３の種類のトランジスタは、 前記第３の半導体層内に選択的に独立して形成された１
    対の第２導電型の第３の半導体領域と、 前記１対の第３の半導体領域の間の前記第３の半導体層
    の上部に形成された第３のゲート酸化膜と、 前記第３のゲート酸化膜上に形成されたフローティング
    ゲート電極と、 前記フローティングゲート上に形成された層間絶縁膜と
    を備え、 前記第３の制御電極は、前記層間絶縁膜上に形成され、 前記第３のチャネルドープ層は、前記３の半導体層内の
    前記１対の第３の半導体領域の間に形成され、 前記第１および第３の制御電極は、不純物濃度が同じ第
    １および第３の不純物層を備え、 前記第２の制御電極は、第１および第３の不純物層より
    低い濃度の第２の不純物層を備え、 前記第１および第２のゲート酸化膜は同じ第１の厚さを
    有し、前記第３のゲート酸化膜は前記第１の厚さよりも
    厚い第２の厚さを有し、 前記第１〜第３のチャネルドープ層は同じ不純物濃度を
    有する請求項１記載の半導体装置。
  6. 【請求項６】 同一の半導体基板上に複数の部分を備
    え、 前記複数の部分は、第１〜第３の種類のトランジスタの
    うち少なくとも１つを有した半導体装置の製造方法であ
    って、 (ａ)前記半導体基板の表面内の前記第１〜第３の種類の
    トランジスタが形成される位置に、それぞれ第１導電型
    の第１〜第３の半導体層を形成する工程と、 (ｂ)前記第１〜第３の半導体層内に、それぞれイオン注
    入により第１導電型の第１〜第３のチャネルドープ層を
    選択的に形成する工程と、 (ｃ)前記第１〜第３の半導体層の上部の、前記第１〜第
    ３のチャネルドープ層に相対する位置に、それぞれ第１
    〜第３の制御電極を形成する工程とを備え、 前記第１〜第３の制御電極を形成する工程は、 前記第１〜第３の制御電極のうち少なくとも１つに、そ
    の内部に、深さ方向に濃度分布を有する第１導電型の不
    純物層を形成する工程を含むことを特徴とする半導体装
    置の製造方法。
  7. 【請求項７】 前記工程(ｃ)は、 前記第１〜第３の半導体層の上部に酸化膜を形成する工
    程と、 前記酸化膜上に第１の導電層を形成する工程と、 前記第１の導電層にドーズ量ｎ１で第２導電型の不純物
    を注入して、その内部に、深さ方向に不純物が分布した
    第２の導電層を形成する工程と、 前記第３の回路が形成される位置の前記第２の導電層上
    をマスクし、残る前記第２の導電層にドーズ量ｎ２で第
    ２導電型の不純物を注入して、その内部に、深さ方向に
    不純物が分布した第３の導電層を形成する工程と、 前記第２および第３の種類のトランジスタが形成される
    位置の前記第３および第２の導電層上をマスクし、残る
    前記第３の導電層にドーズ量ｎ３で第２導電型の不純物
    を注入して、その内部に、深さ方向に不純物が分布した
    第４の導電層を形成する工程と、 前記第２〜第４の導電層、および前記酸化膜をパターニ
    ングにより選択的に除去することで、 前記第１の半導体層上に、第１のゲート酸化膜および第
    １の制御電極を、 前記第２の半導体層上に、第２のゲート酸化膜および第
    ２の制御電極を、 前記第３の半導体層上に、第３のゲート酸化膜および第
    ３の制御電極を形成する工程とを備える請求項６記載の
    半導体装置の製造方法。
  8. 【請求項８】 前記工程(ｃ)は、 前記第１〜第３の半導体層の上部に酸化膜を形成する工
    程と、 前記酸化膜上に第１の導電層を形成する工程と、 前記１の導電層、および前記酸化膜をパターニングによ
    り選択的に除去する工程と、 パターニングされた前記第１の導電層に、選択的にドー
    ズ量ｎ１で第２導電型の不純物を注入して、その内部
    に、深さ方向に不純物が分布した第２の導電層を形成す
    る工程と、 前記第３の種類のトランジスタが形成される位置の前記
    第２の導電層上をマスクし、残る前記第２の導電層にド
    ーズ量ｎ２で第２導電型の不純物を注入して、その内部
    に、深さ方向に不純物が分布した第３の導電層を形成す
    る工程と、 前記第２および第３の種類のトランジスタが形成される
    位置の前記第３および第２の導電層上をマスクし、残る
    前記第３の導電層にドーズ量ｎ３で第２導電型の不純物
    を注入して、その内部に、深さ方向に不純物が分布した
    第４の導電層を形成する工程と、を備える請求項６記載
    の半導体装置の製造方法。
  9. 【請求項９】 前記工程(ｃ)は、 前記第１〜第３の半導体層の上部に第１の厚さを有した
    第１の酸化膜を形成する工程と、 前記第３の半導体層上の前記第１の酸化膜上に第２導電
    型の不純物を均一に有した第１の導電層を選択的に形成
    する工程と、 前記第１の導電層上に選択的に絶縁膜を形成するととも
    に、前記第１および第２の回路が形成される位置の前記
    第１の酸化膜を除去する工程と、 前記第１および第２の半導体層の上部に前記第１の厚さ
    よりも薄い第２の厚さを有した第２の酸化膜を形成する
    工程と、 前記第２の酸化膜上および前記絶縁膜上に第２の導電層
    を形成する工程と、 前記第２の導電層にドーズ量ｎ１で第２導電型の不純物
    を注入して、その内部に、深さ方向に不純物が分布した
    第３の導電層を形成する工程と、 前記第１の種類のトランジスタが形成される位置の前記
    第３の導電層上をマスクし、残る前記第３の導電層にド
    ーズ量ｎ２で第２導電型の不純物を注入して、その内部
    に、深さ方向に不純物が分布した第４の導電層を形成す
    る工程と、 前記第１および第３の種類のトランジスタが形成される
    位置の前記第３および第４の導電層上をマスクし、残る
    前記第４の導電層にドーズ量ｎ３で第２導電型の不純物
    を注入して、その内部に、深さ方向に不純物が分布した
    第５の導電層を形成する工程と、 前記第３〜第５の導電層、前記第１および第２の酸化
    膜、前記絶縁膜をパターニングにより選択的に除去し
    て、 前記第１の半導体層上に、第１のゲート酸化膜および第
    １の制御電極を、 前記第２の半導体層上に、第２のゲート酸化膜および第
    ２の制御電極を、 前記第３の半導体層上に、第３のゲート酸化膜、フロー
    ティングゲート電極、層間絶縁膜、第３の制御電極を形
    成する工程とを備える請求項６記載の半導体装置の製造
    方法。
  10. 【請求項１０】 前記工程(ｂ)は、 前記第１および第３のチャネルドープ層を、同じ不純物
    濃度となるように形成する工程を含み、 前記工程(ｃ)は、 前記第１〜第３の半導体層の上部に酸化膜を形成する工
    程と、 前記酸化膜上に第１の導電層を形成する工程と、 前記第１の導電層にドーズ量ｎ１で第２導電型の不純物
    を注入して、その内部に、深さ方向に不純物が分布した
    第２の導電層を形成する工程と、 前記第３の種類のトランジスタが形成される位置の前記
    第２の導電層上をマスクし、残る前記第２の導電層にド
    ーズ量ｎ２で第２導電型の不純物を注入して、その内部
    に、深さ方向に不純物が分布した第３の導電層を形成す
    る工程と、 前記第２および第３の導電層、および前記酸化膜をパタ
    ーニングにより選択的に除去して、 前記第１の半導体層上に、第１のゲート酸化膜および第
    １の制御電極を、 前記第２の半導体層上に、第２のゲート酸化膜および第
    ２の制御電極を、 前記第３の半導体層上に、第３のゲート酸化膜および第
    ３の制御電極を形成する工程とを備える請求項６記載の
    半導体装置の製造方法。
  11. 【請求項１１】 前記工程(ｃ)は、 前記第１〜第３の半導体層の上部に第１の厚さを有した
    第１の酸化膜を形成する工程と、 前記第３の半導体層上の前記第１の酸化膜上に第２導電
    型の不純物を均一に有した第１の導電層を選択的に形成
    する工程と、 前記第１の導電層上に選択的に絶縁膜を形成するととも
    に、前記第１および第２の回路が形成される位置の前記
    第１の酸化膜を除去する工程と、 前記第１および第２の半導体層の上部に前記第１の厚さ
    よりも薄い第２の厚さを有した第２の酸化膜を形成する
    工程と、 前記第２の酸化膜上および前記絶縁膜上に第２の導電層
    を形成する工程と、 前記第２の導電層にドーズ量ｎ１で第２導電型の不純物
    を注入して、その内部に、深さ方向に不純物が分布した
    第３の導電層を形成する工程と、 前記第２の種類のトランジスタが形成される位置の前記
    第３の導電層上をマスクし、残る前記第３の導電層にド
    ーズ量ｎ２で第２導電型の不純物を注入して、その内部
    に、深さ方向に不純物が分布した第４の導電層を形成す
    る工程と、 前記第１、第３および第４の導電層、前記第１および第
    ２の酸化膜、前記絶縁膜をパターニングにより選択的に
    除去して、 前記第１の半導体層上に、第１のゲート酸化膜および第
    １の制御電極を、 前記第２の半導体層上に、第２のゲート酸化膜および第
    ２の制御電極を、 前記第３の半導体層上に、第３のゲート酸化膜、フロー
    ティングゲート電極、層間絶縁膜、第３の制御電極を形
    成する工程とを備える請求項６記載の半導体装置の製造
    方法。
  12. 【請求項１２】 同一の半導体基板上に、第１および第
    ２の種類のトランジスタを有した半導体装置の製造方法
    であって、 (ａ)前記半導体基板の主面上に選択的にフィールド酸化
    膜を形成し、前記第１および第２の種類のトランジスタ
    が形成される第１および第２の領域を規定する工程と、 (ｂ)前記第１および第２の領域上から前記フィールド酸
    化膜上にかけて酸化膜を形成する工程と、 (ｃ)前記酸化膜上に制御電極となる導電層を形成する工
    程と、 (ｄ)前記第１および第２の領域のうち、少なくとも一方
    の領域上の前記導電層にソース・ドレイン層と同じ導電
    型の不純物を導入する工程とを備える半導体装置の製造
    方法。
  13. 【請求項１３】 前記工程(ｄ)は、 前記第１および第２の領域のうち、少なくとも前記第１
    の領域上の前記導電層上に、選択的にレジストを形成
    し、該レジストの周辺にイオン注入により前記不純物を
    注入する工程と、 前記注入された前記不純物を、熱拡散によって拡散させ
    ることで、前記第１および第２の領域のうち、少なくと
    も前記第１の領域上の前記導電層内に、前記不純物を導
    入する工程とを含む請求項１２記載の半導体装置の製造
    方法。
  14. 【請求項１４】 前記工程(ｄ)は、 前記第１および第２の領域のうち、少なくとも前記第１
    の領域上の前記導電層の端縁部上から、前記フィールド
    酸化膜上にかけて選択的にレジストを形成し、該レジス
    トで覆われない前記導電層に、イオン注入により前記不
    純物を注入する工程と、 前記注入された前記不純物を、熱拡散によって拡散させ
    ることで、前記第１および第２の領域のうち、少なくと
    も前記第１の領域上の前記導電層内に、平面方向中央部
    では濃度が高く、端縁部に近づくにつれて濃度が低くな
    るように前記不純物を導入する工程とを含む、請求項１
    ２記載の半導体装置の製造方法。
  15. 【請求項１５】 前記工程(ｃ)は、(ｃ−１)前記不純物
    を均一に含んだ第１の導電層と、前記不純物を含まない
    第２の導電層とを積層することで、前記導電層を形成す
    る工程を含み、 前記工程(ｄ)は、 少なくとも前記第１の領域上の前記第１および第２の導
    電層において、前記第１の導電層から前記第２の導電層
    に前記不純物を自然拡散させることで、前記不純物を分
    布させる工程を含む、請求項１２記載の半導体装置の製
    造方法。
  16. 【請求項１６】 前記工程(ｃ−１)は、前記第１の導電
    層と前記第２の導電層との間に、前記不純物の拡散量を
    抑制する拡散抑制膜を形成する工程を含む、請求項１５
    記載の半導体装置の製造方法。
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