JP2006059880A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ＳＲＡＭセルの動作マージンを広く確保することができる半導体装置及びその製造方法を提供し、また、ソフトエラー耐性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】 ｐ型のＳｉ基板１に素子分離絶縁膜２を形成した後、ＳＲＡＭセル領域のＮ−ＬＶ領域内にｎ型の埋め込み層２０を形成する。その後、ｐウェル及びｎウェルを形成する。そして、チャネルドープ層の形成の際には、論理回路領域のＮ−ＬＶへのイオン注入と並行して、ＳＲＡＭセル領域のＮ−ＬＶ領域内にもイオン注入を行い、更に、Ｉ／Ｏ領域のＮ−ＭＶへのイオン注入と並行して、ＳＲＡＭセル領域のＮ−ＬＶ領域内にもイオン注入を行う。
【選択図】 図４９

Description

本発明は、ＳＲＡＭに好適な半導体装置及びその製造方法に関する。

近時、半導体装置の高集積化及び高性能化を目的として、トランジスタの微細化が進められている。しかし、ＳＲＡＭ（Static Random Access Memory）においては、各メモリセル（ＳＲＡＭセル）を構成するトランジスタのチャネル幅が狭められると、逆狭チャネル効果によりその閾値電圧が低下してしまう。この結果、ＳＲＡＭセルの動作マージンが小さくなってしまっている。

そこで、特許文献１（特開２０００−５８６７５号公報）には、ＳＲＡＭセルを構成するトランジスタの閾値電圧を高めるために、論理回路及び入出力回路（Ｉ／Ｏ回路）等の形成と並行して行う不純物の導入の他に、そのトランジスタにのみ不純物を導入する工程を追加する方法が開示されている。

更に、非特許文献１に記載されているようにトランジスタの高集積化が進められるほど、ＳＲＡＭセルのソフトエラー率が増化するため、より高いソフトエラー耐性が要求される。

特開２０００−５８６７５号公報 特開平１１−７４３７８号公報 "The Impact of Technology Scaling on Soft Error Rate Performance and Limits Efficacy of Error Correction", IEDM 2002

本発明の第１の目的は、ＳＲＡＭセルの動作マージンを広く確保することができる半導体装置及びその製造方法を提供することにある。本発明の第２の目的は、ソフトエラー耐性を向上することができる半導体装置及びその製造方法を提供することにある。

本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

本発明の第１の観点に係る半導体装置には、半導体基板と、前記半導体基板の表面に形成され、チャネルが第１導電型の第１のメモリ用トランジスタと、前記半導体基板の表面に形成され、チャネルが第１導電型の第１の周辺回路用トランジスタと、前記半導体基板の表面に形成され、チャネルが第１導電型の第２の周辺回路用トランジスタと、が設けられている。そして、前記第１のメモリ用トランジスタのチャネルの不純物プロファイルは、前記第１の周辺回路用トランジスタのそれと前記第２の周辺回路用トランジスタのそれとの和となっている。

また、本発明の第２の観点に係る半導体装置には、第１導電型の半導体基板と、前記半導体基板の表面に形成された第１導電型の第１のウェルと、前記半導体基板の表面に形成された第２導電型の第２のウェルと、前記第１のウェルの直下に形成された第２導電型の埋め込みウェルと、が設けられている。そして、前記第１のウェルに、チャネルが第１導電型の第１のメモリ用トランジスタが形成され、前記第２のウェルに、チャネルが第２導電型の第２のメモリ用トランジスタが形成されている。

本発明の第１の観点によれば、第１のメモリ用トランジスタのチャネルの不純物濃度が、第１の周辺回路用トランジスタ及び第２の周辺回路用トランジスタのものよりも高くなっており、高い閾値電圧を得ることができ、広い動作マージンを確保することができる。また、第１のメモリ用トランジスタのチャネルへの不純物の導入は、第１の周辺回路用トランジスタ及び第２の周辺回路用トランジスタのチャネルに対して行う不純物の導入と並行して行えばよいため、工程数の増加及びそれに伴うコストの上昇を回避することができる。

本発明の第２の観点によれば、第１のウェルの直下に第２導電型の埋め込みウェルが形成されているため、第１のメモリ用トランジスタにα線が入射しても空乏層の変化が抑制され、ソフトエラーを抑制することができる。

ＳＲＡＭセルの動作マージンに関し、特許文献１に記載の方法を採用した場合には、工程数が増加し、コストが上昇してしまう。さらに、1個のチップに、ＳＲＡＭを搭載した高速論理回路に加え、不揮発メモリを混載する場合、不揮発性メモリの高耐圧ＣＭＯＳトランジスタを形成するために、ＳＴＩ（Shallow Trench Isolation）により素子分離絶縁膜を形成し、その丸め酸化量をある一定量以上に大きくすることが望ましく、このような酸化を行った場合、高速論理回路内のＳＲＡＭセルのチャネル幅がより狭くなり、ＳＲＡＭセルの動作マージンを著しく低下させることを本発明者は見出した。

不揮発メモリを混載する場合、通常のＳＲＡＭを搭載した高速論理回路と比較して、不揮発メモリを形成するための工程分だけ工程数が増加し、製造コストは増加してしまうので、工程数の増化をいかに少なくして、ＳＲＡＭセルの動作マージンを確保するかが課題となる。

同様に、ソフトエラー対策に関しても、工程数の増加をいかに少なくして、高集積化が進んでもソフトエラー率の増加を抑えるかが課題となる。

（本発明の骨子）
本発明の骨子について説明する。図１は、ＳＲＡＭセルの構成を示す等価回路図である。このＳＲＡＭセルには、ビット線ＢＬに接続された２個のトランスファトランジスタＴｒ、並びに１個のフリップフロップ回路を構成する２個のドライバトランジスタＤｒ及び２個のロードトランジスタＬｏが設けられている。２個のトランスファトランジスタＴｒのゲートは、同一のワード線ＷＬに接続されている。

このような回路構成のＳＲＡＭセルに対して、本願発明者が閾値電圧と正常に動作するものの数との関係を調査したところ、図２及び図３に示す結果が得られた。この調査では、電源電圧（Ｖｃｃ）を１．２Ｖとしたときに正常に動作するメモリセルの個数を基準（Pass rate：１）とし、電源電圧を０．８Ｖとしたときに正常に動作するメモリセルの個数の割合を求めた。図２には、ドライバトランジスタＤｒの閾値電圧と正常に動作するメモリセルの割合との関係を示し、図３には、トランスファトランジスタＴｒの閾値電圧と正常に動作するＳＲＡＭセルの割合との関係を示してある。図２及び図３に示すように、閾値電圧が低くなるほど、低い電源電圧でも正常に動作するＳＲＡＭセルの割合が減少してしまう。逆の観点からすると、低い電源電圧でも正常に動作させるためには、閾値電圧を高めることが有効であるといえる。但し、特許文献１に記載されているような専用の工程を追加したのでは、工程数が増加し、コストが上昇してしまう。

そこで、本発明の第１の観点では、ＳＲＡＭセルを構成するトランジスタと並行して、同一のチップ内に低電圧動作のトランジスタ及びそれよりも高い電圧で動作する中電圧動作のトランジスタを形成するに当たり、低電圧動作のトランジスタのチャネルドープ層の形成と並行してＳＲＡＭセルを構成するトランジスタにイオン注入を行うと共に、中電圧動作のトランジスタのチャネルドープ層の形成と並行してＳＲＡＭセルを構成するトランジスタにイオン注入を行うこととする。

従来の製造方法では、図４に示すように、一のチップ内にＳＲＡＭセル用の低電圧動作ｎＭＯＳトランジスタ（Ｎ−ＬＶ）と、論理回路用の低電圧動作ｎＭＯＳトランジスタ（Ｎ−ＬＶ）と、Ｉ／Ｏ回路用の中電圧動作ｎＭＯＳトランジスタ（Ｎ−ＭＶ）とを並行して形成している。即ち、図４（ａ）に示すように、素子分離絶縁膜３０２が形成されたｐ型のＳｉ基板３０１に対し、ＳＲＡＭセル領域及び論理回路領域内にイオン注入を行うことにより、チャネルドープ層３０３を形成した後、図４（ｂ）に示すように、論理回路領域内にイオン注入を行うことにより、チャネルドープ層３０４を形成している。

これに対し、本発明の第１の観点では、図５（ａ）に示すように、素子分離絶縁膜２０２が形成されたｐ型のＳｉ基板２０１に対し、ＳＲＡＭセル領域及び論理回路領域内にイオン注入を行うことにより、チャネルドープ層２０３を形成した後、図５（ｂ）に示すように、論理回路領域だけでなくＳＲＡＭセル領域内にもイオン注入を行うことにより、チャネルドープ層２０４を形成する。この結果、ｎＭＯＳトランジスタについては、ＳＲＡＭセル領域内の不純物プロファイルは、Ｉ／Ｏ回路領域内の不純物プロファイルと論理回路領域内の不純物プロファイルとを足し合わせたものと一致する。

このような方法によれば、論理回路及びＩ／Ｏ回路等の周辺回路の特性を変動させることなく、また、新たな工程を追加することなく、ＳＲＡＭセルを構成するトランジスタの閾値電圧を高めることができ、ひいては低電圧での正常に動作させ、動作マージンを広く確保することができる。

また、前述のように、ソフトエラー耐性をより向上させることも望まれている。ここで、ソフトエラーの発生機構について説明する。図６（ａ）に示すように、ｐ型のＳｉ基板３０１にｐウェル３１４及びｎウェル３１７が形成され、夫々にｎ⁺拡散層３１８、ｐ⁺拡散層３１９が形成されているとする。このような構造の半導体装置では、ｎ型の領域とｐ型の領域との境界近傍に空乏層３２０が存在する。このような状態に対して、α線が入射すると、図６（ａ）に示すように、正及び負の電荷が誘発される。この結果、図６（ｂ）に示すように、電荷が移動すると共に、空乏層３２０が変化する。この際、ｎ⁺拡散層３１８への電子の移動量が多くなり、ソフトエラーが発生する。一方、ｐ⁺拡散層３１９への正孔の移動量は電子の移動量ほどは多くなく、この移動によるソフトエラーは生じにくい。

そこで、図７（ａ）に示すように、Ｓｉ基板３０１と各ウェル３１４及び３１７の間にｎ⁺ウェル３２１を形成することも考えられる。ｎ⁺ウェル３２１を形成することにより、図７（ａ）に示すように、α線の照射によって電荷が誘発されても、ｎＭＯＳトランジスタでは、図７（ｂ）に示すように、空乏層３２０の変化が少なくなる。従って、ｎＭＯＳトランジスタについては、ソフトエラー耐性が向上する。しかし、ｐＭＯＳトランジスタにおける空乏層３２０の変化量が多くなり、全体としてみれば、ソフトエラー耐性が向上するとはいい難い。

そこで、本願発明者は、図８（ａ）に示すように、ｎＭＯＳトランジスタに対してのみ、Ｓｉ基板３０１とｐウェル３１４との間にｎ⁺ウェル３２１を形成し、ｐＭＯＳトランジスタにおいては、Ｓｉ基板３０１とｎウェル３１７とを互いに接するようにすることにより、図８（ｂ）に示すように、空乏層３２０の変化量が小さくなり、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方に対して、ソフトエラー耐性を向上させることができることを見出した。

従来の製造方法では、ウェルの形成までについては、図９（ａ）に示すように、ｐ型のＳｉ基板３０１の表面に素子分離絶縁膜３０２を形成した後、図９（ｂ）に示すように、ＳＲＡＭセル領域、論理回路領域及びＩ／Ｏ回路領域内のｎＭＯＳトランジスタを形成する素子活性領域にｐウェル３１２を形成する。次いで、ｐウェル３１２内により高い不純物濃度のｐウェル３１３を形成する。その後、図９（ｃ）に示すように、ＲＡＭセル領域、論理回路領域及びＩ／Ｏ回路領域内のｐＭＯＳトランジスタを形成する素子活性領域にｎウェル３１５を形成した後、ｎウェル３１５内により高い不純物濃度のｎウェル３１６を形成する。

これに対し、本発明の第２の観点では、図１０（ａ）に示すように、ｐ型のＳｉ基板２０１の表面に素子分離絶縁膜２０２を形成した後、ｎ型の埋め込み層２１１を、例えばイオン注入により形成する。次に、図１０（ｂ）に示すように、ＲＡＭセル領域、論理回路領域及びＩ／Ｏ回路領域内のｎＭＯＳトランジスタを形成する素子活性領域にｐウェル２１２を形成する。次いで、ｐウェル２１２内により高い不純物濃度のｐウェル２１３を形成する。その後、図１０（ｃ）に示すように、ＲＡＭセル領域、論理回路領域及びＩ／Ｏ回路領域内のｐＭＯＳトランジスタを形成する素子活性領域にｎウェル２１５を形成した後、ｎウェル２１５内により高い不純物濃度のｎウェル２１６を形成する。

このような方法により製造された半導体装置では、α線が照射したとしても、ＳＲＡＭセル内での空乏層の変化が抑制され、ソフトエラーが発生しにくくなる。

以下、本発明の実施形態について添付の図面を参照しながら具体的に説明する。但し、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１１乃至図２９は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態では、一のチップ内に、夫々ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを備えたＩ／Ｏ回路、論理回路及びＳＲＡＭセルを形成する。また、論理回路領域及びＳＲＡＭセル領域内には、低電圧で動作するトランジスタを形成し、Ｉ／Ｏ回路領域内には、より高い電圧（中電圧）で動作するトランジスタを形成する。以下、低電圧で動作するｎＭＯＳトランジスタを形成する領域をＮ−ＬＶ領域、低電圧で動作するｐＭＯＳトランジスタを形成する領域をＰ−ＬＶ領域、中電圧で動作するｎＭＯＳトランジスタを形成する領域をＮ−ＭＶ領域、中電圧で動作するｐＭＯＳトランジスタを形成する領域をＰ−ＭＶ領域ということとする。

第１の実施形態では、先ず、図１１に示すように、Ｓｉ基板１の表面にＳＴＩにより素子分離絶縁膜２９を形成する。次に、Ｓｉ基板１の表面を熱酸化（犠牲酸化）することにより、厚さが１０ｎｍ程度のＳｉ酸化膜（図示せず）を形成する。

次いで、図１２に示すように、フォトリソグラフィ技術により、Ｎ−ＭＶ領域及びＮ−ＬＶ領域を露出するフォトレジストマスク１００を形成する。その後、フォトレジストマスク１００をマスクとして、イオン注入を行うことにより、ｐウェル２及び３を形成する。ｐウェル２の形成に当たっては、例えばボロンイオンを、加速エネルギー：４００ｋｅＶ、ドーズ量：１．５×１０¹³ｃｍ^-2の条件でイオン注入する。また、ｐウェル３の形成に当たっては、例えばボロンイオンを、加速エネルギー：１００ｋｅＶ、ドーズ量８×１０¹²ｃｍ^-2の条件でイオン注入する。この結果、より不純物濃度が高いｐウェル３がｐウェル２内に形成される。

続いて、図１３に示すように、例えばアッシングにより、フォトレジストマスク１００を除去する。次に、フォトリソグラフィ技術により、Ｐ−ＭＶ領域及びＰ−ＬＶ領域を露出するフォトレジストマスク１０１を形成する。次に、フォトレジストマスク１０１をマスクとして、イオン注入を行うことにより、ｎウェル４及び５を形成する。ｎウェル４の形成に当たっては、例えばリンイオンを、加速エネルギー：６００ｋｅＶ、ドーズ量：１．５×１０¹³ｃｍ^-2の条件でイオン注入する。また、ｎウェル５の形成に当たっては、例えばリンイオンを、加速エネルギー：２４０ｋｅＶ、ドーズ量：５×１０¹²ｃｍ^-2の条件でイオン注入する。この結果、より不純物濃度が高いｎウェル５がｎウェル４内に形成される。

次いで、図１４に示すように、例えばアッシングにより、フォトレジストマスク１０１を除去する。その後、フォトリソグラフィ技術により、Ｎ−ＬＶ領域を露出するフォトレジストマスク１０２を形成する。その後、フォトレジストマスク１０２をマスクとして、イオン注入を行うことにより、ｐ型の閾値電圧制御用不純物層としてチャネルドープ層６を形成する。チャネルドープ層６の形成に当たっては、例えばボロンイオンを、加速エネルギー：１５ｋｅＶ、ドーズ量：８×１０¹²ｃｍ^-2の条件でイオン注入する。

続いて、図１５に示すように、例えばアッシングによりフォトレジストマスク１０２を除去する。次に、フォトリソグラフィ技術により、Ｐ−ＬＶ領域を露出するフォトレジストマスク１０３を形成する。次いで、フォトレジストマスク１０３をマスクとして、イオン注入を行うことにより、ｎ型の閾値電圧制御用不純物層としてチャネルドープ層７を形成する。チャネルドープ層７の形成に当たっては、例えば砒素イオンを、加速エネルギー：１５０ｋｅＶ、ドーズ量：３×１０¹²ｃｍ^-2の条件でイオン注入する。

その後、図１６に示すように、例えばアッシングによりフォトレジストマスク１０３を除去する。続いて、フォトリソグラフィ技術により、Ｎ−ＭＶ領域及びＳＲＡＭセル領域のＮ−ＬＶ領域を露出するフォトレジストマスク１０４を形成する。次に、フォトレジストマスク１０４をマスクとして、イオン注入を行うことにより、閾値電圧制御用不純物層としてチャネルドープ層８を形成する。従って、ＳＲＡＭセル領域のＮ−ＬＶ領域には、チャネルドープ層６及び８が形成される。つまり、図５（ｂ）に示す状態と同様の状態になる。チャネルドープ層８の形成に当たっては、例えばボロンイオンを、加速エネルギー：３５ｋｅＶ、ドーズ量：４．５×１０¹²ｃｍ^-2の条件でイオン注入する。

次いで、図１７に示すように、例えばアッシングによりフォトレジストマスク１０４を除去する。その後、フォトリソグラフィ技術により、Ｐ−ＭＶ領域を露出するフォトレジストマスク１０５を形成する。続いて、フォトレジストマスク１０５をマスクとして、イオン注入を行うことにより、ｎ型の閾値電圧制御用不純物層としてチャネルドープ層９を形成する。チャネルドープ層９の形成に当たっては、例えば砒素イオンを、加速エネルギー：１５０ｋｅＶ、ドーズ量：２×１０¹²ｃｍ^-2の条件でイオン注入する。

次に、図１８に示すように、例えばアッシングによりフォトレジストマスク１０５を除去する。次いで、例えば８５０℃の温度で熱酸化を行うことにより、Ｎ−ＭＶ領域、Ｐ−ＭＶ領域、Ｎ−ＬＶ領域及びＰ−ＬＶ領域の活性領域上に、膜厚が７ｎｍ程度のシリコン酸化膜をゲート絶縁膜３０として形成する。

次いで、図１９に示すように、フォトリソグラフィ技術により、Ｎ−ＭＶ領域及びＰ−ＭＶ領域を覆い、低電圧トランジスタを形成する領域（Ｎ−ＬＶ領域及びＰ−ＬＶ領域）を露出するフォトレジストマスク１０６を形成する。その後、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジストマスク１０６をマスクとしてゲート絶縁膜３０をエッチングする。この結果、Ｎ−ＬＶ領域及びＰ−ＬＶ領域内のゲート絶縁膜３０が除去される。

続いて、図２０に示すように、例えばアッシングにより、フォトレジストマスク１０６を除去する。次に、例えば８５０℃の温度で熱酸化を行うことにより、Ｎ−ＬＶ領域及びＰ−ＬＶ形成領域の活性領域上に、膜厚が１．８ｎｍ程度のシリコン酸化膜をゲート絶縁膜３１として形成する。なお、この熱酸化により、ゲート絶縁膜３０の膜厚は８．８ｎｍ程度まで増加する。

次いで、図２１に示すように、ＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜３２を形成し、更に、プラズマＣＶＤ法により、ポリシリコン膜１０８上に、反射防止膜兼エッチングマスクとして、例えば膜厚が３０ｎｍ程度のシリコン窒化膜３３を形成する。

その後、図２２に示すように、フォトリソグラフィ技術及びドライエッチング技術により、ポリシリコン膜３２をパターニングすることにより、Ｎ−ＭＶ領域、Ｐ−ＭＶ領域、Ｎ−ＬＶ領域及びＰ−ＬＶ領域内に、ゲート電極３４を形成する。このとき、Ｎ−ＭＶ領域及びＰ−ＭＶ領域内のゲート電極３４の幅は、Ｎ−ＬＶ領域及びＰ−ＬＶ領域内のゲート電極３４の幅よりも大きくする。

続いて、図２３に示すように、フォトリソグラフィ技術により、Ｎ−ＭＶ領域を露出し、他の領域を覆うフォトレジストマスク１０７を形成する。次に、フォトレジストマスク１０７をマスクとして、イオン注入を行うことにより、Ｎ−ＭＶ領域のソース／ドレインを構成するエクステンション層２１を形成する。エクステンション層２１の形成に当たっては、例えばリンイオンを、加速エネルギー：３５ｋｅＶ、ドーズ量：４×１０¹³ｃｍ^-2の条件でイオン注入する。

次いで、図２４に示すように、例えばアッシングにより、フォトレジストマスク１０７を除去する。その後、フォトリソグラフィ技術により、Ｐ−ＭＶ領域を露出し、他の領域を覆うフォトレジストマスク１０８を形成する。続いて、フォトレジストマスク１０８をマスクとして、イオン注入を行うことにより、Ｐ−ＭＶ領域のソース／ドレインを構成するエクステンション層２２を形成する。エクステンション層２２の形成に当たっては、例えば弗化ボロンイオンを、加速エネルギー：１０ｋｅＶ、ドーズ量：４×１０¹³ｃｍ^-2の条件でイオン注入する。

次に、図２５に示すように、例えばアッシングにより、フォトレジストマスク１０８を除去する。次いで、フォトリソグラフィ技術により、Ｎ−ＬＶ領域を露出し、他の領域を覆うフォトレジストマスク１０９を形成する。その後、フォトレジストマスク１０９をマスクとして、イオン注入を行うことにより、Ｎ−ＬＶ領域のソース／ドレインを構成するエクステンション層２３を形成する。エクステンション層２３の形成に当たっては、例えば砒素イオンを、加速エネルギー：３ｋｅＶ、ドーズ量：１×１０¹⁵ｃｍ^-2の条件でイオン注入を行った後、更に、Ｓｉ基板１の法線から２８度傾いた４方向から、弗化ボロンイオンを、加速エネルギー：８０ｋｅＶ、ドーズ量：各４×１０¹²ｃｍ^-2の条件でイオン注入する。この結果、エクステンション層２３は、ポケット層（図示せず）を備えたエクステンション層となる。

続いて、図２６に示すように、例えばアッシングにより、フォトレジストマスク１０９を除去する。次に、フォトリソグラフィ技術により、Ｐ−ＬＶ領域を露出し、他の領域を覆うフォトレジストマスク１１０を形成する。次いで、フォトレジストマスク１１０をマスクとして、イオン注入を行うことにより、Ｐ−ＬＶ領域のソース／ドレインを構成するエクステンション層２４を形成する。エクステンション層２４の形成に当たっては、例えばボロンイオンを、加速エネルギー：０．５ｋｅＶ、ドーズ量：６×１０¹⁴ｃｍ^-2の条件でイオン注入した後、更に、Ｓｉ基板１の法線から２８度傾いた４方向から、砒素イオンを、加速エネルギー：１２０ｋｅＶ、ドーズ量：各５×１０¹²ｃｍ^-2の条件でイオン注入する。この結果、エクステンション層２４も、ポケット層（図示せず）を備えたエクステンション層となる。

その後、図２７に示すように、例えばアッシングにより、フォトレジストマスク１１０を除去する。続いて、例えば熱ＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックすることにより、ゲート電極３４の側壁部分にシリコン酸化膜よりなるサイドウォール（側壁絶縁膜）３５を形成する。次に、フォトリソグラフィ技術により、Ｐ−ＭＶ領域及びＰ−ＬＶ領域を露出するフォトレジストマスク１１１を形成する。次いで、フォトレジストマスク１１１をマスクとして、イオン注入を行うことにより、ｐＭＯＳトランジスタ（Ｐ−ＭＶ領域及びＰ−ＬＶ領域内のトランジスタ）のソース／ドレインを構成するソース／ドレイン拡散層（ＳＤ拡散層）２５を形成する。ＳＤ拡散層２５の形成に当たっては、例えばボロンイオンを、加速エネルギー：５ｋｅＶ、ドーズ量：４×１０¹⁵ｃｍ^-2の条件でイオン注入する。なお、このイオン注入により、ｐＭＯＳトランジスタのゲート電極３４の導電型がｐ型となる。

その後、図２８に示すように、例えばアッシングにより、フォトレジストマスク１１１を除去する。次に、フォトリソグラフィ技術により、Ｎ−ＭＶ領域及びＮ−ＬＶ領域を露出するフォトレジストマスク１１２を形成する。次いで、フォトレジストマスク１１２をマスクとして、イオン注入を行うことにより、ｎＭＯＳトランジスタ（Ｎ−ＭＶ領域及びＮ−ＬＶ領域内のトランジスタ）のソース／ドレインを構成するＳＤ拡散層２６を形成する。ＳＤ拡散層２６の形成に当たっては、例えばリンイオンを、加速エネルギー：１０ｋｅＶ、ドーズ量：６×１０¹⁵ｃｍ^-2の条件でイオン注入する。なお、このイオン注入により、ｎＭＯＳトランジスタのゲート電極３４の導電型がｎ型となる。

その後、図２９に示すように、例えばアッシングにより、フォトレジストマスク１１２を除去する。続いて、周知のサリサイドプロセスにより、ゲート電極３４上並びにＳＤ拡散層２５及び２６上にシリサイド層３６を形成する。続いて、全面に層間絶縁膜３７を形成した後、コンタクトホールを形成する。そして、コンタクトホール内に電極プラグ３８を形成した後、層間絶縁膜３７上に配線３９を形成する。このようにして、第１層目の金属配線層までを完成する。層間絶縁膜３７としては、例えばＨＤＰ法で、厚さが６００ｎｍ程度のＳｉ酸化膜を成膜する。

その後、更に上層の配線層及び層間絶縁膜等を形成し、ＳＲＡＭを搭載した論理回路素子（半導体装置）を完成させる。

このような方法により製造された半導体装置では、ＳＲＡＭセル領域のＮ−ＬＶ領域におけるチャネルの不純物プロファイルが、論理回路領域のＮ−ＬＶ領域におけるチャネルの不純物プロファイルとＩ／Ｏ回路領域のＮ−ＭＶ領域におけるチャネルの不純物プロファイルとの和となっている。このため、閾値電圧がより高くなり、広い動作マージンを得ることができる。また、製造に当たっても、ＲＡＭセル領域のＮ−ＬＶ領域のチャネルのみへの不純物の導入は必要とされないため、工程数の増加及びそれに伴うコストの上昇を回避することが可能である。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図３０乃至図４９は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態でも、第１の実施形態と同様に、一のチップ内に、夫々ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを備えたＩ／Ｏ回路、論理回路及びＳＲＡＭセルを形成する。

第２の実施形態では、先ず、図３０に示すように、Ｓｉ基板１の表面にＳＴＩにより素子分離絶縁膜２９を形成する。次に、Ｓｉ基板１の表面を熱酸化（犠牲酸化）することにより、厚さが１０ｎｍ程度のＳｉ酸化膜（図示せず）を形成する。

次いで、図３１に示すように、フォトリソグラフィ技術により、ＳＲＡＭセル領域のＮ−ＬＶ領域を露出するフォトレジストマスク１２０を形成する。その後、フォトレジストマスク１２０をマスクとして、イオン注入を行うことにより、ｎ型の埋め込み層２０を形成する。ｎ型の埋め込み層２０の形成に当たっては、例えばリンイオンを、加速エネルギー：２ＭｅＶ、ドーズ量：２×１０¹³ｃｍ^-2の条件でイオン注入する。埋め込み層２０の基板表面からの深さは、例えば２μｍ程度である。

続いて、図３２に示すように、例えばアッシングにより、フォトレジストマスク１２０を除去する。次いで、フォトリソグラフィ技術により、Ｎ−ＭＶ領域及びＮ−ＬＶ領域を露出するフォトレジストマスク１００を形成する。その後、フォトレジストマスク１００をマスクとして、イオン注入を行うことにより、ｐウェル２及び３を形成する。ｐウェル２の形成に当たっては、例えばボロンイオンを、加速エネルギー：４００ｋｅＶ、ドーズ量：１．５×１０¹³ｃｍ^-2の条件でイオン注入する。また、ｐウェル３の形成に当たっては、例えばボロンイオンを、加速エネルギー：１００ｋｅＶ、ドーズ量２×１０¹²ｃｍ^-2の条件でイオン注入する。この結果、より不純物濃度が高いｐウェル３がｐウェル２内に形成される。

続いて、図３３に示すように、例えばアッシングにより、フォトレジストマスク１００を除去する。次に、フォトリソグラフィ技術により、Ｐ−ＭＶ領域及びＰ−ＬＶ領域を露出するフォトレジストマスク１０１を形成する。次に、フォトレジストマスク１０１をマスクとして、イオン注入を行うことにより、ｎウェル４及び５を形成する。ｎウェル４の形成に当たっては、例えばリンイオンを、加速エネルギー：６００ｋｅＶ、ドーズ量：１．５×１０¹³ｃｍ^-2の条件でイオン注入する。また、ｎウェル５の形成に当たっては、例えばリンイオンを、加速エネルギー：２４０ｋｅＶ、ドーズ量：５×１０¹²ｃｍ^-2の条件でイオン注入する。この結果、より不純物濃度が高いｎウェル５がｎウェル４内に形成される。

次いで、図３４に示すように、例えばアッシングにより、フォトレジストマスク１０１を除去する。その後、フォトリソグラフィ技術により、Ｎ−ＬＶ領域を露出するフォトレジストマスク１０２を形成する。その後、フォトレジストマスク１０２をマスクとして、イオン注入を行うことにより、ｐ型の閾値電圧制御用不純物層としてチャネルドープ層６を形成する。チャネルドープ層６の形成に当たっては、例えばボロンイオンを、加速エネルギー：１５ｋｅＶ、ドーズ量：８×１０¹²ｃｍ^-2の条件でイオン注入する。

続いて、図３５に示すように、例えばアッシングによりフォトレジストマスク１０２を除去する。次に、フォトリソグラフィ技術により、Ｐ−ＬＶ領域を露出するフォトレジストマスク１０３を形成する。次いで、フォトレジストマスク１０３をマスクとして、イオン注入を行うことにより、ｎ型の閾値電圧制御用不純物層としてチャネルドープ層７を形成する。チャネルドープ層７の形成に当たっては、例えば砒素イオンを、加速エネルギー：１５０ｋｅＶ、ドーズ量：３×１０¹²ｃｍ^-2の条件でイオン注入する。

その後、図３６に示すように、例えばアッシングによりフォトレジストマスク１０３を除去する。続いて、フォトリソグラフィ技術により、Ｎ−ＭＶ領域及びＳＲＡＭセル領域のＮ−ＬＶ領域を露出するフォトレジストマスク１０４を形成する。次に、フォトレジストマスク１０４をマスクとして、イオン注入を行うことにより、ｐ型の閾値電圧制御用不純物層としてチャネルドープ層８を形成する。従って、ＳＲＡＭセル領域のＮ−ＬＶ領域には、チャネルドープ層６及び８が形成される。つまり、図５（ｂ）に示す状態と同様の状態になる。チャネルドープ層８の形成に当たっては、例えばボロンイオンを、加速エネルギー：３５ｋｅＶ、ドーズ量：４．５×１０¹²ｃｍ^-2の条件でイオン注入する。

次いで、図３７に示すように、例えばアッシングによりフォトレジストマスク１０４を除去する。その後、フォトリソグラフィ技術により、Ｐ−ＭＶ領域を露出するフォトレジストマスク１０５を形成する。続いて、フォトレジストマスク１０５をマスクとして、イオン注入を行うことにより、ｎ型の閾値電圧制御用不純物層としてチャネルドープ層９を形成する。チャネルドープ層９の形成に当たっては、例えば砒素イオンを、加速エネルギー：１５０ｋｅＶ、ドーズ量：２×１０¹²ｃｍ^-2の条件でイオン注入する。

次に、図３８に示すように、例えばアッシングによりフォトレジストマスク１０５を除去する。次いで、例えば８５０℃の温度で熱酸化を行うことにより、Ｎ−ＭＶ領域、Ｐ−ＭＶ領域、Ｎ−ＬＶ領域及びＰ−ＬＶ領域の活性領域上に、膜厚が７ｎｍ程度のシリコン酸化膜をゲート絶縁膜３０として形成する。

次いで、図３９に示すように、フォトリソグラフィ技術により、Ｎ−ＭＶ領域及びＰ−ＭＶ領域を覆い、低電圧トランジスタを形成する領域（Ｎ−ＬＶ領域及びＰ−ＬＶ領域）を露出するフォトレジストマスク１０６を形成する。その後、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジストマスク１０６をマスクとしてゲート絶縁膜３０をエッチングする。この結果、Ｎ−ＬＶ領域及びＰ−ＬＶ領域内のゲート絶縁膜３０が除去される。

続いて、図４０に示すように、例えばアッシングにより、フォトレジストマスク１０６を除去する。次に、例えば８５０℃の温度で熱酸化を行うことにより、Ｎ−ＬＶ領域及びＰ−ＬＶ形成領域の活性領域上に、膜厚が１．８ｎｍ程度のシリコン酸化膜をゲート絶縁膜３１として形成する。なお、この熱酸化により、ゲート絶縁膜３０の膜厚は８．８ｎｍ程度まで増加する。

次いで、図４１に示すように、ＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜３２を形成し、更に、プラズマＣＶＤ法により、ポリシリコン膜３２上に、反射防止膜兼エッチングマスクとして、例えば膜厚が３０ｎｍ程度のシリコン窒化膜３３を形成する。

その後、図４２に示すように、フォトリソグラフィ技術及びドライエッチング技術により、ポリシリコン膜３２をパターニングすることにより、Ｎ−ＭＶ領域、Ｐ−ＭＶ領域、Ｎ−ＬＶ領域及びＰ−ＬＶ領域内に、ゲート電極３４を形成する。このとき、Ｎ−ＭＶ領域及びＰ−ＭＶ領域内のゲート電極３４の幅は、Ｎ−ＬＶ領域及びＰ−ＬＶ領域内のゲート電極３４の幅よりも大きくする。

続いて、図４３に示すように、フォトリソグラフィ技術により、Ｎ−ＭＶ領域を露出し、他の領域を覆うフォトレジストマスク１０７を形成する。次に、フォトレジストマスク１０７をマスクとして、イオン注入を行うことにより、Ｎ−ＭＶ領域のソース／ドレインを構成するエクステンション層２１を形成する。エクステンション層２１の形成に当たっては、例えばリンイオンを、加速エネルギー：３５ｋｅＶ、ドーズ量：４×１０¹³ｃｍ^-2の条件でイオン注入する。

次いで、図４４に示すように、例えばアッシングにより、フォトレジストマスク１０７を除去する。その後、フォトリソグラフィ技術により、Ｐ−ＭＶ領域を露出し、他の領域を覆うフォトレジストマスク１０８を形成する。続いて、フォトレジストマスク１０８をマスクとして、イオン注入を行うことにより、Ｐ−ＭＶ領域のソース／ドレインを構成するエクステンション層２２を形成する。エクステンション層２２の形成に当たっては、例えば弗化ボロンイオンを、加速エネルギー：１０ｋｅＶ、ドーズ量：４×１０¹³ｃｍ^-2の条件でイオン注入する。

次に、図４５に示すように、例えばアッシングにより、フォトレジストマスク１０８を除去する。次いで、フォトリソグラフィ技術により、Ｎ−ＬＶ領域を露出し、他の領域を覆うフォトレジストマスク１０９を形成する。その後、フォトレジストマスク１０９をマスクとして、イオン注入を行うことにより、Ｎ−ＬＶ領域のソース／ドレインを構成するエクステンション層２３を形成する。エクステンション層２３の形成に当たっては、例えば砒素イオンを、加速エネルギー：３ｋｅＶ、ドーズ量：１×１０¹⁵ｃｍ^-2の条件でイオン注入を行った後、更に、Ｓｉ基板１の法線から２８度傾いた４方向から、弗化ボロンイオンを、加速エネルギー：８０ｋｅＶ、ドーズ量：各４×１０¹²ｃｍ^-2の条件でイオン注入する。この結果、エクステンション層２３は、ポケット層（図示せず）を備えたエクステンション層となる。

続いて、図４６に示すように、例えばアッシングにより、フォトレジストマスク１０９を除去する。次に、フォトリソグラフィ技術により、Ｐ−ＬＶ領域を露出し、他の領域を覆うフォトレジストマスク１１０を形成する。次いで、フォトレジストマスク１１０をマスクとして、イオン注入を行うことにより、Ｐ−ＬＶ領域のソース／ドレインを構成するエクステンション層２４を形成する。エクステンション層２４の形成に当たっては、例えばボロンイオンを、加速エネルギー：０．５ｋｅＶ、ドーズ量：６×１０¹⁴ｃｍ^-2の条件でイオン注入した後、更に、Ｓｉ基板１の法線から２８度傾いた４方向から、砒素イオンを、加速エネルギー：１２０ｋｅＶ、ドーズ量：各５×１０¹²ｃｍ^-2の条件でイオン注入する。この結果、エクステンション層２４も、ポケット層（図示せず）を備えたエクステンション層となる。

その後、図４７に示すように、例えばアッシングにより、フォトレジストマスク１１０を除去する。続いて、例えば熱ＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックすることにより、ゲート電極３４の側壁部分にシリコン酸化膜よりなるサイドウォール（側壁絶縁膜）３５を形成する。次に、フォトリソグラフィ技術により、Ｐ−ＭＶ領域及びＰ−ＬＶ領域を露出するフォトレジストマスク１１１を形成する。次いで、フォトレジストマスク１１１をマスクとして、イオン注入を行うことにより、ｐＭＯＳトランジスタ（Ｐ−ＭＶ領域及びＰ−ＬＶ領域内のトランジスタ）のソース／ドレインを構成するソース／ドレイン拡散層（ＳＤ拡散層）２５を形成する。ＳＤ拡散層２５の形成に当たっては、例えばボロンイオンを、加速エネルギー：５ｋｅＶ、ドーズ量：４×１０¹⁵ｃｍ^-2の条件でイオン注入する。なお、このイオン注入により、ｐＭＯＳトランジスタのゲート電極３４の導電型がｐ型となる。

その後、図４８に示すように、例えばアッシングにより、フォトレジストマスク１１１を除去する。次に、フォトリソグラフィ技術により、Ｎ−ＭＶ領域及びＮ−ＬＶ領域を露出するフォトレジストマスク１１２を形成する。次いで、フォトレジストマスク１１２をマスクとして、イオン注入を行うことにより、ｎＭＯＳトランジスタ（Ｎ−ＭＶ領域及びＮ−ＬＶ領域内のトランジスタ）のソース／ドレインを構成するＳＤ拡散層２６を形成する。ＳＤ拡散層２６の形成に当たっては、例えばリンイオンを、加速エネルギー：１０ｋｅＶ、ドーズ量：６×１０¹⁵ｃｍ^-2の条件でイオン注入する。なお、このイオン注入により、ｎＭＯＳトランジスタのゲート電極３４の導電型がｎ型となる。

その後、図４９に示すように、例えばアッシングにより、フォトレジストマスク１１２を除去する。続いて、周知のサリサイドプロセスにより、ゲート電極３４上並びにＳＤ拡散層２５及び２６上にシリサイド層３６を形成する。続いて、全面に層間絶縁膜３７を形成した後、コンタクトホールを形成する。そして、コンタクトホール内に電極プラグ３８を形成した後、層間絶縁膜３７上に配線３９を形成する。このようにして、第１層目の金属配線層までを完成する。層間絶縁膜３７としては、例えばＨＤＰ法で、厚さが６００ｎｍ程度のＳｉ酸化膜を成膜する。

その後、更に上層の配線層及び層間絶縁膜等を形成し、ＳＲＡＭを搭載した論理回路素子（半導体装置）を完成させる。

このような方法により製造された半導体装置では、ｐウェル２の直下にｎ型の埋め込み層２０が形成されているため、α線が入射してもｎＭＯＳトランジスタにおける空乏層の変化が抑制され、ソフトエラー耐性が向上する。また、ｎウェル４の下には埋め込み層２０が形成されていないため、ｐＭＯＳトランジスタにおけるソフトエラー耐性を不必要に低下させることもない。

なお、第２の実施形態においては、ＳＲＡＭセル領域のＮ−ＬＶ領域内のチャネルドープ層を２重構造にしなくてもよい。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図５０乃至図７５は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態では、一のチップ内に、夫々ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを備えたＩ／Ｏ回路、論理回路及びＳＲＡＭセルだけでなく、フラッシュメモリセルも形成する。また、本実施形態では、論理回路領域内に、低電圧で動作するトランジスタだけでなく、Ｉ／Ｏ回路を構成するトランジスタよりも高い高電圧で動作するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタも形成する。以下、高電圧で動作するｎＭＯＳトランジスタを形成する領域をＮ−ＭＶ領域、高電圧で動作するｐＭＯＳトランジスタを形成する領域をＰ−ＭＶ領域ということとする。

第３の実施形態では、先ず、図５０に示すように、Ｓｉ基板１の表面にＳＴＩにより素子分離絶縁膜２９を形成する。次に、Ｓｉ基板１の表面を熱酸化（犠牲酸化）することにより、厚さが１０ｎｍ程度のＳｉ酸化膜（図示せず）を形成する。

次いで、図５１に示すように、フォトリソグラフィ技術により、フラッシュメモリセル領域、Ｎ−ＨＶ領域及びＳＲＡＭセル領域のＮ−ＬＶ領域を露出するフォトレジストマスク１３０を形成する。その後、フォトレジストマスク１３０をマスクとして、イオン注入を行うことにより、ｎ型の埋め込み層５０を形成する。ｎ型の埋め込み層５０の形成に当たっては、例えばリンイオンを、加速エネルギー：２ＭｅＶ、ドーズ量：２×１０¹³ｃｍ^-2の条件でイオン注入する。埋め込み層５０の基板表面からの深さは、例えば２μｍ程度である。

続いて、図５２に示すように、例えばアッシングにより、フォトレジストマスク１３０を除去する。次いで、フォトリソグラフィ技術により、フラッシュメモリセル形成領域、Ｎ−ＨＶ領域、Ｎ−ＭＶ領域及びＮ−ＬＶ領域を露出し、他の領域を覆うフォトレジストマスク１３１を形成する。その後、フォトレジストマスク１３１をマスクとして、イオン注入を行うことにより、ｐウェル５１及び５２を形成する。ｐウェル５１の形成に当たっては、例えばボロンイオンを、加速エネルギー：４００ｋｅＶ、ドーズ量：１．４×１０¹³ｃｍ^-2の条件でイオン注入する。また、ｐウェル３の形成に当たっては、例えばボロンイオンを、加速エネルギー：１００ｋｅＶ、ドーズ量３×１０¹²ｃｍ^-2の条件でイオン注入する。この結果、より不純物濃度が高いｐウェル５２がｐウェル５１内に形成される。

続いて、図５３に示すように、例えばアッシングにより、フォトレジストマスク１３１を除去する。次に、フォトリソグラフィ技術により、Ｐ−ＨＶ領域、Ｐ−ＭＶ領域及びＰ−ＬＶ領域を露出し、他の領域を覆うフォトレジストマスク１３２を形成する。次に、フォトレジストマスク１３２をマスクとして、イオン注入を行うことにより、ｎウェル５３及び５４を形成する。ｎウェル５３の形成に当たっては、例えばリンイオンを、加速エネルギー：６００ｋｅＶ、ドーズ量：３×１０¹³ｃｍ^-2の条件でイオン注入する。また、ｎウェル５４の形成に当たっては、例えばリンイオンを、加速エネルギー：２４０ｋｅＶ、ドーズ量：９×１０¹²ｃｍ^-2の条件でイオン注入する。この結果、より不純物濃度が高いｎウェル５４がｎウェル５３内に形成される。

次いで、図５４に示すように、例えばアッシングにより、フォトレジストマスク１３２を除去する。その後、フォトリソグラフィ技術により、フラッシュメモリ領域を露出するフォトレジストマスク１３３を形成する。その後、フォトレジストマスク１３３をマスクとして、イオン注入を行うことにより、ｐ型の閾値電圧制御用不純物層としてチャネルドープ層５５を形成する。チャネルドープ層５５の形成に当たっては、例えばボロンイオンを、加速エネルギー：４０ｋｅＶ、ドーズ量：６×１０¹³ｃｍ^-2の条件でイオン注入する。

続いて、図５５に示すように、例えばアッシングにより、フォトレジストマスク１３３を除去する。例えば９００〜１０５０℃の温度で３０分間の熱酸化を行うことにより、活性領域上に、膜厚が１０ｎｍ程度のトンネル酸化膜７０を形成する。

次に、図５６に示すように、例えばＣＶＤ法により、トンネル酸化膜７０上に、膜厚が９０ｎｍ程度のポリシリコン膜を形成した後、フォトリソグラフィ技術及びドライエッチング技術によりポリシリコン膜をパターニングすることにより、フラッシュメモリセル領域内に、フローティングゲート７１を形成する。次いで、全面に、順次積層されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜からなるＯＮＯ膜７２を形成する。ＯＮＯ膜７２の形成に当たっては、例えばＣＶＤ法により、膜厚が５ｎｍ程度のシリコン酸化膜と膜厚が１０ｎｍ程度のシリコン窒化膜を形成した後、シリコン窒化膜の表面を、例えば９５０℃にて９０分間熱酸化することにより、膜厚が３０ｎｍ程度のシリコン酸化膜を形成する。

次いで、図５７に示すように、フォトリソグラフィ技術により、Ｎ−ＬＶ領域を露出し、他の領域を覆うフォトレジスト膜１３４を形成する。その後、フォトレジストマスク１３４をマスクとして、イオン注入を行うことにより、ｐ型の閾値電圧制御用不純物層としてチャネルドープ層５６を形成する。チャネルドープ層５６の形成に当たっては、例えばボロンイオンを、加速エネルギー：１５ｋｅＶ、ドーズ量：８×１０¹²ｃｍ^-2の条件でイオン注入する。

続いて、図５８に示すように、例えばアッシングによりフォトレジストマスク１３４を除去する。次に、フォトリソグラフィ技術により、Ｐ−ＬＶ領域を露出するフォトレジストマスク１３５を形成する。次いで、フォトレジストマスク１３５をマスクとして、イオン注入を行うことにより、ｎ型の閾値電圧制御用不純物層としてチャネルドープ層５７を形成する。チャネルドープ層５７の形成に当たっては、例えば砒素イオンを、加速エネルギー：１５０ｋｅＶ、ドーズ量：３×１０¹²ｃｍ^-2の条件でイオン注入する。

その後、図５９に示すように、例えばアッシングによりフォトレジストマスク１３５を除去する。続いて、フォトリソグラフィ技術により、Ｎ−ＭＶ領域を露出し、他の領域を覆うフォトレジストマスク１３６を形成する。次に、フォトレジストマスク１３６をマスクとして、イオン注入を行うことにより、ｐ型の閾値電圧制御用不純物層としてチャネルドープ層５８を形成する。チャネルドープ層５８の形成に当たっては、例えばボロンイオンを、加速エネルギー：３５ｋｅＶ、ドーズ量：５×１０¹²ｃｍ^-2の条件でイオン注入する。なお、第１及び第２の実施形態と同様に、フォトレジストマスク１３６をＳＲＡＭセル領域のＮ−ＬＶ領域を露出する形状とし、チャネルドープ層５８をＳＲＡＭセル領域のＮ−ＬＶ領域にも形成してもよい。この場合には、ＳＲＡＭセル領域のＮ−ＬＶ領域には、チャネルドープ層５６及び５８が形成され、図５（ｂ）に示す状態と同様の状態になる。

次いで、図６０に示すように、例えばアッシングによりフォトレジストマスク１３６を除去する。その後、フォトリソグラフィ技術により、Ｐ−ＭＶ領域を露出し、他の領域を覆うフォトレジストマスク１３７を形成する。続いて、フォトレジストマスク１３７をマスクとして、イオン注入を行うことにより、ｎ型の閾値電圧制御用不純物層としてチャネルドープ層５９を形成する。チャネルドープ層５９の形成に当たっては、例えば砒素イオンを、加速エネルギー：１５０ｋｅＶ、ドーズ量：２×１０¹²ｃｍ^-2の条件でイオン注入する。

次に、図６１に示すように、例えばアッシングによりフォトレジストマスク１３７を除去する。次いで、フォトリソグラフィ技術により、フラッシュメモリセル領域を覆い、他の領域を露出するフォトレジストマスク１３８を形成する。その後、例えばドライエッチングにより、フォトレジストマスク１３８をマスクとしてＯＮＯ膜７２をエッチングする。この結果、フラッシュメモリセル領域以外のＯＮＯ膜７２が除去される。更に、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジストマスク１３８をマスクとしてトンネル酸化膜７０をエッチングする。この結果、フラッシュメモリセル領域以外のトンネル酸化膜７０が除去される。

次に、図６２に示すように、例えばアッシングによりフォトレジストマスク１３８を除去する。次いで、例えば８００℃の温度で熱酸化を行うことにより、活性領域上に、膜厚が１１ｎｍ程度のシリコン酸化膜をゲート絶縁膜７３として形成する。その後、フォトリソグラフィにより、フラッシュメモリセル領域、Ｎ−ＨＶ領域及びＰ−ＨＶ領域を覆い、他の領域を露出するフォトレジスト膜１３９を形成する。続いて、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジストマスク１３９をマスクとしてゲート絶縁膜７３をエッチングする。この結果、Ｎ−ＭＶ領域、Ｐ−ＭＶ領域、Ｎ−ＬＶ領域及びＰ−ＬＶ領域のゲート絶縁膜７３が除去される。

次に、図６３に示すように、例えばアッシングにより、フォトレジスト膜１３９を除去する。次いで、例えば８００℃の温度で熱酸化を行うことにより、Ｎ−ＭＶ領域、Ｐ−ＭＶ領域、Ｎ−ＬＶ領域及びＰ−ＬＶ領域の活性領域上に、膜厚が７ｎｍ程度のシリコン酸化膜をゲート絶縁膜７４として形成する。なお、この熱酸化により、ゲート絶縁膜７３の膜厚が増加する。その後、フォトリソグラフィにより、フラッシュメモリセル領域、Ｎ−ＨＶ領域、Ｐ−ＨＶ領域、Ｎ−ＭＶ領域及びＰ−ＭＶ領域を覆い、Ｎ−ＬＶ領域及びＰ−ＬＶ領域を露出するフォトレジストマスク１４０を形成する。続いて、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジストマスク１４０をマスクとしてゲート絶縁膜７４をエッチングする。この結果、Ｎ−ＬＶ領域及びＰ−ＬＶ領域のゲート絶縁膜７４が除去される。

次に、図６４に示すように、例えばアッシングにより、フォトレジストマスク１４０を除去する。次いで、例えば８５０℃の温度で熱酸化を行うことにより、Ｎ−ＬＶ領域及びＰ−ＬＶ領域の活性領域上に、膜厚が１．８ｎｍ程度のシリコン酸化膜をゲート絶縁膜７５として形成する。なお、この熱酸化により、ゲート絶縁膜７３及び７４の膜厚が増加する。

次いで、図６５に示すように、ＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜７６を形成し、更に、プラズマＣＶＤ法により、ポリシリコン膜７６上に、反射防止膜兼エッチングマスクとして、例えば膜厚が３０ｎｍ程度のシリコン窒化膜７７を形成する。なお、シリコン窒化膜７７は、後述するフラッシュメモリセルのゲート電極の側面を酸化する際に、論理回路、Ｉ／Ｏ回路及びＳＲＡＭセル内のゲート電極を保護する機能をも発揮する。その後、フォトリソグラフィ及びドライエッチングにより、フラッシュメモリセル領域のシリコン窒化膜７７、ポリシリコン膜７６、ＯＮＯ膜７２及びフローティングゲート７１をパターニングすることにより、ポリシリコン膜７６よりなるフラッシュメモリセルのゲート電極９０等を形成する。

次いで、図６６に示すように、ゲート電極９０の側面を１０ｎｍ程度熱酸化する。その後、ソース／ドレインを構成するＳＤ拡散層６９をイオン注入により形成する。続いて、再度、ゲート電極９０の側面を１０ｎｍ程度熱酸化する。次に、例えば熱ＣＶＤ法によりシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックすることにより、ゲート電極９０の側壁部分にシリコン窒化膜よりなるサイドウォール（側壁絶縁膜）７８を形成する。次いで、フォトリソグラフィ及びドライエッチングにより、Ｎ−ＨＶ領域、Ｐ−ＨＶ領域、Ｎ−ＭＶ領域、Ｐ−ＭＶ領域、Ｎ−ＬＶ領域及びＰ−ＬＶ領域のポリシリコン膜７６をパターニングすることにより、ポリシリコン膜７６よりなるゲート電極９１を形成する。このとき、Ｎ−ＭＶ領域及びＰ−ＭＶ領域内のゲート電極９１の幅は、Ｎ−ＬＶ領域及びＰ−ＬＶ領域内のゲート電極９１の幅よりも大きくし、また、Ｎ−ＨＶ領域及びＰ−ＨＶ領域内のゲート電極９１の幅は、Ｎ−ＭＶ領域及びＰ−ＭＶ領域内のゲート電極９１の幅よりも大きくする。

続いて、図６７に示すように、フォトリソグラフィにより、Ｎ−ＭＶ領域を露出し、他の領域を覆うフォトレジストマスク１４１を形成する。次に、フォトレジストマスク１４１をマスクとして、イオン注入を行うことにより、Ｎ−ＭＶ領域のソース／ドレインを構成するエクステンション層６０を形成する。エクステンション層６０の形成に当たっては、例えばリンイオンを、加速エネルギー：３５ｋｅＶ、ドーズ量：４×１０¹³ｃｍ^-2の条件でイオン注入する。

次いで、図６８に示すように、例えばアッシングにより、フォトレジストマスク１４１を除去する。その後、フォトリソグラフィにより、Ｐ−ＭＶ領域を露出し、他の領域を覆うフォトレジストマスク１４２を形成する。続いて、フォトレジストマスク１４２をマスクとして、イオン注入を行うことにより、Ｐ−ＭＶ領域のソース／ドレインを構成するエクステンション層６１を形成する。エクステンション層６１の形成に当たっては、例えば弗化ボロンイオンを、加速エネルギー：１０ｋｅＶ、ドーズ量：４×１０¹³ｃｍ^-2の条件でイオン注入する。

次に、図６９に示すように、例えばアッシングにより、フォトレジストマスク１４２を除去する。次いで、フォトリソグラフィにより、Ｎ−ＬＶ領域を露出し、他の領域を覆うフォトレジストマスク１４３を形成する。その後、フォトレジストマスク１４３をマスクとして、イオン注入を行うことにより、Ｎ−ＬＶ領域のソース／ドレインを構成するエクステンション層６２を形成する。エクステンション層６２の形成に当たっては、例えば砒素イオンを、加速エネルギー：３ｋｅＶ、ドーズ量：１×１０¹⁵ｃｍ^-2の条件でイオン注入を行った後、更に、Ｓｉ基板１の法線から２８度傾いた４方向から、弗化ボロンイオンを、加速エネルギー：８０ｋｅＶ、ドーズ量：各４×１０¹²ｃｍ^-2の条件でイオン注入する。この結果、エクステンション層２３は、ポケット層（図示せず）を備えたエクステンション層となる。

続いて、図７０に示すように、例えばアッシングにより、フォトレジストマスク１４３を除去する。次に、フォトリソグラフィにより、Ｐ−ＬＶ領域を露出し、他の領域を覆うフォトレジストマスク１４４を形成する。次いで、フォトレジストマスク１４４をマスクとして、イオン注入を行うことにより、Ｐ−ＬＶ領域のソース／ドレインを構成するエクステンション層６３を形成する。エクステンション層６３の形成に当たっては、例えばボロンイオンを、加速エネルギー：０．５ｋｅＶ、ドーズ量：６×１０¹⁴ｃｍ^-2の条件でイオン注入した後、更に、Ｓｉ基板１の法線から２８度傾いた４方向から、砒素イオンを、加速エネルギー：１２０ｋｅＶ、ドーズ量：各５×１０¹²ｃｍ^-2の条件でイオン注入する。この結果、エクステンション層２４も、ポケット層（図示せず）を備えたエクステンション層となる。

その後、図７１に示すように、例えばアッシングにより、フォトレジストマスク１４４を除去する。続いて、フォトリソグラフィにより、Ｎ−ＨＶ領域を露出し、他の領域を覆うフォトレジストマスク１４５を形成する。次に、フォトレジストマスク１４５をマスクとしてイオン注入を行うことにより、Ｎ−ＨＶ領域のソース／ドレインを構成するエクステンション層６４を形成する。エクステンション層６４の形成に当たっては、例えば砒素イオンを、加速エネルギー：１２０ｋｅＶ、ドーズ量：２×１０¹³ｃｍ^-2の条件でイオン注入する。

次いで、図７２に示すように、例えばアッシングにより、フォトレジストマスク１４５を除去する。その後、フォトリソグラフィにより、Ｐ−ＨＶ領域を露出し、他の領域を覆うフォトレジストマスク１４６を形成する。続いて、フォトレジストマスク１４６をマスクとしてイオン注入を行い、Ｐ−ＨＶ領域のソース／ドレインを構成するエクステンション層６５を形成する。エクステンション層６５の形成に当たっては、例えば弗化ボロンイオンを、加速エネルギー：８０ｋｅＶ、ドーズ量：２×１０¹³ｃｍ^-2の条件でイオン注入する。

次に、図７３に示すように、例えばアッシングにより、フォトレジストマスク１４６を除去する。次いで、例えば熱ＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックすることにより、ゲート電極９０及び９１の側壁部分にシリコン酸化膜よりなるサイドウォール（側壁絶縁膜）７９を形成する。その後、フォトリソグラフィにより、Ｐ−ＨＶ領域、Ｐ−ＭＶ領域及びＰ−ＬＶ領域を露出し、他の領域を覆うフォトレジストマスク１４７を形成する。続いて、フォトレジストマスク１４７をマスクとしてイオン注入を行うことにより、Ｐ−ＨＶ領域、Ｐ−ＭＶ領域、Ｐ−ＬＶ領域のソース／ドレインを構成するソース／ドレイン拡散層（ＳＤ拡散層）６６を形成する。ＳＤ拡散層６６の形成に当たっては、例えばボロンイオンを、加速エネルギー：５ｋｅＶ、ドーズ量：４×１０¹⁵ｃｍ^-2の条件でイオン注入する。なお、このイオン注入により、Ｐ−ＨＶ領域、Ｐ−ＭＶ領域及びＰ−ＬＶ領域のゲート電極９１の導電型がｐ型となる。

その後、図７４に示すように、例えばアッシングにより、フォトレジストマスク１４７を除去する。次に、フォトリソグラフィにより、フラッシュメモリセル領域、Ｎ−ＨＶ領域、Ｎ−ＭＶ領域及びＮ−ＬＶ領域を露出し、他の領域を覆うフォトレジストマスク１４８を形成する。次いで、フォトレジストマスク１４８をマスクとして、イオン注入を行うことにより、フラッシュメモリセル領域、Ｎ−ＨＶ領域、Ｎ−ＭＶ領域及びＮ−ＬＶ領域のソース／ドレインを構成するＳＤ拡散層６７を形成する。ＳＤ拡散層６７の形成に当たっては、例えばリンイオンを、加速エネルギー：１０ｋｅＶ、ドーズ量：６×１０¹⁵ｃｍ^-2の条件でイオン注入する。なお、このイオン注入により、フラッシュメモリセルのゲート電極９０並びにＮ−ＨＶ領域、Ｎ−ＭＶ領域及びＮ−ＬＶ領域のゲート電極９１の導電型がｎ型となる。

その後、図７５に示すように、例えばアッシングにより、フォトレジストマスク１４８を除去する。続いて、周知のサリサイドプロセスにより、ゲート電極９０及び９１上並びにＳＤ拡散層６６及び６７上にシリサイド層６８を形成する。続いて、全面に層間絶縁膜８０を形成した後、コンタクトホールを形成する。そして、コンタクトホール内に電極プラグ８１を形成した後、層間絶縁膜８０上に配線８２を形成する。このようにして、第１層目の金属配線層までを完成する。層間絶縁膜８０としては、例えばＨＤＰ法で、厚さが６００ｎｍ程度のＳｉ酸化膜を成膜する。

その後、更に上層の配線層及び層間絶縁膜等を形成し、ＳＲＡＭを搭載した論理回路素子とフラッシュメモリとが混載された半導体装置を完成させる。

このような第３の実施形態によっても、第２の実施形態と同様の効果が得られる。また、不揮発性メモリ（フラッシュメモリ）セルの形成と並行してＳＲＡＭセルを形成しても、工程数の増加及びそれに伴うコストの上昇を回避することが可能である。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
半導体基板と、
前記半導体基板の表面に形成され、チャネルが第１導電型の第１のメモリ用トランジスタと、
前記半導体基板の表面に形成され、チャネルが第１導電型の第１の周辺回路用トランジスタと、
前記半導体基板の表面に形成され、チャネルが第１導電型の第２の周辺回路用トランジスタと、
を有し、
前記第１のメモリ用トランジスタのチャネルの不純物プロファイルは、前記第１の周辺回路用トランジスタのそれと前記第２の周辺回路用トランジスタのそれとの和となっていることを特徴とする半導体装置。

（付記２）
前記第１のメモリ用トランジスタの動作電圧と、前記第１の周辺回路用トランジスタのそれとは、互いに等しく、
前記第１のメモリ用トランジスタの動作電圧と、前記第２の周辺回路用トランジスタのそれとは、互いに異なっていることを特徴とする付記１に記載の半導体装置。

（付記３）
前記半導体基板の導電型は第１導電型であり、
前記半導体基板の表面に形成され、チャネルが第２導電型の第２のメモリ用トランジスタと、
前記半導体基板の表面の前記第１のメモリ用トランジスタが形成された領域に形成された第１導電型の第１のウェルと、
前記半導体基板の表面の前記第２のメモリ用トランジスタが形成された領域に形成された第２導電型の第２のウェルと、
前記第１のウェルの直下に形成された第２導電型の埋め込みウェルと、
を有することを特徴とする付記１又は２に記載の半導体装置。

（付記４）
第１導電型の半導体基板と、
前記半導体基板の表面に形成された第１導電型の第１のウェルと、
前記半導体基板の表面に形成された第２導電型の第２のウェルと、
前記第１のウェルに形成され、チャネルが第１導電型の第１のメモリ用トランジスタと、
前記第２のウェルに形成され、チャネルが第２導電型の第２のメモリ用トランジスタと、
前記第１のウェルの直下に形成された第２導電型の埋め込みウェルと、
を有することを特徴とする半導体装置。

（付記５）
前記半導体基板の表面に形成され、チャネルが第１導電型の第１の周辺回路用トランジスタと、
前記半導体基板の表面に形成され、チャネルが第１導電型の第２の周辺回路用トランジスタと、
を有し、
前記第１のメモリ用トランジスタの動作電圧と、前記第１の周辺回路用トランジスタのそれとは、互いに等しく、
前記第１のメモリ用トランジスタの動作電圧と、前記第２の周辺回路用トランジスタのそれとは、互いに異なっていることを特徴とする付記４に記載の半導体装置。

（付記６）
前記メモリは、スタティック・ランダム・アクセス・メモリであることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。

（付記７）
チャネルが第１導電型の不揮発性メモリセルを有することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。

（付記８）
前記第１及び第２のウェルの構造は、トリプルウェル構造となっていることを特徴とする付記３乃至７のいずれか１項に記載の半導体装置。

（付記９）
第１導電型はｐ型であり、第２導電型はｎ型であることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。

（付記１０）
半導体基板の表面に、チャネルが第１導電型の第１のメモリ用トランジスタ、チャネルが第１導電型の第１の周辺回路用トランジスタ及びチャネルが第１導電型の第２の周辺回路用トランジスタを形成する工程を有する半導体装置の製造方法であって、
前記第１のメモリ用トランジスタのチャネルの不純物プロファイルを、前記第１の周辺回路用トランジスタのそれと前記第２の周辺回路用トランジスタのそれとの和とすることを特徴とする半導体装置の製造方法。

（付記１１）
前記第１のメモリ用トランジスタ、前記第１の周辺回路用トランジスタ及び前記第２の周辺回路用トランジスタを形成する工程は、
前記第１のメモリ用トランジスタの領域及び前記第１の周辺回路用トランジスタの領域に、第１導電型の不純物を導入する工程と、
前記第１のメモリ用トランジスタの領域及び前記第２の周辺回路用トランジスタの領域に、第１導電型の不純物を導入する工程と、
を有することを特徴とする付記１０に記載の半導体装置の製造方法。

（付記１２）
前記第１のメモリ用トランジスタの動作電圧を、前記第１の周辺回路用トランジスタのそれと等しくし、前記第２の周辺回路用トランジスタのそれとは異ならせることを特徴とする付記１０又は１１に記載の半導体装置の製造方法。

（付記１３）
前記半導体基板の導電型を第１導電型とし、
前記第１のメモリ用トランジスタ、前記第１の周辺回路用トランジスタ及び前記第２の周辺回路用トランジスタを形成する工程は、
前記半導体基板の内部に、第２導電型の埋め込みウェルを形成する工程と、
前記半導体基板の表面で前記埋め込みウェルの上に、第１導電型の第１のウェルを形成する工程と、
前記半導体基板の表面で前記第１のウェルから離間した位置に、第２導電型の第２のウェルを形成する工程と、
前記第１のウェルに、前記第１のメモリ用トランジスタを形成し、前記第２のウェルに、チャネルが第２導電型の第２のメモリ用トランジスタを形成する工程と、
を有することを特徴とする付記１０乃至１２のいずれか１項に記載の半導体装置の製造方法。

（付記１４）
第１導電型の半導体基板の内部に、第２導電型の埋め込みウェルを形成する工程と、
前記半導体基板の表面で前記埋め込みウェルの上に、第１導電型の第１のウェルを形成する工程と、
前記半導体基板の表面で前記第１のウェルから離間した位置に、第２導電型の第２のウェルを形成する工程と、
前記第１のウェルに、チャネルが第１導電型の第１のメモリ用トランジスタを形成し、前記第２のウェルに、チャネルが第２導電型の第２のメモリ用トランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記１５）
前記第１のメモリ用トランジスタ及び前記第２のメモリ用トランジスタを形成する工程は、前記半導体基板の表面に、チャネルが第１導電型の第１及び第２の周辺回路用トランジスタを形成する工程を有し、
前記第１のメモリ用トランジスタの動作電圧を、前記第１の周辺回路用トランジスタのそれと等しくし、
前記第２の周辺回路用トランジスタのそれと異ならせることを特徴とする付記１４に記載の半導体装置の製造方法。

（付記１６）
前記メモリとして、スタティック・ランダム・アクセス・メモリを形成することを特徴とする付記１０乃至１５のいずれか１項に記載の半導体装置の製造方法。

（付記１７）
前記第１のメモリ用トランジスタ、前記第１の周辺回路用トランジスタ及び前記第２の周辺回路用トランジスタを形成する工程は、前記半導体基板の表面に、チャネルが第１導電型の不揮発性メモリセルを形成する工程を有することを特徴とする付記１０乃至１６のいずれか１項に記載の半導体装置の製造方法。

（付記１８）
前記第１及び第２のウェルの構造を、トリプルウェル構造とすることを特徴とする付記１３乃至１７のいずれか１項に記載の半導体装置の製造方法。

（付記１９）
第１導電型はｐ型であり、第２導電型はｎ型であることを特徴とする付記１０乃至１８のいずれか１項に記載の半導体装置の製造方法。

ＳＲＡＭセルの構成を示す等価回路図である。 ドライバトランジスタＤｒの閾値電圧と正常に動作するメモリセルの割合との関係を示すグラフである。 トランスファトランジスタＴｒの閾値電圧と正常に動作するＳＲＡＭセルの割合との関係を示すグラフである。 チャネルの形成に関し、従来の半導体装置の製造方法を示す断面図である。 チャネルの形成に関し、本発明の第１の観点に係る半導体装置の製造方法を示す断面図である。 ソフトエラーの発生器鋼を示す断面図である。 ソフトエラーの対策例を示す断面図である。 本発明の第２の観点に係るソフトエラーの対策例を示す断面図である。 ウェルの形成に関し、従来の半導体装置の製造方法を示す断面図である。 ウェルの形成に関し、本発明の第２の観点に係る半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１１に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１２に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１３に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１４に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１５に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１６に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１７に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１８に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図１９に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２０に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２１に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２２に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２３に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２４に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２５に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２６に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２７に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図２８に引き続き、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３０に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３１に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３２に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３３に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３４に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３５に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３６に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３７に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３８に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図３９に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４０に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４１に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４２に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４３に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４４に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４５に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４６に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４７に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図４８に引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５０に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５１に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５２に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５３に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５４に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５５に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５６に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５７に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５８に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５９に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６０に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６１に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６２に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６３に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６４に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６５に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６６に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６７に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６８に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図６９に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図７０に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図７１に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図７２に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図７３に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図７４に引き続き、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

符号の説明

１：Ｓｉ基板
２、３：ｎウェル
４、５：ｐウェル
６〜９：チャネルドープ層
２０、５０：埋め込み層
Ｔｒ：トランスファトランジスタ
Ｄｒ：ドライバトランジスタ
Ｌｏ：ロードトランジスタ
ＢＬ：ビット線
ＷＬ：ワード線

Claims (10)

1. 半導体基板と、
   前記半導体基板の表面に形成され、チャネルが第１導電型の第１のメモリ用トランジスタと、
   前記半導体基板の表面に形成され、チャネルが第１導電型の第１の周辺回路用トランジスタと、
   前記半導体基板の表面に形成され、チャネルが第１導電型の第２の周辺回路用トランジスタと、
   を有し、
   前記第１のメモリ用トランジスタのチャネルの不純物プロファイルは、前記第１の周辺回路用トランジスタのそれと前記第２の周辺回路用トランジスタのそれとの和となっていることを特徴とする半導体装置。
2. 前記第１のメモリ用トランジスタの動作電圧と、前記第１の周辺回路用トランジスタのそれとは、互いに等しく、
   前記第１のメモリ用トランジスタの動作電圧と、前記第２の周辺回路用トランジスタのそれとは、互いに異なっていることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板の導電型は第１導電型であり、
   前記半導体基板の表面に形成され、チャネルが第２導電型の第２のメモリ用トランジスタと、
   前記半導体基板の表面の前記第１のメモリ用トランジスタが形成された領域に形成された第１導電型の第１のウェルと、
   前記半導体基板の表面の前記第２のメモリ用トランジスタが形成された領域に形成された第２導電型の第２のウェルと、
   前記第１のウェルの直下に形成された第２導電型の埋め込みウェルと、
   を有することを特徴とする請求項１又は２に記載の半導体装置。
4. 第１導電型の半導体基板と、
   前記半導体基板の表面に形成された第１導電型の第１のウェルと、
   前記半導体基板の表面に形成された第２導電型の第２のウェルと、
   前記第１のウェルに形成され、チャネルが第１導電型の第１のメモリ用トランジスタと、
   前記第２のウェルに形成され、チャネルが第２導電型の第２のメモリ用トランジスタと、
   前記第１のウェルの直下に形成された第２導電型の埋め込みウェルと、
   を有することを特徴とする半導体装置。
5. 前記半導体基板の表面に形成され、チャネルが第１導電型の第１の周辺回路用トランジスタと、
   前記半導体基板の表面に形成され、チャネルが第１導電型の第２の周辺回路用トランジスタと、
   を有し、
   前記第１のメモリ用トランジスタの動作電圧と、前記第１の周辺回路用トランジスタのそれとは、互いに等しく、
   前記第１のメモリ用トランジスタの動作電圧と、前記第２の周辺回路用トランジスタのそれとは、互いに異なっていることを特徴とする請求項４に記載の半導体装置。
6. 半導体基板の表面に、チャネルが第１導電型の第１のメモリ用トランジスタ、チャネルが第１導電型の第１の周辺回路用トランジスタ及びチャネルが第１導電型の第２の周辺回路用トランジスタを形成する工程を有する半導体装置の製造方法であって、
   前記第１のメモリ用トランジスタのチャネルの不純物プロファイルを、前記第１の周辺回路用トランジスタのそれと前記第２の周辺回路用トランジスタのそれとの和とすることを特徴とする半導体装置の製造方法。
7. 前記第１のメモリ用トランジスタの動作電圧を、前記第１の周辺回路用トランジスタのそれと等しくし、前記第２の周辺回路用トランジスタのそれとは異ならせることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記半導体基板の導電型を第１導電型とし、
   前記第１のメモリ用トランジスタ、前記第１の周辺回路用トランジスタ及び前記第２の周辺回路用トランジスタを形成する工程は、
   前記半導体基板の内部に、第２導電型の埋め込みウェルを形成する工程と、
   前記半導体基板の表面で前記埋め込みウェルの上に、第１導電型の第１のウェルを形成する工程と、
   前記半導体基板の表面で前記第１のウェルから離間した位置に、第２導電型の第２のウェルを形成する工程と、
   前記第１のウェルに、前記第１のメモリ用トランジスタを形成し、前記第２のウェルに、チャネルが第２導電型の第２のメモリ用トランジスタを形成する工程と、
   を有することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
9. 第１導電型の半導体基板の内部に、第２導電型の埋め込みウェルを形成する工程と、
   前記半導体基板の表面で前記埋め込みウェルの上に、第１導電型の第１のウェルを形成する工程と、
   前記半導体基板の表面で前記第１のウェルから離間した位置に、第２導電型の第２のウェルを形成する工程と、
   前記第１のウェルに、チャネルが第１導電型の第１のメモリ用トランジスタを形成し、前記第２のウェルに、チャネルが第２導電型の第２のメモリ用トランジスタを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
10. 前記第１のメモリ用トランジスタ及び前記第２のメモリ用トランジスタを形成する工程は、前記半導体基板の表面に、チャネルが第１導電型の第１及び第２の周辺回路用トランジスタを形成する工程を有し、
    前記第１のメモリ用トランジスタの動作電圧を、前記第１の周辺回路用トランジスタのそれと等しくし、
    前記第２の周辺回路用トランジスタのそれと異ならせることを特徴とする請求項９に記載の半導体装置の製造方法。

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