JP4302943B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4302943B2 JP4302943B2 JP2002193018A JP2002193018A JP4302943B2 JP 4302943 B2 JP4302943 B2 JP 4302943B2 JP 2002193018 A JP2002193018 A JP 2002193018A JP 2002193018 A JP2002193018 A JP 2002193018A JP 4302943 B2 JP4302943 B2 JP 4302943B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- semiconductor integrated
- integrated circuit
- oxide film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 230000015572 biosynthetic process Effects 0.000 description 44
- 238000000034 method Methods 0.000 description 35
- 229920002120 photoresistant polymer Polymers 0.000 description 31
- 238000005468 ion implantation Methods 0.000 description 26
- 238000004519 manufacturing process Methods 0.000 description 20
- 230000015556 catabolic process Effects 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- -1 Si 3 N 4 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、高速・低消費電力のＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）に好適な電源保護回路（素子）を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスを用いたＬＳＩが知られている。このＬＳＩは、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）やメモリ等の回路からなる内部回路と、内部回路の周囲に配置された外部インターフェイスのＩ／Ｏ（ｉｎｐｕｔ／ｏｕｔｐｕｔ）部とを有している。
【０００３】
図１８は、従来のＬＳＩ内部回路の一部を示し、（ａ）は保護回路がＬＴｒに形成された場合の回路説明図、（ｂ）は保護回路がＭＴｒに形成された場合の回路説明図である。
【０００４】
図１８に示すように、ＬＳＩの内部回路１は、２種類のトランジスタ（Ｔｒ）群からなるＬＴｒ２とＭＴｒ３が混載された混載回路を形成している。ＬＴｒ２とＭＴｒ３が混載されるのは、処理速度の高速化と消費電力の低減化の要求を同時に満たすためである。
【０００５】
内部回路１のＬＴｒ２とＭＴｒ３は、動作電圧は同じであるが閾電圧ＶｔはＬＴｒ２が高くＭＴｒ３は低く設定され、ＬＴｒ２は処理速度が遅いが消費電力は小さく、ＭＴｒ３は処理速度が速いが消費電力は大きい。閾電圧Ｖｔが個別に設定されるＬＴｒ２とＭＴｒ３を構成するトランジスタのゲート酸化膜は、膜厚が異なっており、例えば、ＬＴｒ２のトランジスタは約２．６ｎｍ、ＭＴｒ３のトランジスタは約１．９ｎｍである。
【０００６】
このようなＭＯＳデバイスを用いたＬＳＩには、必ず電源保護回路（素子）が組み込まれている。これは、ＭＯＳデバイスのゲート酸化膜が、過電流に弱く、過電流が流れた場合容易に壊れてしまうことに対処するためである。つまり、製造工程にマルチオキサイドプロセスが用いられるようになった以降の高速・低消費電力ＬＳＩにおいては、ゲート酸化膜の薄膜化が進むに連れてゲート酸化膜の耐圧が従来（約１０Ｖ、約８．０ｎｍ）に比べて低く（約５〜７Ｖ、約３．０ｎｍ）なったからである。
【０００７】
【発明が解決しようとする課題】
ＬＳＩの内部回路１に組み込まれる電源保護回路４は、例えば、ダイオード接続構造のＮチャネルトランジスタで形成することができる。
【０００８】
しかしながら、ゲート酸化膜厚が約２．６ｎｍのＬＴｒ２に形成された電源保護素子を用いた場合、以下の問題が生じることを、本願発明者は解明した。即ち、電源保護素子が動作する前に内部回路１のＭＴｒ３が破壊してしまう（（ａ）参照）。これは、電源保護素子が形成されたＬＴｒ２の耐圧よりも、ＬＴｒ２に比べゲート酸化膜厚が薄い（約１．９ｎｍ）ＭＴｒ３の耐圧の方が低いためである。このため、保護素子として機能しない。
【０００９】
上記問題を解決するため、ゲート酸化膜厚が約１．９ｎｍのＭＴｒ３に形成された電源保護素子を用いた場合には、保護素子としては一応機能するが、新たに以下の問題が生じる。即ち、内部回路１と同一のトランジスタ素子を使用しているためにリーク（オフ）電流が多くなるのが避けられない（（ｂ）参照）。これは、電源保護素子が形成されたＭＴｒ３の閾電圧Ｖｔが低く、サブスレッショルドリーク電流が定常的に流れるためである。
【００１０】
このため、携帯機器等に用いられる低消費電力型のＬＳＩには適さない。特に、比例縮小（スケーリング）則に則って形成したデバイスは、リーク電流が多いので消費電力も多くなってしまう。
【００１１】
このように、リーク電流と耐圧の関係が以前に比べ厳しくなった現在において、リーク電流が多くなることは影響が大きく、リーク電流と耐圧を同時に満足させることが困難になった。
【００１２】
【課題を解決するための手段】
この発明に係る半導体装置は、ゲート絶縁膜の膜厚が独立設定されて同一基板上に形成された、同一電源電圧で動作する複数のトランジスタの中の、最も薄いゲート絶縁膜を有するトランジスタを電源保護素子として使用したことを特徴としている。
【００１３】
さらに、この電源保護素子のトランジスタの閾値は、最も薄いゲート絶縁膜のトランジスタの閾値より高く設定される。これにより、リーク電流が少なく、リーク電流と耐圧を同時に満足させることができる。
【００１４】
また、この発明に係る半導体装置の製造方法により、上記半導体装置を実現することができる。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１６】
図１は、この発明の一実施の形態に係る半導体装置の内部構成を概略的に示す平面図である。図２は、図１の内部回路の一部を示す回路説明図である。
【００１７】
図１及び図２に示すように、ＭＯＳデバイスを用いたＬＳＩ（半導体装置）１０は、内部回路１１と、内部回路１１の周囲に配置された外部インターフェイスのＩ／Ｏ部１２とを有している（図１参照）。
【００１８】
内部回路１１は、内部回路１１として作り込まれた、異なった種類のトランジスタ（Ｔｒ）群からなるＭｃｏｒｅ１３、Ｌｃｏｒｅ１４、Ｍｐｃｏｒｅ１５、及びＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）１６を有している（図１参照）。
【００１９】
この内部回路１１は、処理速度の高速化と消費電力の低減化の要求を同時に満たすために、高速処理回路のＭｃｏｒｅ１３と低消費電力回路のＬｃｏｒｅ１４を混載して形成されている。また、Ｍｐｃｏｒｅ１５は、例えばダイオード接続構造のＮチャネルトランジスタからなり（図２参照）、Ｍｃｏｒｅ１３の高閾値化（ＨＶｔ−Ｍ）により電源保護回路（素子）として機能する。
【００２０】
図３は、図１の内部回路、電源保護回路及びＩ／Ｏ部の各機能による比較を表で示す説明図である。図３に示すように、Ｍｃｏｒｅ１３とＬｃｏｒｅ１４を比較すると、閾値（Ｖｔ）は、Ｍｃｏｒｅ１３が低く（例えば約０．３５Ｖ）Ｌｃｏｒｅ１４は高く（約０．４７Ｖ）個別に設定されており、ゲート酸化膜の膜厚（Ｔｏｘ）は、Ｍｃｏｒｅ１３が約１．９ｎｍでＬｃｏｒｅ１４は約２．６ｎｍと、Ｍｃｏｒｅ１３の方が薄い。
【００２１】
この例では、ゲート絶縁膜を、ＳｉＯ2 により形成しているが、例えば、ＳｉＯＮ，Ｓｉ3 Ｎ4 ，ＴｉＯ2 （チタンオキサイド），Ａｌ2 Ｏ3 （アルミニウムオキサイド），ＺｒＯ2 （ジルコニウムオキサイド），ＨｆＯ2 （ハフニウムオキサイド）等の絶縁膜により形成しても良い。
【００２２】
動作電圧は、Ｍｃｏｒｅ１３とＬｃｏｒｅ１４が共に１．２Ｖで同じであるが、リーク（オフ）電流は、Ｍｃｏｒｅ１３は大きくＬｃｏｒｅ１４は小さい。処理スピードは、Ｍｃｏｒｅ１３は速いがＬｃｏｒｅ１４は遅く、消費電力は、Ｍｃｏｒｅ１３は大きいがＬｃｏｒｅ１４は小さく、ゲート酸化膜の耐圧は、Ｍｃｏｒｅ１３は低く（約５Ｖ）Ｌｃｏｒｅ１４は高く（約７Ｖ）なっている。
【００２３】
また、電源保護回路であるＭｐｃｏｒｅ１５についてＭｃｏｒｅ１３と比較すると、閾電圧Ｖｔは、Ｍｐｃｏｒｅ１５の方がＭｃｏｒｅ１３より高く設定されており、ゲート酸化膜の膜厚は、Ｍｃｏｒｅ１３と同じ約１．９ｎｍである。動作電圧は、Ｍｃｏｒｅ１３及びＬｃｏｒｅ１４と共に約１．２Ｖと同じであるが、リーク（オフ）電流は、Ｍｃｏｒｅ１３より小さく、ゲート酸化膜の耐圧は、Ｍｃｏｒｅ１３と同じ（約５Ｖ）になっている。
【００２４】
また、Ｉ／Ｏ部（外部インターフェイス）１２については、ゲート酸化膜の膜厚は約７．２ｎｍ、動作電圧は約３．３Ｖ、ゲート酸化膜の耐圧は高く（約１０Ｖ）なっている。
【００２５】
図４〜図１７は、図１の半導体装置の製造方法を説明する工程断面図（その１）〜（その１２）である。ここでは、ＭＯＳデバイスを用いたＬＳＩ１０のＮチャネルトランジスタ形成工程についてのみ図示している。
【００２６】
図４〜図１７に示すように、先ず、基板１０ａに素子分離領域１７を形成する（図４（ａ）参照）。リソグラフィー工程により、基板１０ａ上にフィールドフォトレジストを形成した後、深さ約３００ｎｍのシャロートレンチを形成し、このシャロートレンチに、膜厚約５００ｎｍの高密度プラズマ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ：ＨＤＰ）酸化膜を埋め込み、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）技術を用いて素子分離領域１７を形成する。
【００２７】
次に、Ｎチャネルトランジスタ（ウェル、チャネル）を形成する。
【００２８】
基板１０ａに、Ｉ／Ｏイオン注入用のフォトレジスト（ＰＲ）１８を形成し、フォトレジスト１８が開口する、Ｉ／Ｏ−Ｎチャネルトランジスタ形成領域に、ウェル形成用の不純物として、ボロン（Ｂ）のイオン注入を、８０ｋｅＶ、５．０×１０12ｃｍ-2、０°の条件で行い、閾値調整のためのボロンのイオン注入を、２０ｋｅＶ、２．７×１０12ｃｍ-2、０°の条件で行う（図４（ｂ）参照）。
【００２９】
Ｉ／Ｏイオン注入後、Ｍｃｏｒｅイオン注入用のフォトレジスト１９を形成し、フォトレジスト１９が開口する、ＭｃｏｒｅとＳＲＡＭの各Ｎチャネルトランジスタ形成領域に、ウェル形成のための不純物として、ボロンのイオン注入を、１５０ｋｅＶ、２．０×１０13ｃｍ-2、０°の条件で行い、閾値調整のためのボロンのイオン注入を、１５ｋｅＶ、９．４×１０12ｃｍ-2、７°の条件で行う（図５（ｃ）参照）。
【００３０】
Ｍｃｏｒｅイオン注入後、Ｌｃｏｒｅイオン注入用のフォトレジスト２０を形成し、フォトレジスト２０が開口する、Ｍｐｃｏｒｅ（電源保護Ｎチャネルトランジスタ）とＬｃｏｒｅのＮチャネルトランジスタ形成領域に、ウェル形成のための不純物として、ボロンのイオン注入を、１５０ｋｅＶ、２．０×１０13ｃｍ-2、０°の条件で行い、閾値調整のためのボロンのイオン注入を、１５ｋｅＶ、１．２×１０13ｃｍ-2、７°の条件で行う（図５（ｄ）参照）。
【００３１】
Ｌｃｏｒｅイオン注入後、ＳＲＡＭイオン注入用のフォトレジスト２１を形成し、フォトレジスト２１が開口する、Ｍｐｃｏｒｅ（電源保護Ｎチャネルトランジスタ）とＳＲＡＭのＮチャネルトランジスタ形成領域に、閾値調整のための不純物として、ボロンの追加イオン注入を、１５ｋｅＶ、４．１×１０12ｃｍ-2、０°の条件で行う（図６（ｅ）参照）。ここで、ＳＲＡＭ１６の閾値を独立して制御する（Ｍｐｃｏｒｅの閾値は従属）。
【００３２】
次に、Ｐチャネルトランジスタ（ウェル、チャネル）を形成する。このＰチャネルトランジスタの形成工程は、上述したＮチャネルトランジスタの形成工程と同様であり、図示を省略するが、以下の工程により行われる。
【００３３】
Ｐチャネルトランジスタの形成に際し、Ｉ／Ｏイオン注入用のフォトレジストを形成し、フォトレジストが開口する、Ｉ／Ｏ−Ｐチャネルトランジスタ形成領域に、ウェル形成のための不純物として、リン（Ｐ）のイオン注入を、４００ｋｅＶ、１．５×１０13ｃｍ-2、０°の条件で行い、閾値調整のためのヒ素（Ａｓ）のイオン注入を、１００ｋｅＶ、２．９×１０12ｃｍ-2、０°の条件で行う。
【００３４】
Ｉ／Ｏイオン注入後、Ｍｃｏｒｅイオン注入用のフォトレジストを形成し、フォトレジストが開口する、ＭｃｏｒｅのＰチャネルトランジスタ形成領域に、ウェル形成のための不純物として、リンのイオン注入を、４００ｋｅＶ、１．５×１０13ｃｍ-2、０°の条件で行い、閾値調整のためのヒ素のイオン注入を、１００ｋｅＶ、８．３×１０12ｃｍ-2、０°の条件で行う。
【００３５】
Ｍｃｏｒｅイオン注入後、ＳＲＡＭイオン注入用のフォトレジストを形成し、フォトレジストが開口する、ＳＲＡＭのＰチャネルトランジスタ形成領域に、ウェル形成のための不純物として、リンのイオン注入を、３５０ｋｅＶ、２．０×１０13ｃｍ-2の条件で行い、閾値調整のためのヒ素のイオン注入を、１００ｋｅＶ、１．４０×１０13ｃｍ-2、０°の条件で行う。
【００３６】
Ｐチャネルトランジスタ及びＮチャネルトランジスタのウェル、チャネル形成後、窒素雰囲気中で約１０００℃、１０ｓｅｃのランプアニールを行う（図７（ｆ）参照）。
【００３７】
各Ｎチャネルトランジスタのチャネル領域のトータルのイオン注入量は、Ｍｃｏｒｅ形成領域が９．４×１０12ｃｍ-2、ＳＲＡＭ形成領域（Ｍｃｏｒｅ＋ＳＲＡＭ）が１．３５×１０13ｃｍ-2、Ｍｐｃｏｒｅ形成領域（Ｌｃｏｒｅ＋ＳＲＡＭ）が１．６１×１０13ｃｍ-2、Ｌｃｏｒｅ形成領域が１．２×１０13ｃｍ-2となり、Ｍｐｃｏｒｅ形成領域の方が、Ｍｃｏｒｅ形成領域やＳＲＡＭ形成領域よりもイオン注入量が多くなる。
【００３８】
次に、基板１０ａ上に、膜厚が異なった３種類の膜厚からなるゲート酸化膜を形成する。
【００３９】
先ず、ウェハ全面の熱酸化を行い、膜厚が約７．５ｎｍの第１の内部酸化膜２２を形成する（図７（ｇ）参照）。その後、内部酸化膜エッチング用のフォトレジスト２３を全面に形成した後、Ｌｃｏｒｅ形成領域のみ開口する（図８（ｈ）参照）。
【００４０】
フォトレジスト２３を形成した後、内部酸化膜２２のウェットエッチングを行い、Ｌｃｏｒｅ形成領域の内部酸化膜２２を除去する（図８（ｉ）参照）。Ｌｃｏｒｅ形成領域から内部酸化膜２２を除去した後、フォトレジスト２３を除去する（図９（ｊ）参照）。
【００４１】
フォトレジスト２３を除去した後、ウェハ全面の熱酸化を行い、Ｌｃｏｒｅ形成領域の膜厚が約２．６ｎｍとなる第２の内部酸化膜２４を形成する（図９（ｋ）参照）。その後、内部酸化膜エッチング用のフォトレジスト２５を全面に形成した後、Ｍｃｏｒｅ形成領域、ＳＲＡＭ形成領域及びＭｐｃｏｒｅ形成領域の３つの領域のみ開口する（図１０（ｌ）参照）。
【００４２】
フォトレジスト２５を形成した後、内部酸化膜２２のウェットエッチングを行い、Ｉ／Ｏ形成領域とＬｃｏｒｅ形成領域以外、即ち、Ｍｃｏｒｅ形成領域、ＳＲＡＭ形成領域及びＭｐｃｏｒｅ形成領域の内部酸化膜２２を除去する（図１０（ｍ）参照）。その後、フォトレジスト２５を除去する（図１１（ｎ）参照）。
【００４３】
フォトレジスト２５を除去した後、ウェハ全面の熱酸化を行い、Ｍｃｏｒｅ、ＳＲＡＭ、Ｍｐｃｏｒｅ部分の膜厚が約１．９ｎｍの第３の内部酸化膜２６を形成する（図１１（ｏ）参照）。
【００４４】
次に、ゲート電極を形成する。ゲートポリシリコン２７を厚さ約１５０ｎｍに成長させると共に、ゲートポリシリコンエッチングのためのフォトレジスト２８を形成する（図１２（ａ）参照）。フォトレジスト２８を形成した後、ゲートポリシリコン２７のプラズマエッチングを行い、その後、フォトレジスト２８を除去する（図１２（ｂ）参照）。
【００４５】
この結果、Ｍｃｏｒｅ形成領域とＳＲＡＭ形成領域とＭｐｃｏｒｅ形成領域には、ゲート長約０．１μｍのゲート電極２９ａが、Ｌｃｏｒｅ形成領域には、ゲート長約０．１２μｍのゲート電極２９ｂが、Ｉ／Ｏ形成領域には、ゲート長約０．４４μｍのゲート電極２９ｃが、それぞれ形成される。
【００４６】
次に、Ｉ／Ｏ形成領域以外にフォトレジスト３０を形成し、Ｉ／Ｏ−Ｎチャネルトランジスタ形成領域に、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を形成するためのリンを注入する（図１３（ｃ）参照）。
【００４７】
次に、Ｉ／Ｏ形成領域にフォトレジスト３１を形成し、Ｉ／Ｏ形成領域以外のＮチャネルトランジスタ形成領域に、ＢＦ2 及びヒ素を注入してエクステンション（ｅｘｔｅｎｓｉｏｎ）及びポケットを形成する（図１３（ｄ）参照）。
【００４８】
次に、第１ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜３２、窒化膜及び第２ＴＥＯＳ酸化膜３３を成長させる（図１４（ｅ）参照）。その後、エッチバックを行って、ゲート電極２９ａ，２９ｂ，２９ｃの側壁３４を形成する（図１４（ｆ）参照）。
【００４９】
次に、フォトレジストを形成して、全てのＰチャネルトランジスタ形成領域へボロン注入、全てのＮチャネルトランジスタ形成領域へのＳＤヒ素注入を行い、ＳＤ（ｓｏｕｒｃｅ ｄｒａｉｎ）領域を形成する（図１５（ｇ）参照）。その後、全面にゲート電極を覆う酸化膜３５を成長させて、ランプアニールを行う（図１５（ｈ）参照）。
【００５０】
次に、コバルトスパッタ、余剰コバルトエッチングを行って、コバルトシリサイド（ＣｏＳｉ2 ）を形成する（図１６（ｉ）参照）。その後、コンタクトエッチングのためのストッパー窒化膜３６及び酸化膜３７を成長させる（図１７（ｊ）参照）。
【００５１】
その後、オゾンＴＥＯＳ ＢＰＳＧ（ｂｏｒｏｎ ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）を約８００ｎｍの厚さに成長した後、ＣＭＰによる平坦化を行う。これにより、層間絶縁膜３８が形成される（図１７（ｋ）参照）。
【００５２】
このように、ＭＯＳデバイスを用いたＬＳＩ１０は、膜厚が異なる３種類のゲート酸化膜を有するトランジスタを形成し、その中の、最も薄いゲート絶縁膜を有するトランジスタを、電源保護素子として使用する。
【００５３】
上記実施の形態においては、ゲート酸化膜の膜厚及び閾電圧Ｖｔが独立設定されたＬｃｏｒｅ（膜厚が約２．６ｎｍでＶｔが約０．４７Ｖ）と、Ｍｃｏｒｅ（膜厚が約１．９ｎｍでＶｔが約０．３５Ｖ）が混載された内部回路１１に対し、Ｍｃｏｒｅを高Ｖｔ化したＭｐｃｏｒｅ（膜厚が約１．９ｎｍでＶｔがＭｃｏｒｅより高い）を、２種類以上の膜厚の異なるゲート酸化膜を形成するプロセスであるマルチオキサイドプロセス以降の高速・低消費電力ＬＳＩに好適な、内部回路１１の電源保護回路（素子）として用いている。なお、上述した膜厚形成の順番は、マルチオキサイドプロセスの一例である。
【００５４】
従って、電源保護回路としてのＭｐｃｏｒｅは、内部回路１１（ここでは、ＬｃｏｒｅとＭｃｏｒｅ）に対し、ゲート酸化膜の膜厚が薄く、且つ、Ｖｔが低い方よりも高く設定されていれば良い。
【００５５】
上記実施の形態においては、このＭｐｃｏｒｅは、閾値調整のためのチャネルドーズ量が「ＳＲＡＭ＋Ｌｃｏｒｅ」となるように形成して高Ｖｔ化している。つまり、チャネルドーズ量が「ＳＲＡＭとＬｃｏｒｅの合計」となるようにレイアウトを工夫しておくことで、工程の追加を必要としない。また、このＭｐｃｏｒｅは、閾値調整のためのチャネルドーズ量が「Ｍｃｏｒｅ＋Ｌｃｏｒｅ」となるように高Ｖｔ化しても、工程の追加を必要とせずに、同様の効果が得られる。
【００５６】
従って、ＭＯＳデバイスを用いたＬＳＩ１０は、内部回路１１の中で膜厚が異なった２種類以上のゲート酸化膜を用いることにより、リーク電流が少なく、リーク電流と耐圧を同時に満足させることができる。その上、工程を追加することなく、低リークの電源保護回路を形成することができる。これは、電源保護トランジスタとして、Ｌｃｏｒｅよりもゲート酸化膜の耐圧が低いＭｃｏｒｅを使用しているためであり、また、内部回路１１のＭｃｏｒｅよりも、電源保護回路として機能するＭｐｃｏｒｅの閾値を高く設定しているためである。
【００５７】
なお、上記実施の形態において、回路構成に用いられるトランジスタは、例示した一方の導電型（例えば、Ｎチャネルトランジスタ）に限るものではなく、他方の導電型（例えば、Ｐチャネルトランジスタ）でも良い。
【００５８】
【発明の効果】
以上説明したように、この発明によれば、ゲート絶縁膜の膜厚が独立設定されて同一基板上に形成された、同一電源電圧で動作する複数のトランジスタの中の、最も薄いゲート絶縁膜を有するトランジスタを電源保護素子として使用したことを特徴としている。
【００５９】
さらに、この電源保護素子のトランジスタの閾値は、最も薄いゲート絶縁膜のトランジスタの閾値より高く設定される。これにより、リーク電流が少なく、リーク電流と耐圧を同時に満足させることができる。
【００６０】
また、この発明に係る半導体装置の製造方法により、上記半導体装置を実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態に係る半導体装置の内部構成を概略的に示す平面図である。
【図２】図１の内部回路の一部を示す回路説明図である。
【図３】図１の内部回路、電源保護回路及びＩ／Ｏ部の各機能による比較を表で示す説明図である。
【図４】図１の半導体装置の製造方法を説明する工程断面図（その１）である。
【図５】図１の半導体装置の製造方法を説明する工程断面図（その２）である。
【図６】図１の半導体装置の製造方法を説明する工程断面図（その３）である。
【図７】図１の半導体装置の製造方法を説明する工程断面図（その４）である。
【図８】図１の半導体装置の製造方法を説明する工程断面図（その５）である。
【図９】図１の半導体装置の製造方法を説明する工程断面図（その６）である。
【図１０】図１の半導体装置の製造方法を説明する工程断面図（その７）である。
【図１１】図１の半導体装置の製造方法を説明する工程断面図（その８）である。
【図１２】図１の半導体装置の製造方法を説明する工程断面図（その９）である。
【図１３】図１の半導体装置の製造方法を説明する工程断面図（その１０）である。
【図１４】図１の半導体装置の製造方法を説明する工程断面図（その１１）である。
【図１５】図１の半導体装置の製造方法を説明する工程断面図（その１２）である。
【図１６】図１の半導体装置の製造方法を説明する工程断面図（その１３）である。
【図１７】図１の半導体装置の製造方法を説明する工程断面図（その１４）である。
【図１８】従来のＬＳＩ内部回路の一部を示し、（ａ）は保護回路がＬＴｒに形成された場合の回路説明図、（ｂ）は保護回路がＭＴｒに形成された場合の回路説明図である。
【符号の説明】
１０ ＬＳＩ
１０ａ 基板
１１ 内部回路
１２ Ｉ／Ｏ部
１３ Ｍｃｏｒｅ
１４ Ｌｃｏｒｅ
１５ Ｍｐｃｏｒｅ
１６ ＳＲＡＭ
１７ 素子分離領域
１８，１９，２０，２１，２２，２３，２５，２８，３０，３１ フォトレジスト
２２，２４，２６ 内部酸化膜
２７ ゲートポリシリコン
２９ａ，２９ｂ，２９ｃ ゲート電極
３２ 第１ＴＥＯＳ酸化膜
３３ 第２ＴＥＯＳ酸化膜
３４ 側壁
３５，３７ 酸化膜
３６ ストッパー窒化膜
３８ 層間絶縁膜
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、高速・低消費電力のＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）に好適な電源保護回路（素子）を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスを用いたＬＳＩが知られている。このＬＳＩは、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）やメモリ等の回路からなる内部回路と、内部回路の周囲に配置された外部インターフェイスのＩ／Ｏ（ｉｎｐｕｔ／ｏｕｔｐｕｔ）部とを有している。
【０００３】
図１８は、従来のＬＳＩ内部回路の一部を示し、（ａ）は保護回路がＬＴｒに形成された場合の回路説明図、（ｂ）は保護回路がＭＴｒに形成された場合の回路説明図である。
【０００４】
図１８に示すように、ＬＳＩの内部回路１は、２種類のトランジスタ（Ｔｒ）群からなるＬＴｒ２とＭＴｒ３が混載された混載回路を形成している。ＬＴｒ２とＭＴｒ３が混載されるのは、処理速度の高速化と消費電力の低減化の要求を同時に満たすためである。
【０００５】
内部回路１のＬＴｒ２とＭＴｒ３は、動作電圧は同じであるが閾電圧ＶｔはＬＴｒ２が高くＭＴｒ３は低く設定され、ＬＴｒ２は処理速度が遅いが消費電力は小さく、ＭＴｒ３は処理速度が速いが消費電力は大きい。閾電圧Ｖｔが個別に設定されるＬＴｒ２とＭＴｒ３を構成するトランジスタのゲート酸化膜は、膜厚が異なっており、例えば、ＬＴｒ２のトランジスタは約２．６ｎｍ、ＭＴｒ３のトランジスタは約１．９ｎｍである。
【０００６】
このようなＭＯＳデバイスを用いたＬＳＩには、必ず電源保護回路（素子）が組み込まれている。これは、ＭＯＳデバイスのゲート酸化膜が、過電流に弱く、過電流が流れた場合容易に壊れてしまうことに対処するためである。つまり、製造工程にマルチオキサイドプロセスが用いられるようになった以降の高速・低消費電力ＬＳＩにおいては、ゲート酸化膜の薄膜化が進むに連れてゲート酸化膜の耐圧が従来（約１０Ｖ、約８．０ｎｍ）に比べて低く（約５〜７Ｖ、約３．０ｎｍ）なったからである。
【０００７】
【発明が解決しようとする課題】
ＬＳＩの内部回路１に組み込まれる電源保護回路４は、例えば、ダイオード接続構造のＮチャネルトランジスタで形成することができる。
【０００８】
しかしながら、ゲート酸化膜厚が約２．６ｎｍのＬＴｒ２に形成された電源保護素子を用いた場合、以下の問題が生じることを、本願発明者は解明した。即ち、電源保護素子が動作する前に内部回路１のＭＴｒ３が破壊してしまう（（ａ）参照）。これは、電源保護素子が形成されたＬＴｒ２の耐圧よりも、ＬＴｒ２に比べゲート酸化膜厚が薄い（約１．９ｎｍ）ＭＴｒ３の耐圧の方が低いためである。このため、保護素子として機能しない。
【０００９】
上記問題を解決するため、ゲート酸化膜厚が約１．９ｎｍのＭＴｒ３に形成された電源保護素子を用いた場合には、保護素子としては一応機能するが、新たに以下の問題が生じる。即ち、内部回路１と同一のトランジスタ素子を使用しているためにリーク（オフ）電流が多くなるのが避けられない（（ｂ）参照）。これは、電源保護素子が形成されたＭＴｒ３の閾電圧Ｖｔが低く、サブスレッショルドリーク電流が定常的に流れるためである。
【００１０】
このため、携帯機器等に用いられる低消費電力型のＬＳＩには適さない。特に、比例縮小（スケーリング）則に則って形成したデバイスは、リーク電流が多いので消費電力も多くなってしまう。
【００１１】
このように、リーク電流と耐圧の関係が以前に比べ厳しくなった現在において、リーク電流が多くなることは影響が大きく、リーク電流と耐圧を同時に満足させることが困難になった。
【００１２】
【課題を解決するための手段】
この発明に係る半導体装置は、ゲート絶縁膜の膜厚が独立設定されて同一基板上に形成された、同一電源電圧で動作する複数のトランジスタの中の、最も薄いゲート絶縁膜を有するトランジスタを電源保護素子として使用したことを特徴としている。
【００１３】
さらに、この電源保護素子のトランジスタの閾値は、最も薄いゲート絶縁膜のトランジスタの閾値より高く設定される。これにより、リーク電流が少なく、リーク電流と耐圧を同時に満足させることができる。
【００１４】
また、この発明に係る半導体装置の製造方法により、上記半導体装置を実現することができる。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１６】
図１は、この発明の一実施の形態に係る半導体装置の内部構成を概略的に示す平面図である。図２は、図１の内部回路の一部を示す回路説明図である。
【００１７】
図１及び図２に示すように、ＭＯＳデバイスを用いたＬＳＩ（半導体装置）１０は、内部回路１１と、内部回路１１の周囲に配置された外部インターフェイスのＩ／Ｏ部１２とを有している（図１参照）。
【００１８】
内部回路１１は、内部回路１１として作り込まれた、異なった種類のトランジスタ（Ｔｒ）群からなるＭｃｏｒｅ１３、Ｌｃｏｒｅ１４、Ｍｐｃｏｒｅ１５、及びＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）１６を有している（図１参照）。
【００１９】
この内部回路１１は、処理速度の高速化と消費電力の低減化の要求を同時に満たすために、高速処理回路のＭｃｏｒｅ１３と低消費電力回路のＬｃｏｒｅ１４を混載して形成されている。また、Ｍｐｃｏｒｅ１５は、例えばダイオード接続構造のＮチャネルトランジスタからなり（図２参照）、Ｍｃｏｒｅ１３の高閾値化（ＨＶｔ−Ｍ）により電源保護回路（素子）として機能する。
【００２０】
図３は、図１の内部回路、電源保護回路及びＩ／Ｏ部の各機能による比較を表で示す説明図である。図３に示すように、Ｍｃｏｒｅ１３とＬｃｏｒｅ１４を比較すると、閾値（Ｖｔ）は、Ｍｃｏｒｅ１３が低く（例えば約０．３５Ｖ）Ｌｃｏｒｅ１４は高く（約０．４７Ｖ）個別に設定されており、ゲート酸化膜の膜厚（Ｔｏｘ）は、Ｍｃｏｒｅ１３が約１．９ｎｍでＬｃｏｒｅ１４は約２．６ｎｍと、Ｍｃｏｒｅ１３の方が薄い。
【００２１】
この例では、ゲート絶縁膜を、ＳｉＯ2 により形成しているが、例えば、ＳｉＯＮ，Ｓｉ3 Ｎ4 ，ＴｉＯ2 （チタンオキサイド），Ａｌ2 Ｏ3 （アルミニウムオキサイド），ＺｒＯ2 （ジルコニウムオキサイド），ＨｆＯ2 （ハフニウムオキサイド）等の絶縁膜により形成しても良い。
【００２２】
動作電圧は、Ｍｃｏｒｅ１３とＬｃｏｒｅ１４が共に１．２Ｖで同じであるが、リーク（オフ）電流は、Ｍｃｏｒｅ１３は大きくＬｃｏｒｅ１４は小さい。処理スピードは、Ｍｃｏｒｅ１３は速いがＬｃｏｒｅ１４は遅く、消費電力は、Ｍｃｏｒｅ１３は大きいがＬｃｏｒｅ１４は小さく、ゲート酸化膜の耐圧は、Ｍｃｏｒｅ１３は低く（約５Ｖ）Ｌｃｏｒｅ１４は高く（約７Ｖ）なっている。
【００２３】
また、電源保護回路であるＭｐｃｏｒｅ１５についてＭｃｏｒｅ１３と比較すると、閾電圧Ｖｔは、Ｍｐｃｏｒｅ１５の方がＭｃｏｒｅ１３より高く設定されており、ゲート酸化膜の膜厚は、Ｍｃｏｒｅ１３と同じ約１．９ｎｍである。動作電圧は、Ｍｃｏｒｅ１３及びＬｃｏｒｅ１４と共に約１．２Ｖと同じであるが、リーク（オフ）電流は、Ｍｃｏｒｅ１３より小さく、ゲート酸化膜の耐圧は、Ｍｃｏｒｅ１３と同じ（約５Ｖ）になっている。
【００２４】
また、Ｉ／Ｏ部（外部インターフェイス）１２については、ゲート酸化膜の膜厚は約７．２ｎｍ、動作電圧は約３．３Ｖ、ゲート酸化膜の耐圧は高く（約１０Ｖ）なっている。
【００２５】
図４〜図１７は、図１の半導体装置の製造方法を説明する工程断面図（その１）〜（その１２）である。ここでは、ＭＯＳデバイスを用いたＬＳＩ１０のＮチャネルトランジスタ形成工程についてのみ図示している。
【００２６】
図４〜図１７に示すように、先ず、基板１０ａに素子分離領域１７を形成する（図４（ａ）参照）。リソグラフィー工程により、基板１０ａ上にフィールドフォトレジストを形成した後、深さ約３００ｎｍのシャロートレンチを形成し、このシャロートレンチに、膜厚約５００ｎｍの高密度プラズマ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ：ＨＤＰ）酸化膜を埋め込み、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）技術を用いて素子分離領域１７を形成する。
【００２７】
次に、Ｎチャネルトランジスタ（ウェル、チャネル）を形成する。
【００２８】
基板１０ａに、Ｉ／Ｏイオン注入用のフォトレジスト（ＰＲ）１８を形成し、フォトレジスト１８が開口する、Ｉ／Ｏ−Ｎチャネルトランジスタ形成領域に、ウェル形成用の不純物として、ボロン（Ｂ）のイオン注入を、８０ｋｅＶ、５．０×１０12ｃｍ-2、０°の条件で行い、閾値調整のためのボロンのイオン注入を、２０ｋｅＶ、２．７×１０12ｃｍ-2、０°の条件で行う（図４（ｂ）参照）。
【００２９】
Ｉ／Ｏイオン注入後、Ｍｃｏｒｅイオン注入用のフォトレジスト１９を形成し、フォトレジスト１９が開口する、ＭｃｏｒｅとＳＲＡＭの各Ｎチャネルトランジスタ形成領域に、ウェル形成のための不純物として、ボロンのイオン注入を、１５０ｋｅＶ、２．０×１０13ｃｍ-2、０°の条件で行い、閾値調整のためのボロンのイオン注入を、１５ｋｅＶ、９．４×１０12ｃｍ-2、７°の条件で行う（図５（ｃ）参照）。
【００３０】
Ｍｃｏｒｅイオン注入後、Ｌｃｏｒｅイオン注入用のフォトレジスト２０を形成し、フォトレジスト２０が開口する、Ｍｐｃｏｒｅ（電源保護Ｎチャネルトランジスタ）とＬｃｏｒｅのＮチャネルトランジスタ形成領域に、ウェル形成のための不純物として、ボロンのイオン注入を、１５０ｋｅＶ、２．０×１０13ｃｍ-2、０°の条件で行い、閾値調整のためのボロンのイオン注入を、１５ｋｅＶ、１．２×１０13ｃｍ-2、７°の条件で行う（図５（ｄ）参照）。
【００３１】
Ｌｃｏｒｅイオン注入後、ＳＲＡＭイオン注入用のフォトレジスト２１を形成し、フォトレジスト２１が開口する、Ｍｐｃｏｒｅ（電源保護Ｎチャネルトランジスタ）とＳＲＡＭのＮチャネルトランジスタ形成領域に、閾値調整のための不純物として、ボロンの追加イオン注入を、１５ｋｅＶ、４．１×１０12ｃｍ-2、０°の条件で行う（図６（ｅ）参照）。ここで、ＳＲＡＭ１６の閾値を独立して制御する（Ｍｐｃｏｒｅの閾値は従属）。
【００３２】
次に、Ｐチャネルトランジスタ（ウェル、チャネル）を形成する。このＰチャネルトランジスタの形成工程は、上述したＮチャネルトランジスタの形成工程と同様であり、図示を省略するが、以下の工程により行われる。
【００３３】
Ｐチャネルトランジスタの形成に際し、Ｉ／Ｏイオン注入用のフォトレジストを形成し、フォトレジストが開口する、Ｉ／Ｏ−Ｐチャネルトランジスタ形成領域に、ウェル形成のための不純物として、リン（Ｐ）のイオン注入を、４００ｋｅＶ、１．５×１０13ｃｍ-2、０°の条件で行い、閾値調整のためのヒ素（Ａｓ）のイオン注入を、１００ｋｅＶ、２．９×１０12ｃｍ-2、０°の条件で行う。
【００３４】
Ｉ／Ｏイオン注入後、Ｍｃｏｒｅイオン注入用のフォトレジストを形成し、フォトレジストが開口する、ＭｃｏｒｅのＰチャネルトランジスタ形成領域に、ウェル形成のための不純物として、リンのイオン注入を、４００ｋｅＶ、１．５×１０13ｃｍ-2、０°の条件で行い、閾値調整のためのヒ素のイオン注入を、１００ｋｅＶ、８．３×１０12ｃｍ-2、０°の条件で行う。
【００３５】
Ｍｃｏｒｅイオン注入後、ＳＲＡＭイオン注入用のフォトレジストを形成し、フォトレジストが開口する、ＳＲＡＭのＰチャネルトランジスタ形成領域に、ウェル形成のための不純物として、リンのイオン注入を、３５０ｋｅＶ、２．０×１０13ｃｍ-2の条件で行い、閾値調整のためのヒ素のイオン注入を、１００ｋｅＶ、１．４０×１０13ｃｍ-2、０°の条件で行う。
【００３６】
Ｐチャネルトランジスタ及びＮチャネルトランジスタのウェル、チャネル形成後、窒素雰囲気中で約１０００℃、１０ｓｅｃのランプアニールを行う（図７（ｆ）参照）。
【００３７】
各Ｎチャネルトランジスタのチャネル領域のトータルのイオン注入量は、Ｍｃｏｒｅ形成領域が９．４×１０12ｃｍ-2、ＳＲＡＭ形成領域（Ｍｃｏｒｅ＋ＳＲＡＭ）が１．３５×１０13ｃｍ-2、Ｍｐｃｏｒｅ形成領域（Ｌｃｏｒｅ＋ＳＲＡＭ）が１．６１×１０13ｃｍ-2、Ｌｃｏｒｅ形成領域が１．２×１０13ｃｍ-2となり、Ｍｐｃｏｒｅ形成領域の方が、Ｍｃｏｒｅ形成領域やＳＲＡＭ形成領域よりもイオン注入量が多くなる。
【００３８】
次に、基板１０ａ上に、膜厚が異なった３種類の膜厚からなるゲート酸化膜を形成する。
【００３９】
先ず、ウェハ全面の熱酸化を行い、膜厚が約７．５ｎｍの第１の内部酸化膜２２を形成する（図７（ｇ）参照）。その後、内部酸化膜エッチング用のフォトレジスト２３を全面に形成した後、Ｌｃｏｒｅ形成領域のみ開口する（図８（ｈ）参照）。
【００４０】
フォトレジスト２３を形成した後、内部酸化膜２２のウェットエッチングを行い、Ｌｃｏｒｅ形成領域の内部酸化膜２２を除去する（図８（ｉ）参照）。Ｌｃｏｒｅ形成領域から内部酸化膜２２を除去した後、フォトレジスト２３を除去する（図９（ｊ）参照）。
【００４１】
フォトレジスト２３を除去した後、ウェハ全面の熱酸化を行い、Ｌｃｏｒｅ形成領域の膜厚が約２．６ｎｍとなる第２の内部酸化膜２４を形成する（図９（ｋ）参照）。その後、内部酸化膜エッチング用のフォトレジスト２５を全面に形成した後、Ｍｃｏｒｅ形成領域、ＳＲＡＭ形成領域及びＭｐｃｏｒｅ形成領域の３つの領域のみ開口する（図１０（ｌ）参照）。
【００４２】
フォトレジスト２５を形成した後、内部酸化膜２２のウェットエッチングを行い、Ｉ／Ｏ形成領域とＬｃｏｒｅ形成領域以外、即ち、Ｍｃｏｒｅ形成領域、ＳＲＡＭ形成領域及びＭｐｃｏｒｅ形成領域の内部酸化膜２２を除去する（図１０（ｍ）参照）。その後、フォトレジスト２５を除去する（図１１（ｎ）参照）。
【００４３】
フォトレジスト２５を除去した後、ウェハ全面の熱酸化を行い、Ｍｃｏｒｅ、ＳＲＡＭ、Ｍｐｃｏｒｅ部分の膜厚が約１．９ｎｍの第３の内部酸化膜２６を形成する（図１１（ｏ）参照）。
【００４４】
次に、ゲート電極を形成する。ゲートポリシリコン２７を厚さ約１５０ｎｍに成長させると共に、ゲートポリシリコンエッチングのためのフォトレジスト２８を形成する（図１２（ａ）参照）。フォトレジスト２８を形成した後、ゲートポリシリコン２７のプラズマエッチングを行い、その後、フォトレジスト２８を除去する（図１２（ｂ）参照）。
【００４５】
この結果、Ｍｃｏｒｅ形成領域とＳＲＡＭ形成領域とＭｐｃｏｒｅ形成領域には、ゲート長約０．１μｍのゲート電極２９ａが、Ｌｃｏｒｅ形成領域には、ゲート長約０．１２μｍのゲート電極２９ｂが、Ｉ／Ｏ形成領域には、ゲート長約０．４４μｍのゲート電極２９ｃが、それぞれ形成される。
【００４６】
次に、Ｉ／Ｏ形成領域以外にフォトレジスト３０を形成し、Ｉ／Ｏ−Ｎチャネルトランジスタ形成領域に、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を形成するためのリンを注入する（図１３（ｃ）参照）。
【００４７】
次に、Ｉ／Ｏ形成領域にフォトレジスト３１を形成し、Ｉ／Ｏ形成領域以外のＮチャネルトランジスタ形成領域に、ＢＦ2 及びヒ素を注入してエクステンション（ｅｘｔｅｎｓｉｏｎ）及びポケットを形成する（図１３（ｄ）参照）。
【００４８】
次に、第１ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜３２、窒化膜及び第２ＴＥＯＳ酸化膜３３を成長させる（図１４（ｅ）参照）。その後、エッチバックを行って、ゲート電極２９ａ，２９ｂ，２９ｃの側壁３４を形成する（図１４（ｆ）参照）。
【００４９】
次に、フォトレジストを形成して、全てのＰチャネルトランジスタ形成領域へボロン注入、全てのＮチャネルトランジスタ形成領域へのＳＤヒ素注入を行い、ＳＤ（ｓｏｕｒｃｅ ｄｒａｉｎ）領域を形成する（図１５（ｇ）参照）。その後、全面にゲート電極を覆う酸化膜３５を成長させて、ランプアニールを行う（図１５（ｈ）参照）。
【００５０】
次に、コバルトスパッタ、余剰コバルトエッチングを行って、コバルトシリサイド（ＣｏＳｉ2 ）を形成する（図１６（ｉ）参照）。その後、コンタクトエッチングのためのストッパー窒化膜３６及び酸化膜３７を成長させる（図１７（ｊ）参照）。
【００５１】
その後、オゾンＴＥＯＳ ＢＰＳＧ（ｂｏｒｏｎ ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）を約８００ｎｍの厚さに成長した後、ＣＭＰによる平坦化を行う。これにより、層間絶縁膜３８が形成される（図１７（ｋ）参照）。
【００５２】
このように、ＭＯＳデバイスを用いたＬＳＩ１０は、膜厚が異なる３種類のゲート酸化膜を有するトランジスタを形成し、その中の、最も薄いゲート絶縁膜を有するトランジスタを、電源保護素子として使用する。
【００５３】
上記実施の形態においては、ゲート酸化膜の膜厚及び閾電圧Ｖｔが独立設定されたＬｃｏｒｅ（膜厚が約２．６ｎｍでＶｔが約０．４７Ｖ）と、Ｍｃｏｒｅ（膜厚が約１．９ｎｍでＶｔが約０．３５Ｖ）が混載された内部回路１１に対し、Ｍｃｏｒｅを高Ｖｔ化したＭｐｃｏｒｅ（膜厚が約１．９ｎｍでＶｔがＭｃｏｒｅより高い）を、２種類以上の膜厚の異なるゲート酸化膜を形成するプロセスであるマルチオキサイドプロセス以降の高速・低消費電力ＬＳＩに好適な、内部回路１１の電源保護回路（素子）として用いている。なお、上述した膜厚形成の順番は、マルチオキサイドプロセスの一例である。
【００５４】
従って、電源保護回路としてのＭｐｃｏｒｅは、内部回路１１（ここでは、ＬｃｏｒｅとＭｃｏｒｅ）に対し、ゲート酸化膜の膜厚が薄く、且つ、Ｖｔが低い方よりも高く設定されていれば良い。
【００５５】
上記実施の形態においては、このＭｐｃｏｒｅは、閾値調整のためのチャネルドーズ量が「ＳＲＡＭ＋Ｌｃｏｒｅ」となるように形成して高Ｖｔ化している。つまり、チャネルドーズ量が「ＳＲＡＭとＬｃｏｒｅの合計」となるようにレイアウトを工夫しておくことで、工程の追加を必要としない。また、このＭｐｃｏｒｅは、閾値調整のためのチャネルドーズ量が「Ｍｃｏｒｅ＋Ｌｃｏｒｅ」となるように高Ｖｔ化しても、工程の追加を必要とせずに、同様の効果が得られる。
【００５６】
従って、ＭＯＳデバイスを用いたＬＳＩ１０は、内部回路１１の中で膜厚が異なった２種類以上のゲート酸化膜を用いることにより、リーク電流が少なく、リーク電流と耐圧を同時に満足させることができる。その上、工程を追加することなく、低リークの電源保護回路を形成することができる。これは、電源保護トランジスタとして、Ｌｃｏｒｅよりもゲート酸化膜の耐圧が低いＭｃｏｒｅを使用しているためであり、また、内部回路１１のＭｃｏｒｅよりも、電源保護回路として機能するＭｐｃｏｒｅの閾値を高く設定しているためである。
【００５７】
なお、上記実施の形態において、回路構成に用いられるトランジスタは、例示した一方の導電型（例えば、Ｎチャネルトランジスタ）に限るものではなく、他方の導電型（例えば、Ｐチャネルトランジスタ）でも良い。
【００５８】
【発明の効果】
以上説明したように、この発明によれば、ゲート絶縁膜の膜厚が独立設定されて同一基板上に形成された、同一電源電圧で動作する複数のトランジスタの中の、最も薄いゲート絶縁膜を有するトランジスタを電源保護素子として使用したことを特徴としている。
【００５９】
さらに、この電源保護素子のトランジスタの閾値は、最も薄いゲート絶縁膜のトランジスタの閾値より高く設定される。これにより、リーク電流が少なく、リーク電流と耐圧を同時に満足させることができる。
【００６０】
また、この発明に係る半導体装置の製造方法により、上記半導体装置を実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態に係る半導体装置の内部構成を概略的に示す平面図である。
【図２】図１の内部回路の一部を示す回路説明図である。
【図３】図１の内部回路、電源保護回路及びＩ／Ｏ部の各機能による比較を表で示す説明図である。
【図４】図１の半導体装置の製造方法を説明する工程断面図（その１）である。
【図５】図１の半導体装置の製造方法を説明する工程断面図（その２）である。
【図６】図１の半導体装置の製造方法を説明する工程断面図（その３）である。
【図７】図１の半導体装置の製造方法を説明する工程断面図（その４）である。
【図８】図１の半導体装置の製造方法を説明する工程断面図（その５）である。
【図９】図１の半導体装置の製造方法を説明する工程断面図（その６）である。
【図１０】図１の半導体装置の製造方法を説明する工程断面図（その７）である。
【図１１】図１の半導体装置の製造方法を説明する工程断面図（その８）である。
【図１２】図１の半導体装置の製造方法を説明する工程断面図（その９）である。
【図１３】図１の半導体装置の製造方法を説明する工程断面図（その１０）である。
【図１４】図１の半導体装置の製造方法を説明する工程断面図（その１１）である。
【図１５】図１の半導体装置の製造方法を説明する工程断面図（その１２）である。
【図１６】図１の半導体装置の製造方法を説明する工程断面図（その１３）である。
【図１７】図１の半導体装置の製造方法を説明する工程断面図（その１４）である。
【図１８】従来のＬＳＩ内部回路の一部を示し、（ａ）は保護回路がＬＴｒに形成された場合の回路説明図、（ｂ）は保護回路がＭＴｒに形成された場合の回路説明図である。
【符号の説明】
１０ ＬＳＩ
１０ａ 基板
１１ 内部回路
１２ Ｉ／Ｏ部
１３ Ｍｃｏｒｅ
１４ Ｌｃｏｒｅ
１５ Ｍｐｃｏｒｅ
１６ ＳＲＡＭ
１７ 素子分離領域
１８，１９，２０，２１，２２，２３，２５，２８，３０，３１ フォトレジスト
２２，２４，２６ 内部酸化膜
２７ ゲートポリシリコン
２９ａ，２９ｂ，２９ｃ ゲート電極
３２ 第１ＴＥＯＳ酸化膜
３３ 第２ＴＥＯＳ酸化膜
３４ 側壁
３５，３７ 酸化膜
３６ ストッパー窒化膜
３８ 層間絶縁膜
Claims (6)
- 低消費電力回路に含まれる第１トランジスタと、
高速処理回路に含まれ、前記第１トランジスタより薄いゲート絶縁膜を有することにより前記第１トランジスタより耐圧が低いとともに、前記第１トランジスタよりも閾値電圧が低く前記第１トランジスタよりもリークする電流の量が多い第２トランジスタと、
電源保護回路に含まれ、前記第２トランジスタより高い閾値電圧を有することによりリークする電流の量が前記第２トランジスタよりも少ない第３トランジスタを含むとともに、前記第２トランジスタの耐圧より低い電圧で動作する電源保護素子と、
を有することを特徴とする半導体集積回路。 - 前記電源保護素子は、前記第２トランジスタの耐圧よりも低い電圧で前記第３トランジスタに発生するパンチスルーに基づいて動作することを特徴とする請求項１に記載の半導体集積回路。
- 前記第１ないし第３トランジスタはＭＯＳトランジスタであり、前記第３トランジスタのゲート絶縁膜を構成するゲート酸化膜の膜厚は前記第２トランジスタのゲート絶縁膜を構成するゲート酸化膜の膜厚とほぼ等しいことを特徴とする請求項２に記載の半導体集積回路。
- 前記第３トランジスタはゲート電極が接地されていることを特徴とする請求項３に記載の半導体集積回路。
- 前記電源保護素子は、前記第３トランジスタのソース電極またはドレイン電極に直列に接続された抵抗を有することを特徴とする請求項３に記載の半導体集積回路。
- 前記第１トランジスタを含む前記低消費電力回路、前記第２トランジスタを含む前記高速処理回路及び前記第３トランジスタを含む前記電源保護回路は、第１の電源ライン及び第２の電源ラインの間にそれぞれ配置されていることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002193018A JP4302943B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体集積回路 |
| US10/606,836 US6891210B2 (en) | 2002-07-02 | 2003-06-27 | Semiconductor device having a protection circuit |
| KR10-2003-0043419A KR100529759B1 (ko) | 2002-07-02 | 2003-06-30 | 반도체 장치 및 그 제조 방법 |
| CNB031482988A CN1253945C (zh) | 2002-07-02 | 2003-07-02 | 半导体器件及其制造方法 |
| TW092118071A TWI248191B (en) | 2002-07-02 | 2003-07-02 | Semiconductor device and manufacturing method thereof |
| US11/097,119 US20050168895A1 (en) | 2002-07-02 | 2005-04-04 | Method of manufacturing a semiconductor device having a protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002193018A JP4302943B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004039775A JP2004039775A (ja) | 2004-02-05 |
| JP4302943B2 true JP4302943B2 (ja) | 2009-07-29 |
Family
ID=29996990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002193018A Expired - Fee Related JP4302943B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6891210B2 (ja) |
| JP (1) | JP4302943B2 (ja) |
| KR (1) | KR100529759B1 (ja) |
| CN (1) | CN1253945C (ja) |
| TW (1) | TWI248191B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7514139B2 (en) * | 2002-04-30 | 2009-04-07 | Sanyo Chemical Industries, Ltd. | Polyol component for polyurethane formation comprising anionic diol and composition |
| JP2006059880A (ja) * | 2004-08-17 | 2006-03-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2006126245A1 (ja) | 2005-05-23 | 2006-11-30 | Fujitsu Limited | 半導体装置及びその製造方法 |
| DE102005062026A1 (de) * | 2005-12-22 | 2007-06-28 | Basf Ag | Verfahren der heterogen katalysierten partiellen Gasphasenoxidation von Propylen zu Acrylsäure |
| JP4898517B2 (ja) * | 2007-03-27 | 2012-03-14 | シャープ株式会社 | 半導体装置の製造方法 |
| US7718496B2 (en) * | 2007-10-30 | 2010-05-18 | International Business Machines Corporation | Techniques for enabling multiple Vt devices using high-K metal gate stacks |
| US7916571B2 (en) * | 2008-05-21 | 2011-03-29 | Qualcomm Incorporated | Apparatus for implementing multiple integrated circuits using different gate oxide thicknesses on a single integrated circuit die |
| JP5202473B2 (ja) * | 2009-08-18 | 2013-06-05 | シャープ株式会社 | 半導体装置の製造方法 |
| JP6513450B2 (ja) * | 2015-03-26 | 2019-05-15 | 三重富士通セミコンダクター株式会社 | 半導体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2662303A1 (fr) * | 1990-05-17 | 1991-11-22 | Hello Sa | Transistor mos a tension de seuil elevee. |
| US5646808A (en) * | 1994-08-05 | 1997-07-08 | Kawasaki Steel Corporation | Electrostatic breakdown protection circuit for a semiconductor integrated circuit device |
| US6137144A (en) * | 1998-04-08 | 2000-10-24 | Texas Instruments Incorporated | On-chip ESD protection in dual voltage CMOS |
| US6268250B1 (en) * | 1999-05-14 | 2001-07-31 | Micron Technology, Inc. | Efficient fabrication process for dual well type structures |
| JP2001015704A (ja) * | 1999-06-29 | 2001-01-19 | Hitachi Ltd | 半導体集積回路 |
| US6198140B1 (en) * | 1999-09-08 | 2001-03-06 | Denso Corporation | Semiconductor device including several transistors and method of manufacturing the same |
| JP2001339047A (ja) * | 2000-05-29 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2002009168A (ja) * | 2000-06-19 | 2002-01-11 | Nec Corp | 半導体装置及びその製造方法 |
| US6465308B1 (en) * | 2001-05-24 | 2002-10-15 | Taiwan Semiconductor Manufacturing Company | Tunable threshold voltage of a thick field oxide ESD protection device with a N-field implant |
| US6573568B2 (en) * | 2001-06-01 | 2003-06-03 | Winbond Electronics Corp. | ESD protection devices and methods for reducing trigger voltage |
-
2002
- 2002-07-02 JP JP2002193018A patent/JP4302943B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-27 US US10/606,836 patent/US6891210B2/en not_active Expired - Lifetime
- 2003-06-30 KR KR10-2003-0043419A patent/KR100529759B1/ko active IP Right Grant
- 2003-07-02 TW TW092118071A patent/TWI248191B/zh not_active IP Right Cessation
- 2003-07-02 CN CNB031482988A patent/CN1253945C/zh not_active Expired - Fee Related
-
2005
- 2005-04-04 US US11/097,119 patent/US20050168895A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| TW200403833A (en) | 2004-03-01 |
| KR100529759B1 (ko) | 2005-11-17 |
| US6891210B2 (en) | 2005-05-10 |
| CN1253945C (zh) | 2006-04-26 |
| TWI248191B (en) | 2006-01-21 |
| JP2004039775A (ja) | 2004-02-05 |
| CN1471174A (zh) | 2004-01-28 |
| US20050168895A1 (en) | 2005-08-04 |
| US20040004229A1 (en) | 2004-01-08 |
| KR20040004080A (ko) | 2004-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7323754B2 (en) | Semiconductor device and its manufacture method | |
| EP0749165B1 (en) | Thin film transistor in insulated semiconductor substrate and manufacturing method thereof | |
| JP5038633B2 (ja) | 半導体装置及びその製造方法 | |
| JP5179693B2 (ja) | 垂直トランジスタを有する集積回路構造及び垂直トランジスタを有する半導体デバイスを製造する方法 | |
| JP4457688B2 (ja) | 半導体装置 | |
| US8466026B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20030119229A1 (en) | Method for fabricating a high-voltage high-power integrated circuit device | |
| US20090166744A1 (en) | Semiconductor device with deep trench structure | |
| US6469347B1 (en) | Buried-channel semiconductor device, and manufacturing method thereof | |
| US20050168895A1 (en) | Method of manufacturing a semiconductor device having a protection circuit | |
| US6114226A (en) | Method of manufacturing electrostatic discharge protective circuit | |
| US20050045959A1 (en) | Semiconductor intergrated circuit device and manufacturing method thereof | |
| JPH06260638A (ja) | 半導体装置 | |
| US6348382B1 (en) | Integration process to increase high voltage breakdown performance | |
| US7495295B2 (en) | Semiconductor device and method for fabricating the same | |
| JP3419597B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3425043B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP3264110B2 (ja) | 半導体装置の製造方法 | |
| US20020096712A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP5517691B2 (ja) | 半導体装置およびその製造方法 | |
| JP2009170494A (ja) | 半導体装置 | |
| JP3393246B2 (ja) | 半導体装置の製造方法 | |
| KR19990057380A (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| JP4015086B2 (ja) | 半導体装置の製造方法 | |
| TW202437543A (zh) | 金氧半電晶體和相關的互補金氧半電路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050309 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070806 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071016 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071218 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090324 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090423 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4302943 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130501 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140501 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |