JP2009170494A - 半導体装置 - Google Patents
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Abstract
【解決手段】それぞれMOSFETを有してなる複数のメモリセルが形成されたメモリセル領域とMOSFETを回路が形成された周辺回路領域を備えた半導体装置において、メモリセル領域のMOSFETは、周辺回路領域の少なくとも一部のMOSFETとは異なるゲート構造を有し、ゲート絶縁膜及びゲート電極のうちの少なくとも一方の組成が一部のMOSFETとは異なる。
【選択図】図1K
Description
具体的には、MOS(Metal Oxide Semiconductor)型集積回路において、ゲート電極を接地線に接続し、その他のソ一ス電極、ドレイン電極または基板電極のいずれかを電源線に接続したMOSトランジスタと、ゲート電極を電源線に接続し、その他のソース電極、ドレイン電極または基板電極のいずれかを接地線に接続したMOSトランジスタとのゲート酸化膜を、他の論理を構成するトランジスタのグート酸化膜よりも厚くし、かつ、電源保護回路を構成するMOSトランジスタのゲート酸化膜厚と同等かそれ以上の厚さにすることが開示されている。
この特許文献2の半導体装置の製造方法は、以下の工程(1)〜(6)の工程を含むことにより、マルチゲート酸化膜の膜質と歩留まりを向上させている。
(1)半導体基板上の第1領域に、選択酸化法により第1酸化膜を形成する工程。
(2)第1酸化膜上に、第1ゲート電極を形成する工程。
(3)半導体基板及び第1ゲート電極上に、第2酸化膜を形成する工程。
(4)第2酸化膜上に、ポリシリコンを形成する工程。
(5)上記第1領域のポリシリコン上、及び第1領域と異なる第2領域のポリシリコン上に、それぞれレジストパターンを形成し、レジストパターンをマスクとしてポリシリコンを除去し、第1領域に、第2酸化膜を介して第1ゲート電極を覆うように第2ゲート電極を形成する工程。
(6)同時に、第2領域の第2酸化膜上に、第3ゲート電極を形成する工程。
この方法では、まず、基板の表面に第1のゲート酸化膜を形成した後、第1の酸窒化処理を行い窒化層を形成する。次に、薄膜部領域のゲート酸化膜を選択的に除去した後、第2のゲート酸化膜形成工程を行って、薄膜部領域に第2のゲート酸化膜を形成し、厚膜部領域にゲート酸化膜を形成する。その後、第2の酸窒化処理を行い、薄膜部領域に窒化層を、厚膜部領域に窒化層を形成する。
このようにして、膜厚の異なる2つのゲート酸化膜に対して夫々十分な窒素を導入することができるようにしている。
この半導体装置では、まず、ゲート絶縁膜の膜厚が独立設定されて同一基板上に形成された、同一電源電圧で動作する複数のトランジスタの中の、最も薄いゲート絶縁膜を有するトランジスタを電源保護素子として使用するMpcoreを形成している。そして、さらに、この電源保護素子として使用するトランジスタのしきい値が、最も薄いゲート絶縁膜を有するトランジスタのしきい値よりも高く設定されている。
特許文献4によれば、この構成により、リーク電流が少なく、リーク電流と耐圧を同時に満足させることができる半導体装置が提供される。
この問題は、微細化が進むとより顕著に現れ、65nm世代あるいは45nm世代まで微細化が進むとより深刻な問題となる。
実施形態1.
図1A〜図1Kは、本発明に係る実施形態1の半導体装置の製造工程のフローを示しており、図2は、実施形態1の半導体装置の全体構成を示す平面図である。
この実施形態1の半導体装置は、図2に示すように、SRAM等からなるメモリセル領域3と、CPU領域2、アナログ回路領域1及び配線領域4を含む周辺回路領域6を含むシステムが1つのチップ上に集積化された大規模な半導体装置(SOCチップ)である。実施形態1の半導体装置は、以下のように製造され、メモリセル領域3のMOSFETが窒化処理されていないゲート絶縁膜を用いて構成され、周辺回路領域6のMOSFETが窒化処理されたゲート絶縁膜を用いて構成されていることを特徴としている。
本方法では、まず、図1Aに示すように、シリコン基板100の一方の面に、表面保護酸化膜101を形成する。
次に、フォトリソグラフィー、ドライエッチング、酸化膜等の絶縁膜の成膜、化学機械研磨を用いて浅溝素子分離部102を形成する(図1B)。この浅溝素子分離部102は、周辺回路領域6及びメモリセル領域3に同時に形成される。
まず、最初に、図1Dに示すように、高耐圧ゲート用の酸化膜を全面に形成した後、レジスト105を形成し、レジストが形成されていない領域の酸化膜をウエットエッチング法により除去する。これにより、高耐圧ゲート酸化膜(チップの中でもっとも厚いゲート酸化膜)112を形成する。この高耐圧ゲート酸化膜112を形成する際、この後の工程で、外部入出力用、コアMOS用、メモリセル用と複数回のゲート酸化が行なわれて厚くなることを考慮して、最終的な膜厚よりも薄く形成する。
図3A〜図3Iは、本発明に係る実施形態2の半導体装置の製造工程のフローを示しており、図4は、実施形態2の半導体装置の全体構成を示す平面図である。
この実施形態2の半導体装置は、図4に示すように、メモリセル領域204と周辺回路領域203を有するSRAMチップ2505である。
この周辺回路領域203には、例えば、ドライバ、デコーダ、センスアンプ等が含まれ得る。
このSRAMチップ250では、最小加工寸法で作製される周辺回路領域203におけるゲート酸化膜には窒化処理されたゲート酸化膜が用いられ、メモリセル領域204には、窒化処理がされていないゲート酸化膜が用いられる。
ここでは、まず、図3Aに示すように、シリコン基板100の一方の面に、表面保護酸化膜101を形成する。
次に、フォトリソグラフィー、ドライエッチング、酸化膜等絶縁膜の成膜、化学機械研磨を用いて浅溝素子分離部102を形成する(図3B)。この浅溝素子分離部102は、周辺回路領域203及びメモリセル領域204に同時に形成される。
エクステンション領域218は、コアNMOS用ソース又はドレインを形成するための領域である。エクステンション領域219は、コアPMOS用ソース又はドレインを形成するための領域である。
図5A〜図5Mは、本発明に係る実施形態3の半導体装置の製造工程のフローを示しており、図6は、実施形態3の半導体装置の全体構成を示す平面図である。
この実施形態3の半導体装置は、図6に示すように、メモリセル領域304と周辺回路領域303を有するSRAMチップ316である。
この周辺回路領域303には、実施形態2と同様、例えば、ドライバ、デコーダ、センスアンプ等が含まれ得る。
この実施形態3のSRAMチップ305では、メモリセル領域304のMOSFETと、周辺回路領域303のMOSFETの間で、ゲート電極の組成が異なっていることが特徴となっている。
ここでは、まず、図5Aに示すように、シリコン基板300の一方の面に、表面保護酸化膜301を形成する。
次に、フォトリソグラフィー、ドライエッチング、酸化膜等絶縁膜の成膜、化学機械研磨を用いて浅溝素子分離部302を形成する(図5B)。この浅溝素子分離部302は、周辺回路領域303及びメモリセル領域304に同時に形成される。
図7A〜図7Gは、本発明に係る実施形態4の半導体装置の製造工程のフローを示している。この実施形態4の半導体装置は、実施形態1と同様、CPU領域と、例えば、SRAM等からなるメモリセル領域と、アナログ回路領域と、それらの領域間を接続する配線領域とを含むシステムが1つのチップ上に集積化された大規模な半導体装置である。
本方法では、まず、図7Aに示すように、シリコン基板400の一方の面に、表面保護酸化膜401を形成する。
次に、フォトリソグラフィー、ドライエッチング、酸化膜等絶縁膜の成膜、化学機械研磨を用いて浅溝素子分離部402を形成する(図7B)。この浅溝素子分離部402は、周辺回路領域及びメモリセル領域に同時に形成される。
具体的には、図7Dに示すように、高耐圧ゲート用の高耐圧高誘電率ゲート酸化膜411を厚く形成し、コアMOS領域の高誘電率ゲート酸化膜412を薄く形成する。この高耐圧高誘電率ゲート酸化膜411及び薄膜高誘電率ゲート酸化膜412を構成する高誘電率酸化膜は、例えば、ハフニウムオキサイドなどにより形成される。
Claims (8)
- それぞれMOSFETを有してなる複数のメモリセルが形成されたメモリセル領域とMOSFETを含む回路が形成された周辺回路領域を備えた半導体装置において、
前記メモリセル領域のMOSFETは、前記周辺回路領域の少なくとも一部のMOSFETとは異なるゲート構造を有し、ゲート絶縁膜及びゲート電極のうちの少なくとも一方の組成が前記一部のMOSFETとは異なることを特徴とする半導体装置。 - 前記メモリセル領域におけるMOSFETのゲート絶縁膜は、前記一部のMOSFETに比較して窒素含有量が少ない請求項1記載の半導体装置。
- 前記一部のMOSFETのゲート酸化膜は窒化処理され、前記メモリセル領域におけるMOSFETのゲート絶縁膜は窒化処理されていない請求項1記載の半導体装置。
- 前記周辺回路領域は、前記一部のMOSFETとは別に、窒化処理されていないゲート絶縁膜を有してなるMOSFETを含む請求項3記載の半導体装置。
- 前記メモリセル領域のMOSFETは、ゲート電極の組成が前記一部のMOSFETと異なる請求項1記載の半導体装置。
- 前記メモリセル領域のMOSFETがシリサイド電極を含む金属電極からなるゲート電極を含む請求項5記載の半導体装置。
- 前記周辺回路領域のゲート電極が多結晶シリコン電極からなる請求項5又は6記載の半導体装置。
- 前記一部のMOSFETのゲート酸化膜は、SiO2より誘電率が高い高誘電率材料を含んでなる請求項1記載の半導体装置。
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