JP4917171B2 - 高ｋゲート誘電体ｃｍｏｓのための閾値調整 - Google Patents

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Description

本発明は、電子デバイスに関する。特定的には、本発明は、高ｋ含有ゲート誘電体を有するＣＭＯＳ構造体、及び、互いに独立して２つの型のデバイスの閾値電圧を調整する方法に関する。
今日の集積回路は、数多くのデバイスを含む。デバイスの小型化及び縮小の基本原則は、性能を向上させ、費用を削減するための鍵である。ＦＥＴ（電界効果トランジスタ）デバイスが縮小されるにつれて、この技術はより複雑なものになり、デバイスの１つの世代から次の世代への予想される性能の向上を維持するために、デバイス構造体の変更及び新しい製造方法が必要とされる。マイクロエレクトロニクスの主力材料は、シリコン（Ｓｉ）であり、さらに大まかに言うと、Ｓｉベースの材料である。マイクロエレクトロニクスにとって重要な１つのこうしたＳｉベース材料は、シリコン−ゲルマニウム（ＳｉＧｅ）合金である。本開示の実施形態におけるデバイスは、一般的には、単結晶Ｓｉベース材料デバイス技術の技術分野の一部である。
深いサブミクロン生成（deeply sub micron generation）のデバイスにおける性能の改善を維持することが非常に困難になっている。従って、縮小することなく性能を改善する方法に関心が持たれている。ゲート誘電体を実際により薄くする必要なしに、ゲート誘電体の容量をより高くすることに向けた有望な手段が存在する。この手法は、いわゆる高ｋ材料の使用を必要とする。こうした材料の誘電率は、約３．９であるＳｉＯ２のものよりも著しく高い。高ｋ材料は、酸化物より物理的にかなり厚くすることができ、依然としてより低い等価酸化物厚（equivalent oxide thickness、ＥＯＴ）値を有する。ＥＯＴは、当技術分野において周知の概念であり、当該絶縁体層と同じ単位面積当たりの容量を持つこうしたＳｉＯ２層の厚さを指す。今日の最新技術のＦＥＴデバイスでは、２ｎｍ未満、好ましくは１ｎｍ未満のＥＯＴを目指している。
デバイスの性能は、金属ゲートの使用によっても向上する。ゲート絶縁体に隣接するポリＳｉ内の空乏領域が、ゲート・チャネル間の容量を増大させる際の障害になることがあり、言い換えれば、ＥＯＴを減少させ得る。その解決法は、金属ゲートを使用することである。金属ゲートはまた、ゲートの幅方向に沿った良好な導電率も保証し、起こり得るゲートのＲＣ遅延の危険性を減少させる。
高性能の小型ＦＥＴデバイスはまた、正確な閾値電圧の制御も必要とする。動作電圧が２Ｖ以下に低下する場合、閾値電圧を低下させる必要もあり、閾値のばらつきを許容できなくなる。異なるゲート誘電体又は異なるゲート材料のようなあらゆる新しい要素が、閾値電圧に影響を及ぼす。多くの場合、このような影響は、所望の閾値電圧値の達成に悪影響を及ぼす。デバイスへの他の影響なしに、閾値電圧に影響を及ぼし得るいずれの技術も有用なものである。高ｋ誘電体がゲート絶縁体内に存在するときに利用可能な１つのこのような技術は、ゲート誘電体を酸素に曝す（曝露する、expose）ことである。酸素への曝露時に、高ｋ材料は、ＰＦＥＴの閾値を低減させ、ＮＦＥＴの閾値を増大させる。こうした影響は既知のものであり、以前に用いられていた。残念なことに、ＰＦＥＴデバイス及びＮＦＥＴデバイスの両方の閾値を同時にシフトさせることにより、閾値をＣＭＯＳ回路についての許容可能な狭い範囲内に容易に導くことはできない。
Ｅ．Ｃａｒｔｉｅｒ著、「２００５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ」、２３０ページ Ｖ．Ｎａｒａｙａｎａｎ他著、ＩＥＥＥ ＶＬＳＩ Ｓｙｍｐｏｓｉｕｍ ｐ．２２４（２００６年）
他方の型のデバイスの閾値を変えることなく、一方の型のデバイスの閾値を独立して調整することができる構造体及び技術に対する大きな必要性がある。現在まで、このような構造体及び技術は教示されていない。
説明された困難さに鑑みて、本発明の実施形態は、少なくとも１つの第１の型のＦＥＴデバイスと少なくとも１つの第２の型のＦＥＴデバイスとを含む、ＣＭＯＳ構造体を開示する。第１の型のＦＥＴは、第１の高ｋ誘電体を有する第１のゲート絶縁体を含む。第１の型のＦＥＴはまた、酸化物からなり、約０．２ｎｍから１．２ｎｍまでの間の厚さを有する第１のライナも有する。第２の型のＦＥＴは、第２の高ｋ誘電体を有する第２のゲート絶縁体を含む。第２の型のＦＥＴはまた、酸化物からなり、第１のライナの厚さより少なくとも３倍厚い厚さを有する第２のライナも有する。その結果、構造体が酸素に曝露されると、酸素は第２のライナを通って第２の高ｋ誘電体に達し、第１の型のＦＥＴの閾値に影響を及ぼすことなく、第２の型のＦＥＴの閾値電圧をシフトさせることができる。
本発明はさらに、ＣＭＯＳ構造体を製造する方法を開示する。この方法は、第１の高ｋ誘電体を含む第１のゲート絶縁体と、酸化物からなる一時的ライナとを備えた第１の型のＦＥＴデバイスを製造することと、第２の高ｋ誘電体を含む第２のゲート絶縁体と、同じく酸化物からなる第２のライナとを備えた第２の型のＦＥＴデバイスを製造することとを含む。この方法はさらに、エッチングによって一時的ライナを完全に除去することを含む。除去された一時的ライナの代わりに、化学酸化物ライナが、約０．２ｎｍから１．２ｎｍまでの間の厚さを有するように形成され、このライナは、第２のライナの厚さよりも少なくとも３倍薄くなるように選択される。この方法はさらに、第１の型のＦＥＴデバイス及び第２の型のＦＥＴデバイスを酸素に曝露することを含む。酸素は、第２のライナを通って第２のゲート絶縁体の第２の高ｋ誘電体に達し、第２の型のＦＥＴデバイスの閾値電圧における所定のシフトをもたらす一方、第１のライナの極めて薄い厚さのために、酸素は第１のゲート絶縁体の第１の高ｋ誘電体に達することができず、第１の型のＦＥＴデバイスの閾値電圧は変わらないままである。
本発明のこれらの及び他の特徴は、添付の詳細な説明及び図面から明らかになるであろう。
本発明の実施形態による、化学的に堆積された酸化物ライナを有する１つの型のデバイスを備えたＣＭＯＳ構造体の概略的な断面図である。 本発明の実施形態による、ＣＭＯＳ構造体の処理における最初の段階の概略的な断面図である。 本発明の実施形態による、ＣＭＯＳ構造体の処理における次の段階の概略的な断面図である。 化学酸化物ライナが形成された、本発明の実施形態によるＣＭＯＳ構造体の処理における段階の概略的な断面図である。 酸素曝露により１つの型のデバイスの閾値がシフトされる、本発明の実施形態によるＣＭＯＳ構造体の処理における段階の概略的な断面図である。 本発明の実施形態による少なくとも１つのＣＭＯＳ回路を含むプロセッサの概念図を示す。
電界効果トランジスタ（ＦＥＴ）は、電子技術分野においてよく知られていることが理解される。ＦＥＴの標準的な構成部品は、ソース、ドレイン、ソースとドレインの間の本体、及びゲートである。ゲートは本体の上にあり、ソースとドレインとの間の本体内に伝導チャネルをもたらすことができる。通常の命名法では、チャネルは本体によりホストされる。ゲートは、ゲート絶縁体によって本体から分離される。２つの型のＦＥＴデバイス、すなわちＰＦＥＴと呼ばれる正孔伝導型及びＮＦＥＴと呼ばれる電子伝導型がある。多くの場合、ＰＦＥＴデバイス及びＮＦＥＴデバイスは、ＣＭＯＳ回路に配線される。ＣＭＯＳ回路は、少なくとも１つのＰＦＥＴデバイスと、少なくとも１つのＮＦＥＴデバイスとを含む。製造又は処理において、ＮＦＥＴデバイス及びＰＦＥＴデバイスが同じチップ上に一緒に製造されるとき、ＣＭＯＳ処理及びＣＭＯＳ構造体の製造に対処することになる。ＦＥＴの作働において、電気的属性は閾値電圧である。ゲートとソースとの間の電圧が閾値電圧を上回るとき、デバイスは、電流をソースとドレインの間に伝えることができる。一般に、ＮＦＥＴの閾値電圧は正であり、ＰＦＥＴの閾値電圧は負である。しかしながら、両方の型のデバイスの閾値を、それらの絶対値のみで言及することが、当技術分野において通例となっている。ＦＥＴデバイスの場合、閾値は固有の属性である。
ＦＥＴデバイスが、一般に１００ｎｍ未満のゲート長を有するより小さいサイズまで縮小されると、閾値電圧を設定する伝統的な方法、すなわち本体の調整及びチャネル・ドーピングによる方法は、有効性が弱まる。ＦＥＴが通常約２Ｖ未満の範囲で動作する小型ＦＥＴの閾値を決定するのに、ゲート材料の有効仕事関数及びゲート絶縁体の特性は重要な要因になっている。性能主導型技術の方向は、ゲート絶縁体のために金属ゲート及び高ｋ誘電体を使用することに向かっている。しかしながら、性能又は処理の観点から、ゲート絶縁体における特定の金属ゲート及び特定の高ｋ誘電体の最適な組み合わせが、ＮＦＥＴデバイス及びＰＦＥＴデバイスの両方にとって最適な閾値をもたらすことはできない。
高ｋ材料を含むゲート誘電体を酸素に曝露することにより、ゲートの仕事関数をｐ＋シリコンの仕事関数に近づけた場合と同じ方向に、デバイスの閾値がシフトされることが知られている。このことにより、ＰＦＥＴの閾値が低下し、すなわちＰＦＥＴの閾値がより小さい負の電圧になり、ＮＦＥＴの閾値が上がる、すなわちＮＦＥＴの閾値がより大きい正の電圧になる。このような酸素曝露（oxygen exposure）は、比較的低温で行なうことが好ましく、同じく好ましくは、後から高温の処理を行なうべきではない。従って、このような閾値のシフト動作は、デバイス製造の後の方に、一般的にはソース及びドレインが活性化された後に行なわれるべきである。この要件は、例えば、ゲート及びゲート側壁が全て所定の位置にあり、ゲート絶縁体が種々の材料の幾つかの層の下に遮蔽されるなどの、実質的に処理の大部分が既に実行された製造プロセスの時点で、ゲート誘電体内の高ｋ材料を露出させる必要があることを意味する。しかしながら、酸素が周辺からゲート絶縁体に達するための経路が存在し得る。この経路は、いわゆるライナの中にあってもよい。ライナ、すなわち本質的に全ての構造体の上、特にゲート及びソース／ドレイン領域の上に共形に（conformally）堆積される薄い絶縁層を用いることは、ＣＭＯＳ処理における標準的技法である。デバイスの閾値を調整するために、関心ある特性は、ライナが酸素を通す必要があるということである。ライナを通る酸素の拡散に起因する閾値のシフトが、既に報告されている：非特許文献１。
異なる型のデバイスの閾値を独立して調整できることが好ましい、つまり、他方の型のデバイスの閾値に影響を及ぼすことなく、一方の型のデバイスの閾値を調整するように、酸素曝露のような閾値調整技術を用いることが望まれる。本発明の実施形態は、ライナを有することによりデバイスの閾値を選択的に調整し、一方の型のＦＥＴについての酸素拡散を可能にしながら、酸素が実質的に通れなくなるように他方の型のＦＥＴのライナを変更することを教示する。
図１は、本発明の実施形態による、化学的に堆積された酸化物ライナを有する１つの型のデバイスを備えたＣＭＯＳ構造体の概略的な断面を示す。製造のこの段階において、ＣＭＯＳ構造体は、低温酸化に曝されるように適合され、このことが、ＦＥＴの一方についての閾値のシフトをもたらし得る。閾値のシフトは、どちらの型のデバイスがゲート絶縁体への酸素の拡散を可能にするかに応じて、ＰＦＥＴの閾値が低下し、ＮＦＥＴの閾値が上がるというものである。
図１は、２つのデバイス、すなわち、ＣＭＯＳ構造体を構成する少なくとも１つのＮＦＥＴ及びＰＦＥＴデバイスのうちの１つのＮＦＥＴ及び１つのＰＦＥＴを示す。図１においては、２つのデバイスのどちらがＮＦＥＴであり、どちらがＰＦＥＴであるかは、指定されていない。本発明の実施形態は、どちらの型のデバイスすなわちＮＦＥＴ又はＰＦＥＴの閾値が、酸素曝露によって調整されるかに関して、両方の場合をカバーしている。従って、第１の型及び第２の型のＦＥＴデバイスが説明されるが、第１の型がＮＦＥＴである場合、第２の型はＰＦＥＴであり、逆に、第１の型がＰＦＥＴである場合、第２の型はＮＦＥＴであることが理解される。
当技術分野において周知のように、それらがＦＥＴデバイスの標準的な構成部品であるので、本発明の実施形態の要素に加えて、図が幾つかの他の要素を示すことが理解される。デバイス本体５０は、一般的には、単結晶Ｓｉベース材料でできている。本発明の代表的な実施形態においては、Ｓｉベース材料の本体５０は、本質的に単結晶Ｓｉである。本発明の例示的な実施形態において、デバイス本体５０は基板の一部である。基板は、バルク、又は半導体オン・インシュレータ（ＳＯＩ）、完全空乏型又は部分的空乏型、ＦＩＮ型、或いはいずれかの他の種類のような、電子技術分野において周知の任意の型にすることができる。また、基板は、デバイス本体を取り囲む種々のネスト状配置において、種々の導電型の種々のウェルを有することができる。波状の破線の境界で示されるように、図は、典型的には、例えばプロセッサのような電子チップのほんの一部だけを示す。当技術分野において周知のいずれかの方法によって、デバイスを互いから分離することができる。これが当技術分野において利用可能な典型的な最新の分離技術であるので、図は、浅いトレンチ９９の分離スキームを示す。デバイスは、ソース／ドレイン延長部４０、シリサイド化されたソース及びドレイン４１、並びにゲート５５、５６上のシリサイド４２を有する。当業者には分かるように、これらの要素は全てそれぞれの特徴を有する。従って、本開示の図に共通の表示番号が用いられるとき、これは、本発明の実施形態の観点から、こうした要素のそれぞれの特徴が重要ではないためである。図１は、デバイスのソース及びドレインが既に製造されていることを示す。ＣＭＯＳ処理においては、典型的には、ソース／ドレインの製造中、温度と曝露時間の組み合わせを意味する最高温度−バジェットが達成される。図１のＣＭＯＳ構造体については、ソース及びドレインが既に製造されているので、こうした高温の製造ステップは既に実行されており、更なる高温処理を施す必要はない。本発明の実施形態の意図の場合、高温−バジェットに曝すことは、ソース／ドレイン製造に用いられるものと同等の熱処理を意味する。
デバイスは、標準的な側壁スペーサ３０、６０を有する。本発明の実施形態については、スペーサ材料は、酸素を通さないことが好ましいという点でのみ重要である。こうしたスペーサのために当技術分野において用いられる典型的な材料は、例示的な酸素ブロッキング材料である窒化物（ＳｉＮ）である。一般的には、第１の型のＦＥＴデバイスのスペーサ３０及び第２の型のＦＥＴデバイスのスペーサ６０は、同じ処理ステップ中に製造され、同じ材料である。しかしながら、ゲート・スタック５５、５６は互いとは異なっていてもよく、ライナ２２、２１は意図的に互いとは異なるので、２つの型のデバイスのスペーサ３０、６０の詳細な形状は異なるものである可能性が高い。第１の型のＦＥＴデバイスのゲート５５及び第２の型のＦＥＴデバイスのゲート５６は、通常、典型的には層内にそれぞれの内部構造体を有する。２つの型のデバイスの、ゲート・スタック５５、５６とも呼ばれるゲートは、互いに独立して処理することができ、典型的には、異なる構造体を有する。
第１の型のＦＥＴデバイスは第１のゲート絶縁体１０を有し、第２の型のＦＥＴデバイスは第２のゲート絶縁体１１を有する。どちらのゲート絶縁体も、高ｋ誘電体を含む。こうした高ｋ誘電体は、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯ、ＨｆＳｉＯＮ、及び／又はそれらの混合物とすることができる。当技術分野において周知のように、それらの共通の特性は、約３．９の値を有する標準的な酸化物（ＳｉＯ２）のゲート絶縁体材料のものより大きい誘電率を保有することである。本発明の実施形態においては、第１の型のＦＥＴデバイスのゲート絶縁体１０及び第２の型のＦＥＴデバイスのゲート絶縁体１１は、同じ高ｋ材料を含んでもよく、又は、異なる高ｋ材料を有してもよい。本発明の典型的な実施形態においては、両方のゲート絶縁体１０、１１内に存在する共通の高ｋ材料は、ＨｆＯ２である。高ｋ誘電体以外に、各ゲート絶縁体１０、１１は、他の構成部品も同様に有することができる。典型的には、本発明の実施形態においては、非常に薄い、約１ｎｍ未満の化学的に堆積された酸化物が、高ｋ誘電体層とデバイス本体５０との間に存在し得る。しかしながら、第１のゲート絶縁体１０又は第２のゲート絶縁体１１についての、単に高ｋ誘電体を含有するだけではない、ありとあらゆる内部構造体も、或いは如何なる構造体の欠如も、本発明の実施形態の範囲内にある。本発明の例示的な実施形態においては、薄い化学的ＳｉＯ２を覆っているＨｆＯ２は、ゲート絶縁体として用いられ、約０．６ｎｍから１．２ｎｍまでの間の等価酸化物厚を有する。
第２の型のＦＥＴデバイスは、第２のライナ２１を有する。ライナは、当技術分野において周知であり、標準的なＣＭＯＳ処理においてたびたび用いられる。このようなライナの材料は、酸化物、典型的には二酸化シリコン（ＳｉＯ２）である。ライナの伝統的な役割は、種々の処理ステップ中、特にエッチング・ステップ中のゲートの保護である。こうしたライナは、典型的には、窒化物及びシリコンに対する選択的なエッチング特性を有する。典型的にはＳｉＯ２である第２のライナ２１の材料は、酸素がこれを通って拡散し、ゲート誘電体に達するのを可能にする。ライナの大きい表面領域がスペーサ６０に覆われ、スペーサは、ライナ２１のエッジにおいて、スペーサの下方において、ゲートの上部に隣接して、酸素をブロックするが、酸素は、ライナ２１に入り、ゲート絶縁体１１に達し、所望の所定の量だけ第２の型のＦＥＴの閾値電圧をシフトさせることができる。
全ての図と同様に、図１は概略的な表示に過ぎないことが理解される。当技術分野において周知のように、図内に存在するよりずっと多くの要素が構造体内に存在し得るが、これらは本発明の実施形態の範囲に影響を及ぼすものではない。こうした要素は、一例として、ライナとゲートとの間にある何らかの更なる層とすることができる。このような頻繁に用いられる１つの型の層は、いわゆるオフセット、又はソース／ドレイン、スペーサと呼ばれ、これらは、ソース／ドレインの製造に役立つ。
第１の型のＦＥＴデバイスは、第１のライナ２２を有する。第１のライナ２２は、第２のライナ２１よりずっと薄くすることができる。第１のライナ２２の厚さの範囲は、約０．２ｎｍから１．２ｎｍまでの間の範囲にあり、典型的には、約０．４ｎｍから０．８ｎｍまでの間である。第１のライナはまた、酸化物（ＳｉＯ２）からなる。第１のライナが酸化物からなるので、酸素は第１のライナを通ることができる。しかしながら、第１のライナ２２の厚さは、第２のライナ２１のものよりも著しく薄く、第２のライナは、典型的には３ｎｍを上回る厚さである。従って、十分な時間が与えられた場合、酸素は第１のライナ２２を通過できるものの、より厚い第２のライナ２１を通過するよりも第１のライナ２２を通過する酸素の量は少ない。酸素曝露による閾値シフト技術に必要とされる時間は、通常、多くとも数時間である。製造において、十分な量の酸素が第２のライナ２１を横断し、第２のゲート絶縁体１１に達し、第２の型のＦＥＴについての所望の閾値シフトに影響を及ぼす間、本質的に、酸素は第１のライナ２２を横断せず、第１の型のＦＥＴの閾値は変わらないままである。このような結果は、本発明の実施形態によって求められる所望の結果である。
第１のライナ２２は、典型的には、これが製造された方法に言及する、いわゆる化学酸化物である。こうした化学酸化物の堆積は、当技術分野において周知である。その最小の厚さの範囲において、第１のライナ２２は、ある程度まで不連続であることが可能である。一般に、本発明の実施形態については、第１のライナの厚さは、エッチング・ステップ中にゲートを保護する役割に応じるのに十分に厚くなるような範囲で選択され、エッチング・ステップは、主として、スペーサの製造中に行なわれ、その間、第１のライナ２２は第２のライナ２１と比べて薄くしなければならず、その結果、実質的に酸素の通過を防止することができる。この技術は、制御された方法で酸化物の非常に薄い均一な層を生成できるので、第１のライナ２２を化学的に堆積する技術が選択される。
更なる説明及び図は、図１の構造体をもたらすことに関連する処理ステップのみを提示することができる。ＮＦＥＴ、ＰＦＥＴ及びＣＭＯＳの製造は、当技術分野において非常に良く確立されている。こうした処理に必要とされる多数のステップが存在し、各ステップは、当業者には周知の事実上無限の変形を有し得ることが理解される。開示されたデバイス構造体を製造するために、周知の処理技術の全範囲が利用可能であり、本発明の実施形態に関連したプロセス・ステップだけを詳述することが、さらに理解される。
図２は、本発明の実施形態による、ＣＭＯＳ構造体の処理における最初の段階の概略的な断面を示す。第１の型のＦＥＴデバイスにおいて、第１のゲート絶縁体１０が、これが第１の高ｋ誘電体を含むように実装された。第１のゲート絶縁体１０は、本質的に、それ自体が高ｋ誘電体でできていてもよく、或いは、例えば二酸化シリコン等のような更に別の誘電体と組み合わせて実装することもできる。一時的ライナ２０が、本質的に、第１の型のＦＥＴの全ての上、特にゲート５５の上、及びソース／ドレイン４０領域の上に共形に堆積される。このライナの「一時的」の名は、後の処理ステップにおいて、これが除去され、第１のライナ２２と置き換えられるという事実を反映する。一時的なライナ２０は、本質的に、酸化物材料、典型的にはＳｉＯ２からなる。この一時的ライナ２０は、第２の型のＦＥＴの第２のライナ２１に類似しており、通常、ソース／ドレインの製造と関係した種々の処理ステップ中にゲートを保護する。一時的ライナ２０は、第２のライナ２１と同程度の厚さであり、従って、一時的ライナ２０は、第１のゲート絶縁体１０への酸素の通過を防止するように適合されていない。
図２はまた、第２の型のＦＥＴデバイスにおいて、第２のゲート絶縁体１１が、この第２のゲート絶縁体が第２の高ｋ誘電体を含むように実装されていることも示す。第２のゲート絶縁体１１は、本質的には、それ自体が高ｋ誘電体でできていてもよく、或いは、例えば二酸化シリコン等のような更に別の誘電体と組み合わせて実装することもできる。第２のライナ２１は、本質的に、第２の型のＦＥＴデバイスの全ての上、特にゲート５６の上、及びソース／ドレイン４０領域の上に共形に堆積される。第２のライナ２１は、実質的に、酸化物材料、典型的にはＳｉＯ２からなる。
全てが図２におけるような構造体につながる、多くの可能な製造の経路は、当技術分野において周知である。ここでの説明において与えられた特定の詳細は、制限的に解釈されることを意図するものではない。本発明の代表的な実施形態においては、一時的ライナ２０及び第２のライナ２１は、単一の処理イベント中に堆積され、よって、実質的に同一の特性を有する。これらのライナ２０、２１はまた、製造における異なるステップの際に堆積させてもよく、これらは、例えば、厚さ又は正確な組成のような同一の特徴を有していないことがある。第１のゲート絶縁体１０及び第２のゲート絶縁体１１における高ｋ材料についても同様の問題点を有している。本発明の代表的な実施形態において、それらの高ｋ材料は、異なる処理ステップの際に堆積させてもよく、同じ材料のものであっても又は同じ材料のものでなくてもよい。しかしながら、同様に、同じ処理ステップにおいてゲート絶縁体を堆積させることもできる。本発明の例示的な実施形態においては、第１のゲート絶縁体１０及び第２のゲート絶縁体１１における高ｋ材料は、例えばＨｆＯ２などの同じ材料のものである。
第１の型のＦＥＴのゲート５５及び第２の型のＦＥＴデバイスのゲート５６は、それ自体が複合構造体であってもよい。第１の型のＦＥＴデバイスの閾値は、酸素曝露中に調整されないように選択されるので、第１の型のＦＥＴデバイスの閾値電圧が最終的に所望の値になるように、第１の型のＦＥＴデバイスのゲート５５の組成を適切に選択する必要がある。このために、第１の型のＦＥＴデバイスのゲート５５は、注意深く選択された、いわゆるキャップ層５５´´を含むことができる。こうしたキャップ層は、当技術分野において周知であり、例えば、非特許文献２により提示されている。キャップ層５５´´は、ランタン（Ｌａ）を含むことができ、適切な処理の下で所望の閾値をもたらすことができる。本発明の典型的な実施形態において、第１の型のＦＥＴデバイスのゲート５５はまた、例えば、Ｗ、Ｔａ、又は当技術分野において周知の他のもののような金属５５´を含むこともできる。同様に、第２の型のＦＥＴデバイスのゲート５６はまた、例えば、金属層５６´のような内部構造体を有することもできる。この金属層５６´は、第２のゲート絶縁体１１と直接接触していてもよい。第２の型のＦＥＴデバイスのゲート５６´のための金属も、Ｗ、Ｔａ、又はゲートの製造に適していることが知られている他の金属となるように選択することができる。一般的には、ゲートの一部となるのに適していると考えられる金属は、Ｍｏ、Ｍｎ、ＴａＮ、ＴｉＮ、ＷＮ、Ｒｕ、Ｃｒ、Ｔａ、Ｎｂ、Ｖ、Ｗ、Ｍｎ、Ｒｅ及びそれらの組み合わせを含むことができる。第１のＦＥＴデバイスのゲート５５及び第２の型のＦＥＴデバイスのゲート５６の金属層５５´、５６´は、同じ材料で製造することができる。アモルファスシリコン（∀−Ｓｉ）及びポリシリコン層のような、製造されたままのゲート・スタック内に存在する更に別の層が存在し得る。後続の図において、ゲートの可能な内部構造体は示されないが、図２に示される処理の段階でこうした構造体が存在した場合、ゲートのその内部構造体は、変化せず、さらなる製造の間ずっと、そして完了したデバイス内に同様に存在することが理解される。図は、この段階までに、通常、ソース／ドレイン延長部４０が処理を終えていることも示す。
図３は、本発明の実施形態による、ＣＭＯＳ構造体の処理における次の段階の概略的な断面を示す。プロセスは、第１の型のＦＥＴにおいて、一時的ライナ２０がエッチングによって完全に除去された段階で示されている。通常、マスキング及び希釈ＨＦによるエッチングを必要とし、一時的ライナ２０のようなライナを選択的に除去し、ゲート５５のような他の構造体を完全な状態にすることができるエッチング・ステップは、当業者には周知である。第１の型のＦＥＴの領域が処理される間、当業者には周知のブロッキング・マスク１５０が、第２の型のＦＥＴの領域を保護する。
図４は、化学酸化物ライナが堆積された、本発明の実施形態によるＣＭＯＳ構造体の処理における段階の概略的な断面を示す。ゲート５５及び第１のゲート絶縁体１０を含む第１の型のＦＥＴは、共形に堆積された酸化物ライナ、すなわち第１のライナ２２に覆われている。化学的手段による酸化物の形成は、当技術分野において周知である。こうした化学的形成により、制御された方法で非常に薄く均一な酸化物の層を生成することができる。本発明の代表的な実施形態における第１のライナ２２の厚さは、約０．２ｎｍから１．２ｎｍまでの間になるように選択され、好ましい範囲は、約０．４ｎｍから０．８ｎｍまでの間である。第１のライナ２２のこの酸化物は、ＲＣＡ洗浄としても当技術分野において周知の従来のＳＣ１ ＳＣ２プロセスを用いて形成することができる。
図４に示される処理に続いて、当技術分野において周知の一連の標準的なステップが続くことができる。こうしたステップは、ソース及びドレインを製造し活性化させること、ソース／ドレイン４１及びゲートの上にシリサイド４２を形成すること、両方のデバイスのスペーサ３０、６０を処理することを含むことができる。本発明の実施形態の観点から、スペーサ３０、６０についての関心ある特性は、スペーサがライナ２１、２２と界接する酸素の入口をブロックするので、スペーサは、酸素を通さないという点である。スペーサ３０、６０のために用いられる通常の材料は、酸素を効果的にブロックする窒化物（ＳｉＮ）である。これらのステップが完了すると、図１に示され、図１を参照して前に説明された所望の構造体が得られる。
図５は、酸素曝露により１つの型のデバイスの閾値がシフトされる、本発明の実施形態によるＣＭＯＳ構造体の処理における段階の概略的な断面を示す。酸素曝露１０１は、炉又は急速熱アニールによって約２００℃〜３５０℃の低温で行なうことができる。酸素曝露１０１時間は、約２分から約１５０分まで広く変わり得る。曝露時間の間、第１のライナ２２の極度の薄さにより、酸素が第１のゲート絶縁体１０に達しないよう実質的にブロックされるが、酸素は、第２のゲート絶縁体１１に達することができる。閾値のシフト量は、酸素曝露のパラメータ、主として処理の温度及び時間によって決まる。本発明の実施形態において、２５０ｍＶから３００ｍＶまでの範囲までの閾値のシフトを達成することができる。
酸素曝露が、所定のチップ又はプロセッサの全ての第２の型のＦＥＴデバイスに影響を及ぼす必要はない。汎用の窒化物マスキングを用いて、第２の型のＦＥＴデバイスの一部分について酸素の通過を遮蔽することができる。このように、少なくとも２つの異なる閾値の第２の型のＦＥＴデバイスを有するように、チップ及びプロセッサを製造することができる。さらに、必ずしも、所定のチップ又はプロセッサ上の第１の型のＦＥＴデバイスの全てのライナとして、化学的酸化物ライナ２２を実装する必要はない。従って、所定のチップ又はプロセッサ上に、第１の型のＦＥＴデバイスについての少なくとも２つの異なる閾値を有することもできる。閾値は、約２５０ｍＶ〜３００ｍＶまで異なり得るが、多くの場合、約５０ｍＶ〜１００ｍＶの閾値の差は、幾つかの回路にとって既に大きな値である。多数の閾値のデバイスが有用であることを見出し得る回路の例は、信号処理及び通信プロセッサにおける回路等を含む。
酸素曝露ステップの後、ＣＭＯＳ構造体及びその回路への配線を、当業者には周知の標準的なステップで完了することができる。
図６は、本発明の実施形態を組み込む少なくとも１つのＣＭＯＳ構造体を含むプロセッサの概念図を示す。こうしたプロセッサ９００は、高ｋゲート誘電体、金属を含むゲート、及び約０．２ｎｍから１．２ｎｍまでの間の厚さを有する酸化物からなるライナを有するＦＥＴを備えた少なくとも１つのＣＭＯＳ構造体１００を含む、少なくとも１つのチップ９０１を有する。プロセッサ９００は、本発明の実施形態から恩恵を受けることができる任意のプロセッサとすることができる。開示される構造体の実施形態により製造されるプロセッサの代表的な実施形態は、一般にコンピュータの中央処理複合体に見出されるデジタル・プロセッサ、一般に信号処理及び通信装置に見出される混合したデジタル／アナログ・プロセッサ等である。
上記の教示に照らして、本発明の多くの修正及び変形が可能であり、当業者には明らかになり得る。本発明の範囲は、添付の特許請求の範囲によって定められる。
１０：第１のゲート絶縁体
１１：第２のゲート絶縁体
２０：一時的ライナ
２１：第２のライナ
２２：第１のライナ
３０、６０：側壁スペーサ
４０：ソース／ドレイン延長部
４１：シリサイド化されたソース及びドレイン
４２：シリサイド
５０：デバイス本体
５５、５６：ゲート
５５´、５６´：金属層
５５´´：キャップ層
９９：浅いトレンチ
１００：ＣＭＯＳ構造体
１０１：酸素曝露
１５０：ブロッキング・マスク
９００：プロセッサ
９０１：チップ

Claims (9)

  1. ＣＭＯＳ構造体を処理する方法であって、
    第１の型のＦＥＴデバイスにおいて、第１の高ｋ誘電体を含む第１のゲート絶縁体をゲートに実装し、一時的ライナを製造することと、
    前記第１の型のＦＥＴデバイスにおいて、エッチングによって前記一時的ライナを完全に除去することと、
    前記第１の型のＦＥＴデバイスにおいて、前記一時的ライナの代わりに、０．２ｎｍから１．２ｎｍまでの間の第１の厚さを有する化学酸化物の第１のライナを前記ゲート及び前記第１のゲート絶縁体の側壁に堆積させることと、
    第２の型のＦＥＴデバイスにおいて、第２の高ｋ誘電体を含む第２のゲート絶縁体をゲートに実装し、酸化物からなり、前記第１の厚さよりも少なくとも３倍厚くなるように選択される第２の厚さを有する第２のライナを当該ゲート及び第２のゲート絶縁体の側壁に製造することと、
    前記第１及び第２のライナに酸素を通さない側壁スペーサを製造することと、
    前記第１の型のＦＥＴデバイス及び前記第２の型のＦＥＴデバイスを酸素に曝露することであって、酸素は前記第２のライナを通って前記第２のゲート絶縁体の前記第２の高ｋ誘電体に達する、前記曝露することと、
    前記第２の型のＦＥＴデバイスの閾値電圧の所定のシフトを引き起こすことであって、前記第１の厚さの前記第１のライナ及び前記側壁スペーサのために、酸素は前記第１のゲート絶縁体の前記第１の高ｋ誘電体に通ることが防止され、前記第１の型のＦＥＴデバイスの閾値電圧は変わらないままである、前記引き起こすことと、
    を含む方法。
  2. 前記第１の型のＦＥＴデバイスは、ＰＦＥＴデバイスとなるように選択され、前記第２の型のＦＥＴは、ＮＦＥＴデバイスとなるように選択される、請求項１に記載の方法。
  3. 前記第１の型のＦＥＴデバイスは、ＮＦＥＴデバイスとなるように選択され、前記第２の型のＦＥＴデバイスは、ＰＦＥＴデバイスとなるように選択される、請求項１に記載の方法。
  4. 前記第１の高ｋ誘電体及び前記第２の高ｋ誘電体は、同じ材料のものになるように選択される、請求項１に記載の方法。
  5. 前記同じ材料は、ＨｆＯ２であるように選択される、請求項４に記載の方法。
  6. 前記第１の型のＦＥＴデバイス及び前記第２の型のＦＥＴデバイスの上に単一の酸化物層を堆積させ、前記単一の酸化物層から前記一時的ライナ及び前記第２のライナを製造することをさらに含む、請求項１に記載の方法。
  7. 前記第１の型のＦＥＴデバイスにおいて、第１の金属を含む第１のゲートを実装することと、
    前記第２の型のＦＥＴデバイスにおいて、第２の金属を含む第２のゲートを実装することと、
    をさらに含む、請求項１に記載の方法。
  8. 前記第１のゲートについて、前記第１のゲート絶縁体と前記第１の金属との間に挟まれるようにキャップ層を処理することをさらに含む、請求項７に記載の方法。
  9. 前記第２のゲートについて、前記第２の絶縁体と直接接触するように前記第２の金属を処理することをさらに含む、請求項７に記載の方法。
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