JP5238627B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。
従来、微細なＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）素子において十分なゲート容量を確保するために、ゲート絶縁膜の薄膜化が推し進められてきたが、その結果、トンネル現象によるゲート−基板間のリーク電流が増加するという問題が発生するようになっている。
そこで、ゲート絶縁膜の材料に高誘電率材料を用いることにより、トンネル現象の発生を抑えるという技術が用いられている。一方、高誘電率ゲート絶縁膜中には固定電荷が発生し、これにより閾値電圧がシフトすることが知られている（例えば、特許文献１参照）。
特開２００８−０１０６１１号公報
本発明の目的は、各々ばらつきの少ない異なる閾値電圧を有する複数のトランジスタを備えた半導体装置およびその製造方法を提供することにある。
本発明の一態様は、半導体基板上に形成された高誘電率材料を母材料とする第１のゲート絶縁膜、前記第１のゲート絶縁膜上に形成された第１のゲート電極、および前記第１のゲート電極の側面上に前記第１のゲート絶縁膜に接するように形成されたＳｉＮを主成分とする絶縁材料からなる第１の側壁、を有する第１のトランジスタと、前記半導体基板上に形成された高誘電率材料を母材料とする第２のゲート絶縁膜、前記第２のゲート絶縁膜上に形成された第２のゲート電極、および前記第２のゲート電極の側面上に前記第２のゲート絶縁膜に接するように形成されたＳｉＮを主成分とする絶縁材料からなる第２の側壁、を有する第２のトランジスタと、を有し、前記第２の側壁は、前記第１の側壁よりも、単位体積当たりのＳｉ−Ｈ結合とＮ−Ｈ結合の存在比、単位体積当たりのＣｌの量、および単位体積当たりのＨの量の少なくともいずれか１つが大きく、前記第２のトランジスタの閾値電圧は、前記第１のトランジスタの閾値電圧よりも高い半導体装置を提供する。
本発明の他の態様は、半導体基板上に第１の領域と第２の領域とを分離する素子分離領域を形成する工程と、前記第１の領域の前記半導体基板上に、高誘電率材料からなる第１のゲート絶縁膜を介して第１のゲート電極を形成し、前記第２の領域の前記半導体基板上に、誘電率材料からなる第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、前記第１のゲート電極の側面上に、前記第１のゲート絶縁膜に接するように、ＳｉＮを主成分とする絶縁材料からなる第１の側壁を形成する工程と、前記第２のゲート電極の側面上に、前記第２のゲート絶縁膜に接するように、ＳｉＮを主成分とする絶縁材料からなる第２の側壁を形成する工程と、を含み、前記第１の側壁の形成条件と前記第２の側壁の形成条件は、成膜方法、Ｓｉの原料、および成膜温度の少なくともいずれか１つにおいて異なり、前記第１の側壁中および前記第２の側壁を形成することにより、前記第１の絶縁膜中の固定電荷の量と前記第２の絶縁膜中の固定電荷の量に差異が生じる、半導体装置の製造方法を提供する。
本発明によれば、各々ばらつきの少ない異なる閾値電圧を有する複数のトランジスタを備えた半導体装置およびその製造方法を提供することができる。
本発明の第１の実施の形態に係る半導体装置の断面図。 それぞれ異なる条件下で形成したオフセットスペーサを有する４種類のｎ型ＭＩＳＦＥＴの閾値電圧を表すグラフ。 それぞれ異なる条件下で形成したオフセットスペーサを有する４種類のｐ型ＭＩＳＦＥＴの閾値電圧を表すグラフ。 （ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 （ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第２の実施の形態に係る半導体装置の断面図。 本発明の第３の実施の形態に係る半導体装置の断面図。 本発明の第４の実施の形態に係る半導体装置の断面図。
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１ａの断面図である。半導体装置１ａは、半導体基板２上に素子分離領域３により電気的に分離された低閾値電圧ＭＩＳＦＥＴ１０および高閾値電圧ＭＩＳＦＥＴ２０を有する。
高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧は、低閾値電圧ＭＩＳＦＥＴ１０の閾値電圧よりも高い。すなわち、低閾値電圧ＭＩＳＦＥＴ１０および高閾値電圧ＭＩＳＦＥＴ２０がｎ型ＭＩＳＦＥＴであり、両者の閾値電圧がともに正の値を有する場合は、高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧の大きさ（閾値電圧の絶対値）は、低閾値電圧ＭＩＳＦＥＴ１０の閾値電圧の大きさよりも大きい。また、低閾値電圧ＭＩＳＦＥＴ１０および高閾値電圧ＭＩＳＦＥＴ２０がｐ型ＭＩＳＦＥＴであり、両者の閾値電圧がともに負の値を有する場合は、高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧の大きさは、低閾値電圧ＭＩＳＦＥＴ１０の閾値電圧の大きさよりも小さい。
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
低閾値電圧ＭＩＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面上にゲート絶縁膜１１に接するように形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１５と、半導体基板２内のゲート電極１２の両側に形成されたソース・ドレイン領域１４と、を有する。なお、図示しないが、半導体基板２中の低閾値電圧ＭＩＳＦＥＴ１０下の領域に、ウェルが形成されていてもよい。
高閾値電圧ＭＩＳＦＥＴ２０は、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の側面上にゲート絶縁膜２１に接するように形成されたオフセットスペーサ２３と、オフセットスペーサ２３の側面に形成されたゲート側壁２５と、半導体基板２内のゲート電極２２の両側に形成されたソース・ドレイン領域２４と、を有する。なお、図示しないが、半導体基板２中の高閾値電圧ＭＩＳＦＥＴ２０下の領域に、ウェルが形成されていてもよい。
ゲート絶縁膜１１、２１は、高誘電率を有する高誘電率材料を母材料とする材料からなる。ここで、母材料とは、ゲート絶縁膜１１、２１を構成する主たる材料をいう。ゲート絶縁膜１１、２１は、母材料の他に不純物を含んでもよい。例えば、後述するオフセットスペーサ１３、２３の形成により導入されるＨ、Ｃｌ等の元素を不純物として含んでもよい。高誘電率材料としては、例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系化合物、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系化合物が用いられる。
一般に、高誘電率材料を母材料とするゲート絶縁膜を用いた場合、ゲート絶縁膜中の固定電荷により、ＭＩＳＦＥＴの閾値電圧がシフトすることが知られている。
なお、低閾値電圧ＭＩＳＦＥＴ１０および高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧を補助的に調整する目的で、ゲート絶縁膜１１、２１中にＬａ、Ｍｇ、Ａｌ、Ｇｅ等の不純物を導入してもよい。また、ゲート絶縁膜１１、２１には、これらの不純物のうちそれぞれ異なるものが導入されてもよく、また、どちらか一方にのみこれらの不純物が導入されてもよい。
ゲート電極１２は、ゲート絶縁膜１１上に形成された金属層１２ａと、金属層１２ａ上に形成された半導体層１２ｂを含む。また、ゲート電極２２は、ゲート絶縁膜２１上に形成された金属層２２ａと、金属層２２ａ上に形成された半導体層２２ｂを含む。
金属層１２ａ、２２ａは、ゲート電極１２、２２の空乏化を防ぐメタルゲートとしての機能を有する。金属層１２ａ、２２ａは、例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｒｕや、それらの窒化物、炭化物、Ｓｉとの化合物（ＴｉＮ、ＴａＳｉＮ、ＴａＣ等）からなる。
半導体層１２ｂ、２２ｂは、導電型不純物を含む、多結晶Ｓｉ、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。また、半導体層１２ｂ、２２ｂの上部または全体にシリサイド層が形成されてもよい。ゲート電極１２、２２の上部に半導体層１２ａ、２２ａを形成することにより、従来の多結晶Ｓｉゲート電極プロセスとの整合性を向上させることができる。
ゲート側壁１５、２５は、例えばＳｉＮからなる単層構造や、例えばＳｉＮとＳｉＯ２からなる２層構造を有し、更には３層以上の構造を有してもよい。
ソース・ドレイン領域１４、２４は、導電型不純物を半導体基板２に注入することにより形成される。また、ソース・ドレイン領域１４、２４の上部にシリサイド層が形成されてもよい。
オフセットスペーサ１３、２３は、ＳｉＮを主成分とする絶縁材料からなる。オフセットスペーサ１３、２３の厚さは、ソース・ドレイン領域１４、２４のエクステンション領域の端部の位置を決定する要素となる。
オフセットスペーサ１３とオフセットスペーサ２３は、成膜方法、成膜に用いるＳｉの原料、または成膜温度の少なくともいずれか１つが異なる。
具体的には、オフセットスペーサとしてのＳｉＮ膜をＣＶＤ（Chemical Vapor Deposition）法により形成する場合、ＡＬＤ（Atomic Layer Deposition）法により形成する場合と比較して、ＭＩＳＦＥＴの閾値電圧は高くなる。すなわち、ｎ型ＭＩＳＦＥＴの閾値電圧の大きさは大きくなり、ｐ型ＭＩＳＦＥＴの閾値電圧の大きさは小さくなる。
この理由の１つとして、ＣＶＤ法を用いた場合、ＡＬＤ法を用いる場合と比較して、ＳｉＮ膜中の単位体積当たりのＳｉ−Ｈ結合とＮ−Ｈ結合の存在比（Ｓｉ−Ｈ結合数／Ｎ−Ｈ結合数）が大きくなることが考えられる。オフセットスペーサ中のＳｉ−Ｈ結合とＮ−Ｈ結合の存在比が増加すると、ゲート絶縁膜中の負の固定電荷が増加（正の固定電荷が減少）すると考えられる。
このため、オフセットスペーサ１３とオフセットスペーサ２３の成膜方法を異ならせる場合は、ＣＶＤ法を用いて高閾値電圧ＭＩＳＦＥＴ２０のオフセットスペーサ２３を形成し、ＡＬＤ法を用いて低閾値電圧ＭＩＳＦＥＴ１０のオフセットスペーサ１３を形成する。これにより、高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧を低閾値電圧ＭＩＳＦＥＴ１０の閾値電圧よりも高くすることができる。
なお、ＣＶＤ法とＡＬＤ法の組み合わせ以外にも、高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧が低閾値電圧ＭＩＳＦＥＴ１０の閾値電圧よりも高くなるような成膜方法の組み合わせを用いることができる。
また、オフセットスペーサとしてのＳｉＮ膜のＳｉの原料としてＤＣＳ（dichlorosilane：SiH2Cl2）を用いる場合、ＢＴＢＡＳ（bis[tertiary-butylamino-silane]：SiH2[NH(C4H9)]）を用いる場合と比較して、ＭＩＳＦＥＴの閾値電圧は高くなる。すなわち、ｎ型ＭＩＳＦＥＴの閾値電圧の大きさは大きくなり、ｐ型ＭＩＳＦＥＴの閾値電圧の大きさは小さくなる。
この理由の１つとして、ＤＣＳを用いた場合、ＢＴＢＡＳを用いる場合と比較して、オフセットスペーサ中の単位体積当たりのＣｌ不純物量が大きくなることが考えられる。オフセットスペーサ中の単位体積当たりのＣｌ不純物量が増加すると、ゲート絶縁膜中の負の固定電荷が増加（正の固定電荷が減少）すると考えられる。
このため、オフセットスペーサ１３とオフセットスペーサ２３のＳｉの原料を異ならせる場合は、ＤＣＳを用いて高閾値電圧ＭＩＳＦＥＴ２０のオフセットスペーサ２３を形成し、ＢＴＢＡＳを用いて低閾値電圧ＭＩＳＦＥＴ１０のオフセットスペーサ１３を形成する。これにより、高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧を低閾値電圧ＭＩＳＦＥＴ１０の閾値電圧よりも高くすることができる。
なお、ＤＣＳとＢＴＢＡＳの組み合わせ以外にも、高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧が低閾値電圧ＭＩＳＦＥＴ１０の閾値電圧よりも高くなるようなＳｉの原料の組み合わせを用いることができる。
また、オフセットスペーサとしてのＳｉＮ膜を高い温度条件下で形成する場合、低い温度条件下で形成する場合と比較して、ＭＩＳＦＥＴの閾値電圧は高くなる。すなわち、ｎ型ＭＩＳＦＥＴの閾値電圧の大きさは大きくなり、ｐ型ＭＩＳＦＥＴの閾値電圧の大きさは小さくなる。
この理由の１つとして、高い温度条件下で形成する場合、低い温度条件下で形成する場合と比較して、オフセットスペーサとゲート絶縁膜の反応性が高くなり、ゲート絶縁膜中に導入されるＣｌ、Ｈ等の不純物の量が増加することが考えられる。ゲート絶縁膜中に導入される不純物の量が増加すると、ゲート絶縁膜中の負の固定電荷が増加（正の固定電荷が減少）すると考えられる。
このため、オフセットスペーサ１３とオフセットスペーサ２３の成膜温度を異ならせる場合は、高閾値電圧ＭＩＳＦＥＴ２０のオフセットスペーサ２３を形成する温度を、低閾値電圧ＭＩＳＦＥＴ１０のオフセットスペーサ１３を形成する温度よりも高くする。これにより、高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧を低閾値電圧ＭＩＳＦＥＴ１０の閾値電圧よりも高くすることができる。
なお、この方法によれば、ゲート絶縁膜１１、２１が、同じ高誘電率材料を母材料とする場合であっても、ゲート絶縁膜２１中のＣｌ、Ｈ等の不純物の量がゲート絶縁膜１１中の不純物の量よりも多くなり、高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧を低閾値電圧ＭＩＳＦＥＴ１０の閾値電圧よりも高くすることができる。
従って、高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧をなるべく大きくするためには、成膜方法がＣＶＤ法、Ｓｉの材料がＤＣＳ、成膜温度がなるべく高温、という条件下でオフセットスペーサ２３を形成することが好ましい。また、低閾値電圧ＭＩＳＦＥＴ１０の閾値電圧をなるべく小さくするためには、成膜方法がＡＬＤ法、Ｓｉの材料がＢＴＢＡＳ、成膜温度がなるべく低温でオフセットスペーサ２３のものよりも低温、という条件下でオフセットスペーサ１３を形成することが好ましい。
なお、成膜方法としてＣＶＤ法、Ｓｉ原料としてＤＣＳを用いる場合のＳｉＮ膜の成膜温度は、通常約６００〜８００℃である。また、成膜方法としてＣＶＤ法、Ｓｉ原料としてＢＴＢＡＳを用いる場合のＳｉＮ膜の成膜温度は、通常約５００〜７００℃である。また、成膜方法としてＡＬＤ法、Ｓｉ原料としてＤＣＳを用いる場合のＳｉＮ膜の成膜温度は、通常約４５０〜６５０℃である。また、成膜方法としてＡＬＤ法、Ｓｉ原料としてＢＴＢＡＳを用いる場合のＳｉＮ膜の成膜温度は、通常約４５０〜６５０℃である。
図２に、ｎ型ＭＩＳＦＥＴの閾値電圧とオフセットスペーサの形成条件の関係を調べた実験結果を示す。
図２は、それぞれ異なる条件下で形成したオフセットスペーサを有する４種類のｎ型ＭＩＳＦＥＴの閾値電圧を表すグラフである。縦軸のΔＶｔｈ［Ｖ］は、ゲート長が１０００ｎｍであるｎ型ＭＩＳＦＥＴの閾値電圧の高さを基準とした、ゲート長が５０ｎｍであるｎ型ＭＩＳＦＥＴの閾値電圧の高さである。ゲート長が１０００ｎｍであるｎ型ＭＩＳＦＥＴの閾値電圧の高さを基準としたのは、ゲート長が１０００ｎｍという十分な長さである場合には、ＭＩＳＦＥＴの閾値電圧に固定電荷の影響が出ないと考えられるためである。
図２の一番左側は、成膜方法がＣＶＤ法、Ｓｉの原料がＤＣＳ、成膜温度が７００℃の条件（以下、条件１とする）下でオフセットスペーサを形成した場合のΔＶｔｈ［Ｖ］である。また、左から２番目は、成膜方法がＡＬＤ法、Ｓｉの原料がＤＣＳ、成膜温度が５５０℃の条件（以下、条件２とする）下でオフセットスペーサを形成した場合のΔＶｔｈ［Ｖ］である。また、左から３番目は、成膜方法がＣＶＤ法、Ｓｉの原料がＢＴＢＡＳ、成膜温度が５５０℃の条件（以下、条件３とする）下でオフセットスペーサを形成した場合のΔＶｔｈ［Ｖ］である。また、左から４番目は、成膜方法がＣＶＤ法、Ｓｉの原料がＢＴＢＡＳ、成膜温度が６００℃の条件（以下、条件４とする）下でオフセットスペーサを形成した場合のΔＶｔｈ［Ｖ］である。
条件２の条件１との違いは、成膜方法がＡＬＤ法であり、成膜温度が低い点である。その結果、条件２のΔＶｔｈ［Ｖ］は条件１のΔＶｔｈ［Ｖ］よりも低くなっている。
また、条件３の条件１との違いは、Ｓｉの原料がＢＴＢＡＳであり、成膜温度が低い点である。その結果、条件３のΔＶｔｈ［Ｖ］は条件１のΔＶｔｈ［Ｖ］よりも低くなっている。ただし、条件３のΔＶｔｈ［Ｖ］は条件２のΔＶｔｈ［Ｖ］よりも高いため、ｎ型ＭＩＳＦＥＴにおいては、成膜方法をＣＶＤ法からＡＬＤ法に変えた場合のΔＶｔｈ［Ｖ］の低下量の方が、Ｓｉの原料をＤＣＳからＢＴＢＡＳに変えた場合のΔＶｔｈ［Ｖ］の低下量よりも大きいことがわかる。
また、条件４の条件１との違いは、Ｓｉの原料がＢＴＢＡＳであり、成膜温度が低い点である。その結果、条件３のΔＶｔｈ［Ｖ］は条件１のΔＶｔｈ［Ｖ］よりも低くなっている。一方、条件４の成膜温度は条件３の成膜温度よりも高いため、条件４のΔＶｔｈ［Ｖ］は条件３のΔＶｔｈ［Ｖ］よりも高くなっている。
図３に、ｐ型ＭＩＳＦＥＴの閾値電圧とオフセットスペーサの形成条件の関係を調べた実験結果を示す。
図３は、それぞれ異なる条件下で形成したオフセットスペーサを有する４種類のｐ型ＭＩＳＦＥＴの閾値電圧を表すグラフである。縦軸のΔＶｔｈ［Ｖ］は、ゲート長が１０００ｎｍであるｐ型ＭＩＳＦＥＴの閾値電圧の高さを基準とした、ゲート長が５０ｎｍであるｐ型ＭＩＳＦＥＴの閾値電圧の高さである。
図３の一番左側は、条件１の下でオフセットスペーサを形成した場合のΔＶｔｈ［Ｖ］である。また、左から２番目は、条件２の下でオフセットスペーサを形成した場合のΔＶｔｈ［Ｖ］である。また、左から３番目は、条件３の下でオフセットスペーサを形成した場合のΔＶｔｈ［Ｖ］である。また、左から４番目は、条件４の下でオフセットスペーサを形成した場合のΔＶｔｈ［Ｖ］である。
条件２の条件１との違いは、成膜方法がＡＬＤ法であり、成膜温度が低い点である。その結果、条件２のΔＶｔｈ［Ｖ］は条件１のΔＶｔｈ［Ｖ］よりも低くなっている。
また、条件３の条件１との違いは、Ｓｉの原料がＢＴＢＡＳであり、成膜温度が低い点である。その結果、条件３のΔＶｔｈ［Ｖ］は条件１のΔＶｔｈ［Ｖ］よりも低くなっている。ただし、条件３のΔＶｔｈ［Ｖ］は条件２のΔＶｔｈ［Ｖ］よりも低いため、ｐ型ＭＩＳＦＥＴにおいては、Ｓｉの原料をＤＣＳからＢＴＢＡＳに変えた場合のΔＶｔｈ［Ｖ］の低下量の方が、成膜方法をＣＶＤ法からＡＬＤ法に変えた場合のΔＶｔｈ［Ｖ］の低下量よりも大きいことがわかる。
また、条件４の条件１との違いは、Ｓｉの原料がＢＴＢＡＳであり、成膜温度が低い点である。その結果、条件３のΔＶｔｈ［Ｖ］は条件１のΔＶｔｈ［Ｖ］よりも低くなっている。一方、条件４の成膜温度は条件３の成膜温度よりも高いため、条件４のΔＶｔｈ［Ｖ］は条件３のΔＶｔｈ［Ｖ］よりも高くなっている。
以下に、図２、３に示した実験結果に基づいて推測される、オフセットスペーサの成膜方法、成膜に用いるＳｉの原料、または成膜温度を変化させた場合のｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの閾値電圧の変化について述べる。
まず、２つのｎ型ＭＩＳＦＥＴのオフセットスペーサを、成膜方法が主に異なる２種類の条件でそれぞれ形成した場合の、ｎ型ＭＩＳＦＥＴの閾値電圧とオフセットスペーサの成膜方法との関係について述べる。同様に、２つのｐ型ＭＩＳＦＥＴのオフセットスペーサを、上記の２種類の条件でそれぞれ形成した場合の、ｐ型ＭＩＳＦＥＴの閾値電圧とオフセットスペーサの成膜方法との関係について述べる。
成膜方法がＣＶＤ法、Ｓｉの原料がＤＣＳ、成膜温度が７００℃の条件下でオフセットスペーサを形成した場合、成膜方法がＡＬＤ法、Ｓｉの原料がＤＣＳ、成膜温度が６５０℃の条件下でオフセットスペーサを形成した場合と比較して、ｎ型ＭＩＳＦＥＴの閾値電圧、ｐ型ＭＩＳＦＥＴの閾値電圧はともに高くなると考えられる。
また、成膜方法がＣＶＤ法、Ｓｉの原料がＢＴＢＡＳ、成膜温度が５５０℃の条件下でオフセットスペーサを形成した場合、成膜方法がＡＬＤ法、Ｓｉの原料がＢＴＢＡＳ、成膜温度が５５０℃の条件下でオフセットスペーサを形成した場合と比較して、ｎ型ＭＩＳＦＥＴの閾値電圧、ｐ型ＭＩＳＦＥＴの閾値電圧はともに高くなると考えられる。
以上の内容は、オフセットスペーサとしてのＳｉＮ膜をＣＶＤ法により形成する場合、ＡＬＤ法により形成する場合と比較して、ＭＩＳＦＥＴの閾値電圧は高くなる、という内容に沿っている。
次に、２つのｎ型ＭＩＳＦＥＴのオフセットスペーサを、Ｓｉの原料が主に異なる２種類の条件でそれぞれ形成した場合の、ｎ型ＭＩＳＦＥＴの閾値電圧とオフセットスペーサのＳｉの原料との関係について述べる。同様に、２つのｐ型ＭＩＳＦＥＴのオフセットスペーサを、上記の２種類の条件でそれぞれ形成した場合の、ｐ型ＭＩＳＦＥＴの閾値電圧とオフセットスペーサのＳｉの原料との関係について述べる。
成膜方法がＣＶＤ法、Ｓｉの原料がＤＣＳ、成膜温度が７００℃の条件下でオフセットスペーサを形成した場合、成膜方法がＣＶＤ法、Ｓｉの原料がＢＴＢＡＳ、成膜温度が７００℃の条件下でオフセットスペーサを形成した場合と比較して、ｎ型ＭＩＳＦＥＴの閾値電圧、ｐ型ＭＩＳＦＥＴの閾値電圧はともに高くなると考えられる。
また、成膜方法がＡＬＤ法、Ｓｉの原料がＤＣＳ、成膜温度が５５０℃の条件下でオフセットスペーサを形成した場合、成膜方法がＡＬＤ法、Ｓｉの原料がＢＴＢＡＳ、成膜温度が５５０℃の条件下でオフセットスペーサを形成した場合と比較して、ｎ型ＭＩＳＦＥＴの閾値電圧、ｐ型ＭＩＳＦＥＴの閾値電圧はともに高くなると考えられる。
以上の内容は、オフセットスペーサとしてのＳｉＮ膜のＳｉの原料としてＤＣＳを用いる場合、ＢＴＢＡＳを用いる場合と比較して、ＭＩＳＦＥＴの閾値電圧は高くなる、という内容に沿っている。
次に、２つのｎ型ＭＩＳＦＥＴのオフセットスペーサを、成膜温度が主に異なる２種類の条件でそれぞれ形成した場合の、ｎ型ＭＩＳＦＥＴの閾値電圧とオフセットスペーサの成膜温度との関係について述べる。同様に、２つのｐ型ＭＩＳＦＥＴのオフセットスペーサを、上記の２種類の条件でそれぞれ形成した場合の、ｐ型ＭＩＳＦＥＴの閾値電圧とオフセットスペーサの成膜温度との関係について述べる。
成膜方法がＣＶＤ法、Ｓｉの原料がＤＣＳ、成膜温度が８００℃の条件下でオフセットスペーサを形成した場合、成膜方法がＣＶＤ法、Ｓｉの原料がＤＣＳ、成膜温度が７００℃の条件下でオフセットスペーサを形成した場合と比較して、ｎ型ＭＩＳＦＥＴの閾値電圧、ｐ型ＭＩＳＦＥＴの閾値電圧はともに高くなると考えられる。
また、成膜方法がＣＶＤ法、Ｓｉの原料がＢＴＢＡＳ、成膜温度が６００℃の条件（条件４）下でオフセットスペーサを形成した場合、成膜方法がＣＶＤ法、Ｓｉの原料がＢＴＢＡＳ、成膜温度が５５０℃の条件（条件３）下でオフセットスペーサを形成した場合と比較して、ｎ型ＭＩＳＦＥＴの閾値電圧、ｐ型ＭＩＳＦＥＴの閾値電圧はともに高くなることが図２に示した実験結果からわかっている。
以上の内容は、オフセットスペーサとしてのＳｉＮ膜を高い温度条件下で形成する場合は、低い温度条件下で形成する場合と比較して、ＭＩＳＦＥＴの閾値電圧は高くなる、という内容に沿っている。ただし、成膜方法としてＡＬＤ法を用いた場合は、成膜温度を変化させてもＭＩＳＦＥＴの閾値電圧にはほとんど変化が見られないものと考えられる。
以下に、本実施の形態に係る半導体装置１ａの製造方法の一例を示す。
（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置１ａの製造工程を示す断面図である。
まず、図４Ａ（ａ）に示すように、半導体基板２上に素子分離領域３を形成して、低閾値電圧ＭＩＳＦＥＴ１０を形成するための低閾値電圧領域１００と高閾値電圧ＭＩＳＦＥＴ２０を形成するための高閾値電圧領域２００を分離し、その後、半導体基板２および素子分離領域３上に、高誘電率膜１０１、金属膜１０２、および半導体膜１０３を形成する。
ここで、素子分離領域３は、例えば、次の様な工程により形成される。まず、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）法により半導体基板２に溝を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により、その溝にＳｉＯ２膜を堆積させた後、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化して、素子分離領域３に加工する。
また、図示しないが、素子分離領域３を形成した後、イオン注入法により導電型不純物を半導体基板２内に導入し、チャネル領域およびウェルを形成する。チャネル領域およびウェル内の導電型不純物は、ＲＴＡ（Rapid Thermal Annealing）法等の熱処理により活性化される。なお、本実施の形態においては、閾値電圧の調整はオフセットスペーサ１３、２３の形成条件の制御等により行われるため、この段階で低閾値電圧領域１００のチャネル領域に注入する不純物よりも高い濃度の不純物を高閾値電圧領域２００のチャネル領域に導入する必要はない。
高誘電率膜１０１は、ＣＶＤ法、プラズマ窒化法等により形成される。また、金属膜１０２は、ＰＶＤ（Physical Vapor Deposition）法等により形成される。また、半導体膜１０３は、ＣＶＤ法等により形成される。
次に、図４Ａ（ｂ）に示すように、例えば、フォトリソグラフィ法とＲＩＥ法の組み合わせにより、半導体膜１０３、金属膜１０２、および高誘電率膜１０１をパターニングする。これにより、半導体膜１０３は半導体層１２ｂ、２２ｂに加工される。また、金属膜１０２は金属層１２ａ、２２ａに加工される。また、高誘電率膜１０１はゲート絶縁膜１１、２１に加工される。
次に、図４Ａ（ｃ）に示すように、半導体基板２上の低閾値電圧領域１００および高閾値電圧領域２００を覆うように、ＳｉＮ膜１０４およびカバー膜１０５を形成する。
ここで、ＳｉＮ膜１０４は、後の工程でオフセットスペーサ１３に加工される膜であり、例えば、成膜方法がＡＬＤ法、Ｓｉの材料がＢＴＢＡＳ、成膜温度が５５０℃という条件下で形成される。また、カバー膜１０５は、例えば、ＳｉＯ２系の絶縁材料からなる。
次に、図４Ａ（ｄ）に示すように、低閾値電圧領域１００を覆うようにレジスト１０６を形成した後、レジスト１０６をマスクとして高閾値電圧領域２００にエッチングを施し、高閾値電圧領域２００のカバー膜１０５およびＳｉＮ膜１０４を選択的に除去する。
ここで、カバー膜１０５は、例えば、希フッ酸溶液を用いたウェットエッチング法により除去される。また、ＳｉＮ膜１０４は、例えば、熱リン酸溶液を用いたウェットエッチングにより除去される。
次に、図４Ｂ（ｅ）に示すように、半導体基板２上の低閾値電圧領域１００および高閾値電圧領域２００を覆うように、ＳｉＮ膜１０７を形成する。
ここで、ＳｉＮ膜１０７は、後の工程でオフセットスペーサ２３に加工される膜であり、例えば、成膜方法がＣＶＤ法、Ｓｉの材料がＤＣＳ、成膜温度が７００℃という条件下で形成される。
次に、図４Ｂ（ｆ）に示すように、高閾値電圧領域２００を覆うようにレジスト１０８を形成した後、レジスト１０８をマスクとして低閾値電圧領域１００にエッチングを施し、低閾値電圧領域１００のＳｉＮ膜１０７およびカバー膜１０５を選択的に除去する。このとき、カバー膜１０５がＳｉＮ膜１０７をエッチングする際のエッチングストッパとして機能するため、低閾値電圧領域１００のＳｉＮ膜１０４を除去せずに残すことができる。
ここで、ＳｉＮ膜１０７は、例えば、熱リン酸溶液を用いたウェットエッチングにより除去される。また、カバー膜１０５は、例えば、希フッ酸溶液を用いたウェットエッチング法により除去される。
なお、ＳｉＮ膜１０４とＳｉＮ膜１０７を形成する順序は逆であってもよい。ＳｉＮ膜１０７を先に形成する場合は、低閾値電圧領域１００および高閾値電圧領域２００を覆うようにＳｉＮ膜１０７およびカバー膜１０５を形成した後、低閾値電圧領域１００のＳｉＮ膜１０７およびカバー膜１０５を選択的に除去する。その後、低閾値電圧領域１００および高閾値電圧領域２００を覆うようにＳｉＮ膜１０４を形成し、高閾値電圧領域２００のＳｉＮ膜１０４およびカバー膜１０５を選択的に除去する。
次に、図４Ｂ（ｇ）に示すように、低閾値電圧領域１００のＳｉＮ膜１０４および高閾値電圧領域２００のＳｉＮ膜１０７にＲＩＥ法等のエッチングを施し、オフセットスペーサ１３およびオフセットスペーサ２３にそれぞれ加工する。
その後、ソース・ドレイン領域１４、２４、およびゲート側壁１５、２５を形成する。これらの具体的な形成方法を以下に示す。
まず、イオン注入法により、ゲート電極１２ｂ、２２ｂおよびオフセットスペーサ１３、２３をマスクとして用いて低閾値電圧領域１００および高閾値電圧領域２００に導電型不純物をそれぞれ導入し、ソース・ドレイン領域１４、２４の浅い領域を形成する。
次に、オフセットスペーサ１３の側面およびオフセットスペーサ２３の側面に、それぞれゲート側壁１５、２５を形成した後、イオン注入法により、ゲート電極１２、２２、オフセットスペーサ１３、２３およびゲート側壁１５、２５をマスクとして用いて低閾値電圧領域１００および高閾値電圧領域２００に導電型不純物をそれぞれ導入し、ソース・ドレイン領域１４、２４の深い領域を形成する。
次に、ＲＴＡ法等の熱処理により、半導体基板２内のソース・ドレイン領域１４、２４等に含まれる導電型不純物を活性化させる。
その後、ゲート電極１２、２２およびソース・ドレイン領域１４、２４上にシリサイド層を形成してもよい。
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、オフセットスペーサ１３、２３の形成条件を制御することにより、低閾値電圧ＭＩＳＦＥＴ１０および高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧を制御し、それぞれに適した閾値電圧を与えることができる。
このため、ＭＩＳＦＥＴの閾値電圧の制御にチャネル領域への高濃度の不純物注入を必要とせず、低閾値電圧ＭＩＳＦＥＴ１０および高閾値電圧ＭＩＳＦＥＴ２０が微細な素子である場合であっても、注入された不純物の揺らぎに起因する閾値電圧のばらつきを抑えることができる。
なお、本実施の形態においては、ゲート絶縁膜１１、２１に接する最も内側の側壁がオフセットスペーサ１３、２３であるので、低閾値電圧ＭＩＳＦＥＴ１０および高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧を制御するためにオフセットスペーサ１３、２３の形成条件を制御したが、他の種類の側壁がゲート絶縁膜１１、２１に接する最も内側の側壁である場合は、その側壁の形成条件を制御する。例えば、オフセットスペーサ１３、２３を形成せずにゲート側壁１５、２５のみを形成する場合は、ゲート側壁１５、２５がゲート絶縁膜１１、２１に接する最も内側の側壁となるため、ゲート側壁１５、２５の形成条件を制御することにより、低閾値電圧ＭＩＳＦＥＴ１０および高閾値電圧ＭＩＳＦＥＴ２０の閾値電圧を制御する。
〔第２の実施の形態〕
本発明の第２の実施の形態においては、Ｌｏｇｉｃ領域およびＳＲＡＭ領域に閾値電圧の異なるｎ型ＭＩＳＦＥＴが形成される。なお、各部材の材料等、第１の実施の形態と同様の点については説明を省略または簡略化する。
（半導体装置の構成）
図５は、本発明の第２の実施の形態に係る半導体装置１ｂの断面図である。半導体装置１ｂは、半導体基板２上に素子分離領域３により電気的に分離されたＬｏｇｉｃ領域３００およびＳＲＡＭ領域４００を有する。Ｌｏｇｉｃ領域３００およびＳＲＡＭ領域４００には、それぞれｎ型ＭＩＳＦＥＴ３０、４０が形成される。
ここで、ＳＲＡＭ領域のＭＩＳＦＥＴの閾値電圧の大きさは、Ｌｏｇｉｃ素子のＭＩＳＦＥＴの閾値電圧の大きさよりも大きいことが求められる。ｎ型ＭＩＳＦＥＴの場合、閾値電圧は正に設定されるので、閾値電圧が高い方が絶対値が大きくなり、ＳＲＡＭ領域に適する。
このため、ＳＲＡＭ領域４００のｎ型ＭＩＳＦＥＴ４０は、Ｌｏｇｉｃ領域３００のｎ型ＭＩＳＦＥＴ３０よりも高い閾値電圧を有する。従って、ｎ型ＭＩＳＦＥＴ３０とｎ型ＭＩＳＦＥＴ４０は、第１の実施の形態の低閾値電圧ＭＩＳＦＥＴ１０と高閾値電圧ＭＩＳＦＥＴ２０にそれぞれ対応する。
ｎ型ＭＩＳＦＥＴ３０は、半導体基板２上にゲート絶縁膜３１を介して形成されたゲート電極３２と、ゲート電極３２の側面上にゲート絶縁膜３１に接するように形成されたオフセットスペーサ３３と、オフセットスペーサ３３の側面に形成されたゲート側壁３５と、半導体基板２内のゲート電極３２の両側に形成されたソース・ドレイン領域３４と、を有する。なお、図示しないが、半導体基板２中のｎ型ＭＩＳＦＥＴ３０下の領域に、ｐ型のウェルが形成されていてもよい。
ｎ型ＭＩＳＦＥＴ４０は、半導体基板２上にゲート絶縁膜４１を介して形成されたゲート電極４２と、ゲート電極４２の側面上にゲート絶縁膜４１に接するように形成されたオフセットスペーサ４３と、オフセットスペーサ４３の側面に形成されたゲート側壁４５と、半導体基板２内のゲート電極４２の両側に形成されたソース・ドレイン領域４４と、を有する。なお、図示しないが、半導体基板２中のｎ型ＭＩＳＦＥＴ４０下の領域に、ｐ型のウェルが形成されていてもよい。
ゲート絶縁膜３１、４１は、第１の実施の形態のゲート絶縁膜１１、２１と同様の材料からなり、同様の方法で形成される。
ゲート電極３２は、ゲート絶縁膜３１上に形成された金属層３２ａと、金属層３２ａ上に形成された半導体層３２ｂを含む。また、ゲート電極４２は、ゲート絶縁膜４１上に形成された金属層４２ａと、金属層４２ａ上に形成された半導体層４２ｂを含む。
金属層３２ａ、４２ａは、第１の実施の形態の金属層１２ａ、２２ａと同様の材料からなり、同様の方法で形成される。
半導体層３２ｂ、４２ｂは、Ａｓ、Ｐ等のｎ型不純物を含む、多結晶Ｓｉ、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。また、半導体層３２ｂ、４２ｂの上部または全体にシリサイド層が形成されてもよい。
ゲート側壁３５、４５は、第１の実施の形態のゲート側壁１５、２５と同様の材料からなり、同様の方法で形成される。
ソース・ドレイン領域３４、４４は、Ａｓ、Ｐ等のｎ型不純物を半導体基板２に注入することにより形成される。また、ソース・ドレイン領域３４、４４の上部にシリサイド層が形成されてもよい。
オフセットスペーサ３３は、第１の実施の形態のオフセットスペーサ１３と同様の材料からなり、同様の方法で形成される。また、オフセットスペーサ４３は、第１の実施の形態のオフセットスペーサ２３と同様の材料からなり、同様の方法で形成される。
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、オフセットスペーサ３３、４３の形成条件を制御することにより、Ｌｏｇｉｃ領域３００のｎ型ＭＩＳＦＥＴ３０に低い閾値電圧（小さい閾値電圧）を設定し、ＳＲＡＭ領域４００のｎ型ＭＩＳＦＥＴ４０に高い閾値電圧（大きい閾値電圧）を設定することができる。
〔第３の実施の形態〕
本発明の第３の実施の形態においては、Ｌｏｇｉｃ領域およびＳＲＡＭ領域に閾値電圧の異なるｐ型ＭＩＳＦＥＴが形成される。なお、各部材の材料等、第１の実施の形態と同様の点については説明を省略または簡略化する。
（半導体装置の構成）
図６は、本発明の第３の実施の形態に係る半導体装置１ｃの断面図である。半導体装置１ｃは、半導体基板２上に素子分離領域３により電気的に分離されたＬｏｇｉｃ領域５００およびＳＲＡＭ領域６００を有する。Ｌｏｇｉｃ領域５００およびＳＲＡＭ領域６００には、それぞれｐ型ＭＩＳＦＥＴ５０、６０が形成される。
ここで、ＳＲＡＭ領域のＭＩＳＦＥＴの閾値電圧の大きさは、Ｌｏｇｉｃ素子のＭＩＳＦＥＴの閾値電圧の大きさよりも大きいことが求められる。ｐ型ＭＩＳＦＥＴの場合、閾値電圧は負に設定されるので、閾値電圧が低い方が絶対値が大きくなり、ＳＲＡＭ領域に適する。
このため、ＳＲＡＭ領域６００のｐ型ＭＩＳＦＥＴ６０は、Ｌｏｇｉｃ領域５００のｐ型ＭＩＳＦＥＴ５０よりも低い閾値電圧を有する。従って、ｐ型ＭＩＳＦＥＴ５０とｐ型ＭＩＳＦＥＴ６０は、第１の実施の形態の高閾値電圧ＭＩＳＦＥＴ２０と低閾値電圧ＭＩＳＦＥＴ１０にそれぞれ対応する。
ｐ型ＭＩＳＦＥＴ５０は、半導体基板２上にゲート絶縁膜５１を介して形成されたゲート電極５２と、ゲート電極５２の側面上にゲート絶縁膜５１に接するように形成されたオフセットスペーサ５３と、オフセットスペーサ５３の側面に形成されたゲート側壁５５と、半導体基板２内のゲート電極５２の両側に形成されたソース・ドレイン領域５４と、を有する。なお、図示しないが、半導体基板２中のｐ型ＭＩＳＦＥＴ５０下の領域に、ｎ型のウェルが形成されていてもよい。
ｐ型ＭＩＳＦＥＴ６０は、半導体基板２上にゲート絶縁膜６１を介して形成されたゲート電極６２と、ゲート電極６２の側面上にゲート絶縁膜６１に接するように形成されたオフセットスペーサ６３と、オフセットスペーサ６３の側面に形成されたゲート側壁６５と、半導体基板２内のゲート電極６２の両側に形成されたソース・ドレイン領域６４と、を有する。なお、図示しないが、半導体基板２中のｐ型ＭＩＳＦＥＴ６０下の領域に、ｎ型のウェルが形成されていてもよい。
ゲート絶縁膜５１、６１は、第１の実施の形態のゲート絶縁膜１１、２１と同様の材料からなり、同様の方法で形成される。
ゲート電極５２は、ゲート絶縁膜５１上に形成された金属層５２ａと、金属層５２ａ上に形成された半導体層５２ｂを含む。また、ゲート電極６２は、ゲート絶縁膜６１上に形成された金属層６２ａと、金属層６２ａ上に形成された半導体層６２ｂを含む。
金属層５２ａ、６２ａは、第１の実施の形態の金属層１２ａ、２２ａと同様の材料からなり、同様の方法で形成される。
半導体層５２ｂ、６２ｂは、Ｂ、ＢＦ２等のｐ型不純物を含む、多結晶Ｓｉ、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。また、半導体層５２ｂ、６２ｂの上部または全体にシリサイド層が形成されてもよい。
ゲート側壁５５、６５は、第１の実施の形態のゲート側壁１５、２５と同様の材料からなり、同様の方法で形成される。
ソース・ドレイン領域５４、６４は、Ｂ、ＢＦ２等のｐ型不純物を半導体基板２に注入することにより形成される。また、ソース・ドレイン領域５４、６４の上部にシリサイド層が形成されてもよい。
オフセットスペーサ５３は、第１の実施の形態のオフセットスペーサ２３と同様の材料からなり、同様の方法で形成される。また、オフセットスペーサ６３は、第１の実施の形態のオフセットスペーサ１３と同様の材料からなり、同様の方法で形成される。
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、オフセットスペーサ５３、６３の形成条件を制御することにより、Ｌｏｇｉｃ領域５００のｐ型ＭＩＳＦＥＴ５０に高い閾値電圧（小さい閾値電圧）を設定し、ＳＲＡＭ領域６００のｐ型ＭＩＳＦＥＴ６０に低い閾値電圧（大きい閾値電圧）を設定することができる。
〔第４の実施の形態〕
本発明の第４の実施の形態は、第２の実施の形態と第３の実施の形態を組み合わせた形態である。なお、各部材の材料等、第２、第３の実施の形態と同様の点については説明を省略または簡略化する。
（半導体装置の構成）
図７は、本発明の第４の実施の形態に係る半導体装置１ｄの断面図である。半導体装置１ｄは、半導体基板２上に素子分離領域３により電気的に分離されたＬｏｇｉｃ領域７００およびＳＲＡＭ領域８００を有する。Ｌｏｇｉｃ領域７００にはｎ型ＭＩＳＦＥＴ３０およびｐ型ＭＩＳＦＥＴ５０が形成され、ＳＲＡＭ領域８００には、ｎ型ＭＩＳＦＥＴ４０およびｐ型ＭＩＳＦＥＴ６０が形成される。
ここで、ｎ型ＭＩＳＦＥＴ３０、４０は、それぞれ第２の実施の形態のｎ型ＭＩＳＦＥＴ３０、４０と同様の構成を有し、ｐ型ＭＩＳＦＥＴ５０、６０は、それぞれ第３の実施の形態のｐ型ＭＩＳＦＥＴ５０、６０と同様の構成を有する。
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、オフセットスペーサ３３、４３、５３、６３の形成条件を制御することにより、Ｌｏｇｉｃ領域７００のｎ型ＭＩＳＦＥＴ３０およびｐ型ＭＩＳＦＥＴ５０に小さい閾値電圧を設定し、ＳＲＡＭ領域８００のｎ型ＭＩＳＦＥＴ４０およびｐ型ＭＩＳＦＥＴ６０に大きい閾値電圧を設定することができる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
１ａ、１ｂ、１ｃ、１ｄ 半導体装置、 ２ 半導体基板、 ３ 素子分離領域、 １０ 低閾値電圧ＭＩＳＦＥＴ、 ２０ 高閾値電圧ＭＩＳＦＥＴ、 ３０、４０ ｎ型ＭＩＳＦＥＴ、 ５０、６０ ｐ型ＭＩＳＦＥＴ、 １１、２１、３１、４１、５１、６１ ゲート絶縁膜、 １２、２２、３２、４２、５２、６２ ゲート電極、 １３、２３、３３、４３、５３、６３ オフセットスペーサ、 ３００、５００、７００ Ｌｏｇｉｃ領域、 ４００、６００、８００ ＳＲＡＭ領域

Claims (5)

  1. 半導体基板上に形成された高誘電率材料を母材料とする第１のゲート絶縁膜、前記第１のゲート絶縁膜上に形成された第１のゲート電極、および前記第１のゲート電極の側面上に前記第１のゲート絶縁膜に接するように形成されたＳｉＮを主成分とする絶縁材料からなる第１の側壁、を有する第１のトランジスタと、
    前記半導体基板上に形成された高誘電率材料を母材料とする第２のゲート絶縁膜、前記第２のゲート絶縁膜上に形成された第２のゲート電極、および前記第２のゲート電極の側面上に前記第２のゲート絶縁膜に接するように形成されたＳｉＮを主成分とする絶縁材料からなる第２の側壁、を有する第２のトランジスタと、
    を有し、
    前記第２の側壁は、前記第１の側壁よりも、単位体積当たりのＳｉ−Ｈ結合とＮ−Ｈ結合の存在比、単位体積当たりのＣｌの量、および単位体積当たりのＨの量の少なくともいずれか１つが大きく、
    前記第２のトランジスタの閾値電圧は、前記第１のトランジスタの閾値電圧よりも高い、
    半導体装置。
  2. 前記第１のゲート絶縁膜と前記第２のゲート絶縁膜は、同じ高誘電材料を母材料とする、
    請求項１に記載された半導体装置。
  3. 半導体基板上に第１の領域と第２の領域とを分離する素子分離領域を形成する工程と、
    前記第１の領域の前記半導体基板上に、高誘電率材料からなる第１のゲート絶縁膜を介して第１のゲート電極を形成し、前記第２の領域の前記半導体基板上に、誘電率材料からなる第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、
    前記第１のゲート電極の側面上に、前記第１のゲート絶縁膜に接するように、ＳｉＮを主成分とする絶縁材料からなる第１の側壁を形成する工程と、
    前記第２のゲート電極の側面上に、前記第２のゲート絶縁膜に接するように、ＳｉＮを主成分とする絶縁材料からなる第２の側壁を形成する工程と、
    を含み、
    前記第１の側壁の形成条件と前記第２の側壁の形成条件は、成膜方法、Ｓｉの原料、および成膜温度の少なくともいずれか１つにおいて異なり、
    前記第１の側壁中および前記第２の側壁を形成することにより、前記第１の絶縁膜中の固定電荷の量と前記第２の絶縁膜中の固定電荷の量に差異が生じる、
    半導体装置の製造方法。
  4. 前記第１の側壁の形成条件と前記第２の側壁の形成条件は、ＣＶＤ法またはＡＬＤ法の成膜方法、ＤＣＳまたはＢＴＢＡＳのＳｉの原料、および成膜温度の少なくともいずれか１つにおいて異なる、
    請求項３に記載された半導体装置の製造方法。
  5. 前記第１の側壁は、成膜方法がＡＬＤ法、Ｓｉの原料がＢＴＢＡＳの条件下で形成され、
    前記第２の側壁は、成膜方法がＣＶＤ法、Ｓｉの原料がＤＣＳ、成膜温度が前記第１の側壁の成膜温度よりも高温、の条件下で形成され、
    前記第１の側壁中および前記第２の側壁を形成することにより、前記第２の絶縁膜中の負の固定電荷の量が前記第１の絶縁膜中の負の固定電荷の量よりも多くなる、
    請求項４に記載された半導体装置の製造方法。
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