JP2013506289A - 酸素拡散バリア層を有する半導体デバイスおよびそれを製造するための方法 - Google Patents

酸素拡散バリア層を有する半導体デバイスおよびそれを製造するための方法 Download PDF

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Abstract

方法および装置はトランジスタを製造するために提供される。トランジスタが、半導体材料１０４、１０６、１０８、１１０上に配置されたゲートスタック１４２、１４４、１４６を備える。ゲートスタックが、半導体材料上に堆積される酸化物層１２６、堆積された酸化物層上に配置された酸素拡散バリア層１２８、酸素拡散バリア層上に配置された高誘電率の誘電体層１３４、および高誘電率の誘電体層上に配置された酸素ゲッター導電性層１３８を備える。酸素拡散バリア層が、堆積された酸化物層から酸素ゲッター導電性層への酸素の拡散を防止する。

Description

本発明は、一般的には半導体および半導体を製造するための方法に関するものであり、さらに詳しくはゲート酸化物からの酸素拡散を防止するバリア材料の層を有するゲートスタックを含むトランジスタを製造するための方法に関するものである。
現今の集積回路（ＩＣ）の多数は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴまたはＭＯＳトランジスタ）として実現される複数の相互接続された電界効果トランジスタ（ＦＥＴ）を用いることによって具体化される。ＭＯＳトランジスタが、半導体基板上に形成される制御電極としてのゲート電極と、半導体基板内に形成される離間されたソース領域およびドレイン領域とを含み、該離間されたソース領域とドレイン領域との間に電流が流れる。ゲート電極に印加される制御電圧が、ゲート電極の下方のソース領域とドレイン領域との間の半導体基板におけるチャネルを用いて電流の流れを制御する。ＭＯＳトランジスタは、ソース領域およびドレイン領域に形成される導電性接触部を介してアクセスされる。
いくつかのＩＣは、相補的ＭＯＳまたはＣＭＯＳ集積回路として呼称されるＰチャネルＦＥＴ（ＰＭＯＳトランジスタ）およびＮチャネルＦＥＴ（ＮＭＯＳトランジスタ）を用いて形成される。しばしば、ＩＣが、ＩＣ外部の他の電気部品とインタフェースするトランジスタおよびＩＣにおける内部論理機能を実行するトランジスタを含む。Ｉ／Ｏトランジスタが、通常、論理トランジスタよりも高い電圧レベルで動作し、結果として、Ｉ／Ｏトランジスタが、しばしば厚いゲート酸化物を利用する。
Ｉ／Ｏトランジスタがシリコンゲルマニウム（ＳｉＧｅ）または炭化ケイ素（ＳｉＣ）のような材料を備え、ゲート酸化物は、所望の厚さまで酸化物を堆積することによって形成される。堆積される酸化物は準定比（sub-stoichiometric）であってもよく、不純物および壊れたボンドのうちの少なくとも一方を含む。結果として、酸素ゲッター材料はゲートスタックに用いられる時、堆積される酸化物からの酸素は後の高温工程ステップの間に酸素ゲッター材料に拡散する可能性が高い。これにより、不均一なゲート酸化物の厚さ、増加されたゲート漏洩、低下された酸化膜経時破壊（ＴＤＤＢ）、およびＩ／Ｏトランジスタの閾値電圧における変化が生じる。
本発明の一実施形態にしたがったＣＭＯＳ半導体デバイス構造の断面図、およびＣＭＯＳ半導体デバイスを製造するための代表的な方法を示す。 本発明の一実施形態にしたがったＣＭＯＳ半導体デバイス構造の断面図、およびＣＭＯＳ半導体デバイスを製造するための代表的な方法を示す。 本発明の一実施形態にしたがったＣＭＯＳ半導体デバイス構造の断面図、およびＣＭＯＳ半導体デバイスを製造するための代表的な方法を示す。 本発明の一実施形態にしたがったＣＭＯＳ半導体デバイス構造の断面図、およびＣＭＯＳ半導体デバイスを製造するための代表的な方法を示す。 本発明の一実施形態にしたがったＣＭＯＳ半導体デバイス構造の断面図、およびＣＭＯＳ半導体デバイスを製造するための代表的な方法を示す。 本発明の一実施形態にしたがったＣＭＯＳ半導体デバイス構造の断面図、およびＣＭＯＳ半導体デバイスを製造するための代表的な方法を示す。 本発明の一実施形態にしたがったＣＭＯＳ半導体デバイス構造の断面図、およびＣＭＯＳ半導体デバイスを製造するための代表的な方法を示す。 本発明の一実施形態にしたがったＣＭＯＳ半導体デバイス構造の断面図、およびＣＭＯＳ半導体デバイスを製造するための代表的な方法を示す。
本発明については、添付図面に照らして詳細な説明および請求の範囲を参照することによって一層理解されるであろう。尚、添付図面においては、類似の対象には同一の符号が付されている。
以下の詳細な説明は、本来例示的なものに過ぎず、本発明または本発明の用途および利用を限定することを意図したものではない。本文で使用されている「通常」という用語は、「例、事例、または実例として提供される」ことを意味する。明細書中に「通常」と記載されたいかなる事例は、他の事例よりも望ましい、または有利と必ずしも解釈されない。更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論により制限されることを意図するものではない。
図１〜８が、断面図において、代表的な実施形態にしたがって、ＣＭＯＳ半導体デバイスを製造するための方法を示す。本明細書に記載される事項はＣＭＯＳ半導体デバイスについてであるが、本明細書の事項はＣＭＯＳ半導体デバイスのみに制限するという意図ではなく、ＣＭＯＳ半導体ではないＭＯＳ半導体デバイスと共に利用され得る。ＭＯＳ部品の製造においては様々なステップが周知であるので、簡潔を期するために、多くの従来のステップは、本文において極めて簡単に述べるか、周知の処理の詳細を説明しないで全体的に省略する。「ＭＯＳデバイス」という用語は、金属ゲート電極と酸化物ゲート絶縁膜とを備えたデバイスを適切に言及するが、この用語は本明細書においては、半導体基板上に位置決めされた（酸化物またはその他の絶縁膜に関わらず）ゲート絶縁膜上に位置決めされた（金属またはその他の導電材料に関わらず）導電性のゲート電極を含む半導体デバイスを言及する。
図１を参照すると、図示される製造工程は、適切な半導体基板を提供し、半導体材料１０４、１０６、１０８、１１０の電気的に分離された領域を形成することによって開始される。図示された実施形態において、半導体基板は、支持層１００、支持層１００における絶縁材料１０２の層、および絶縁材料１０２の層における半導体材料の層を有するシリコン・オン・インシュレータ（silicon-on-insulator:ＳＯＩ）基板として具体化される。この点においては、以下により詳細に説明されるように、図１が、半導体材料の層の領域１０４、１０６、１０８、１１０を電気的に分離した後の半導体デバイス構造を示す。一実施形態にしたがった絶縁材料１０２は、埋め込み酸化物（buried oxide:ＢＯＸ）層として知られる半導体基板の表面下の領域に形成される酸化物層として具体化される。例えば、絶縁材料１０２の層は、イオン注入プロセス、次に、高温度アニーリングによって形成されて、二酸化ケイ素の埋め込み層を形成する。他の実施形態において、ドナーウェハから酸化したウェハは支持層１００に結合されて、支持層１００と絶縁材料１０２の層上に配置された半導体材料の層との間に絶縁材料１０２の層を取得する。本明細書に記載される製造プロセスは、半導体材料１０４、１０６、１０８、１１０または絶縁材料１０２の寸法によって制限されないことを理解されるべきである。さらに、後述される製造プロセスもバルク半導体基板からデバイスを形成するために用いられてもよいことを理解されるべきである。代表的な実施形態において、絶縁層１０２上にある半導体材料１０４、１０６、１０８、１１０の層がシリコン材料を含み、本明細書で用いられる「シリコン材料」という用語が、例えば、ゲルマニウムおよび炭素等の元素を含むシリコンとともに半導体業界において通常、用いられる比較的純粋なシリコン材料を含む。あるいは、半導体材料１０４、１０６、１０８、１１０は、ゲルマニウム、およびガリウムヒ素等で具体化されてもよく、半導体材料１０４、１０６、１０８、１１０が、異なる半導体材料の層を含んでもよい。
本実施形態にしたがって、分離された領域１０４、１０６、１０８、１１０は、シャロー・トレンチ分離（shallow trench isolation:ＳＴＩ）、シリコン局所酸化（ＬＯＣＯＳ）、または当技術分野に知られている適切なプロセスによって形成される。一実施形態において、半導体材料の表面にトレンチをエッチングして、トレンチに絶縁材料１１２の層を形成することによって半導体基板にシャロー・トレンチ分離を実行することによって、領域１０４、１０６、１０８、１１０が形成される。代表的な実施形態において、トレンチは少なくとも、絶縁層１０２上に配置された半導体材料１０４、１０６、１０８、１１０の層の厚さと等しい深さにエッチングされ、フィールド酸化物として知られている酸化物の層はトレンチ内に形成される。便宜上、限定ではなく、以下、絶縁材料１１２はフィールド酸化物と呼称される。代表的な実施形態において、分離された領域１０４、１０６、１０８、１１０には、イオンが注入されて、所望のドーパントプロファイルを達成する。例えば、フォトレジストの層が適用されてパターン形成され、領域１０４、１０８をマスクし、領域１０６、１１０にヒ素およびリンイオンを注入することによって、Ｎウェルが領域１０６、１１０に形成される。領域１０６、１１０をマスクするフォトレジストの層が除去されて、別のフォトレジストの層が適用されてパターン形成され、領域１０６、１１０をマスクし、領域１０６、１１０をマスクするとともに、領域１０４、１０８にホウ素イオンを注入することによって、Ｐウェルが領域１０４、１０８に形成される。領域１０６、１１０をマスクするフォトレジストの層が除去され、半導体基板が加熱されて注入を実施する。当業者が理解されるように、このイオン注入ステップが、異なるエネルギーおよび異なるドーズ量のいくつかの異なる独立した注入を含んで、所望のドーピングプロファイルを達成する。
１以上の追加のプロセスステップが次に実行されてもよいが、代表的な実施形態において、ＣＭＯＳ半導体デバイスの製造は、領域１０４、１０６に入力／出力（Ｉ／Ｏ）トランジスタ（以下、Ｉ／Ｏトランジスタ領域１１４という）および領域１０８、１１０に論理トランジスタ構造（以下、論理トランジスタ領域１１６という）を形成することによって継続する。このことに関して、代表的な実施形態において、Ｉ／Ｏトランジスタ領域１１４が、ＮＭＯＳ Ｉ／Ｏトランジスタを形成するためのＰウェル領域１０４、およびＰＭＯＳ Ｉ／Ｏトランジスタを形成するためのＮウェル領域１０６を含む。同様に、論理トランジスタ領域１１６が、ＮＭＯＳ 論理トランジスタを形成するためのＰウェル領域１０８、およびＰＭＯＳ論理トランジスタを形成するためのＮウェル領域１１０を含む。代表的な実施形態において、以下により詳細に記載されるように、Ｉ／Ｏトランジスタは厚い酸化物のデバイスとして具体化され、論理トランジスタは薄い酸化物のデバイスとして具体化され、すなわち、Ｉ／Ｏトランジスタのゲートスタックは、論理トランジスタのゲートスタックにおける酸化物材料の対応する層よりも厚い酸化物材料の層を含む。
図２を参照すると、代表的な実施形態において、製造プロセスは、半導体材料１０４、１０６、１０８、１１０に高移動度材料１１８、１２０、１２２、１２４の層を形成することによって継続する。説明のために、図２が、Ｐウェル領域１０４、１０８およびＮウェル領域１０６、１１０の両方に高移動度材料１１８、１２０、１２２、１２４を形成することを示すことを注意されたい。実際、高移動度材料１２０、１２４はＮウェル領域１０６、１１０のみに形成されてもよく、つまり、高移動度材料はＰＭＯＳトランジスタのみに用いられてもよい。また、当業者なら理解されるように、高移動度材料が半導体材料の対応する領域の部分のみを占めてもよい。このことに関して、代表的な実施形態において、後に形成されるＰＭＯＳ Ｉ／Ｏトランジスタのチャンネルの少なくとも一部分は、高移動度材料１２０を備える。一実施形態において、電気的に分離された領域１０４、１０６、１０８、１１０の半導体材料の層にキャビティを形成し、該キャビティに高移動度材料を形成することによって、高移動度材料１１８、１２０、１２２、１２４の層が形成される。例えば、露出されたフィールド酸化物領域１１２に対する良好な選択性のあるシリコンをエッチングする利点を有する周知な化学的エッチャントを用いて、プラズマベースの反応性・イオン・エッチング（reactive ion etching:ＲＩＥ）を実行することによって、エッチングマスクとしてフィールド酸化物１１２を用いて半導体材料の層をエッチングし、そのエッチングによって、キャビティが領域１０４、１０６、１０８、１１０に形成される。代表的な実施形態において、キャビティは、下方にある絶縁材料１０２が露出されないように半導体材料１０４、１０６、１０８、１１０の厚さ未満の半導体材料の表面に対する深さを有するように形成される。領域１０４、１０６、１０８、１１０の半導体材料の露出された表面に母体半導体材料（host semiconductor material）と異なる格子定数を有する結晶材料を成長させることによって、高移動度材料１１８、１２０、１２２、１２４が形成される。代表的な実施形態において、高移動度材料１１８、１２０、１２２、１２４は、半導体材料１０４、１０６，１０８、１１０（例えば、キャビティの境界を決める露出表面）上にエピタキシャル成長される。代表的な実施形態において、Ｐウェル領域１０４、１０８がマスクされてＰウェル領域１０４、１０８内のキャビティの表面におけるエピタキシャル成長を防止し、シリコンゲルマニウムのような高移動度材料が少なくともキャビティの厚さ（例えば、「フラッシュ」充填（flush fill）またはわずかなオーバーフィル(overfill)）まで成長されて埋め込みシリコンゲルマニウム領域１２０、１２４を形成する。埋め込みシリコンゲルマニウム領域１２０、１２４は圧縮応力を受けて、後に形成されるＰＭＯＳトランジスタのチャネル領域を形成する。当業者が理解されるように、圧縮応力を受けたシリコンゲルマニウムは、チャネルにおける正孔の移動度を増加させる。同様に、Ｐウェル領域１０４、１０８のために、Ｎウェル領域１０６、１１０がマスクされ、当業者が理解されるように、単結晶炭化ケイ素のような高移動度材料が成長されて、引張応力を有し、且つチャネルにおける電子の移動度を増加する埋め込み領域１１８、１２２を形成する。別の実施形態にしたがって、図１の半導体デバイス構造の表面の湿式化学洗浄を実行し、次に、半導体材料１０４、１０６、１０８、１１０の上部に高移動度材料１１８、１２０、１２２、１２４を形成することによって、高移動度材料１１８、１２０、１２２、１２４が形成される。
図３を参照すると、代表的な実施形態において、製造プロセスは、半導体材料１０４、１０６、１０８、１１０、およびフィールド酸化物１１２の領域上に酸化物層１２６を形成することによって継続する。代表的な実施形態において、酸化物層１２６が、約１ナノメートル（ｎｍ）から約７ｎｍの範囲の厚さを有する。この点について、より詳細に記載される領域１０４、１０６上に配置される後に形成されるＩ／Ｏトランジスタのために、酸化物層１２６は厚いゲート酸化物を形成する。代表的な実施形態において、酸化物１２６は、露出される領域１０４、１０６、１０８、１１０およびフィールド酸化物１１２上に酸化物材料の層を堆積することによって形成される。例えば、化学蒸着（chemical vapor deposition:ＣＶＤ）、プラズマ化学蒸着（plasma-enhanced chemical vapor deposition:ＰＥＣＶＤ）、原子層成長法（atomic layer deposition:ＡＬＤ）によって、２酸化ケイ素の層が、領域１０４、１０６、１０８、１１０およびフィールド酸化物１１２上に対応して堆積されてもよい。酸化物層１２６は約７００℃から１０００℃との間の温度において好適に堆積され、望ましくは、約７５０℃において堆積される。
Ｉ／Ｏトランジスタ領域１１４における所望の厚さ（例えば、約１ｎｍよりも厚い）に酸化物材料を熱的に成長させて、その結果、高移動度材料１１８、１２０、１２２、１２４はシリコン不足となるので、酸化物層１２６は高移動度材料１１８、１２０、１２２、１２４上に堆積される。また、高移動度材料１２０、１２４はシリコンゲルマニウムとして具体化される場合、熱酸化によって、後のプロセスステップの間に酸化ゲルマニウムの形成と、ゲルマニウムの望ましくない拡散とが生じる。
代表的な実施形態において、製造プロセスは、酸化物１２６上に酸素拡散バリア層１２８を形成することによって継続する。より詳細に記載されるように、酸素拡散バリア層１２８は、酸化物層１２６から酸素拡散バリア層上に形成される酸素ゲッター材料への酸素の拡散に対するバリアを提供する。代表的な実施形態において、酸素拡散バリア層１２８は、従来のようなＣＶＤ、ＰＥＣＶＤ、またはＡＬＤによって酸化物層１２６上にバリア材料の層を共形的に（ｃｏｎｆｏｒｍａｌｌｙ）堆積することによって形成される。実施形態にしたがって、バリア材料は窒化ケイ素（Ｓｉ３Ｎ４）、窒化アルミニウム（ＡｌＮ）、または窒化ゲルマニウム（Ｇｅ３Ｎ４）として具体化される。代表的な実施形態において、酸素拡散バリア層１２８が、約０．１ｎｍ（１オングストロム）から１．５ｎｍの範囲の厚さを有する。
図４を参照すると、代表的な実施形態において、製造プロセスは、酸化物層１２６と、論理トランジスタ領域１１６上にある酸素拡散バリア層１２８とを選択的に除去することによって継続する。フォトレジスト１３０の層が追加されてパターン形成され、Ｉ／Ｏトランジスタ領域１１４、すなわち領域１０４、１０６および領域１０６と領域１０８との間のフィールド酸化物１１２の少なくとも一部をマスクする。製造プロセスは、エッチングマスクとしてフォトレジスト１３０のパターン形成された層を用いて酸化物層１２６および酸素拡散バリア層１２８をエッチングすることによって論理トランジスタ１１６から酸化物層１２６と酸素拡散バリア層１２８とを選択的に除去することによって継続し、この結果、図４に示される半導体デバイス構造を形成する。実施形態にしたがって、層１２６、１２８は、単一のエッチングステップの一部として除去されてもよく、あるいは、別のエッチャントを用いて各層１２６、１２８を個別に除去してもよい。論理トランジスタ領域１１６上にある酸化物層１２６および酸素拡散バリア層１２８を除去した後、フォトレジスト１３０はＩ／Ｏトランジスタ領域１１４から除去される。
図５を参照すると、代表的な実施形態において、製造プロセスは、論理トランジスタ領域１１６上にある界面層を形成することによって継続する。代表的な実施形態において、界面層１３２が、酸化物層１２６の厚さ未満の厚さを有する酸化物材料（または別の適切な誘電体材料）を備える。したがって、界面層１３２は薄い酸化物層と呼称されてもよく、堆積される酸化物１２６は厚い酸化層と呼称されてもよい。代表的な実施形態において、分離された領域１０８、１１０の露出された表面に酸化物材料の薄い層を成長させる過酸化水素またはアンモニウム過酸化物のような酸化物質を用いて半導体デバイス構造の表面の化学洗浄を実行することによって酸化物材料の薄い層を成長することによって、界面層１３２が形成され、その結果、図５の半導体デバイス構造を生成する。このことに関して、当業者が理解されるように、化学的に成長された酸化物材料の厚さは制限され、その結果、界面層１３２が通常、約１ｎｍ以下の厚さを有する。しかしながら、界面層１３２の厚さは、論理トランジスタ領域１１６にとって最適であり、移動度化材料１２２、１２４のシリコンを空乏化せずに、または酸化ゲルマニウムを形成せずに成長される。図５に示されていないが、実際には、化学洗浄の間、無視できる薄い層の酸化物も酸素拡散バリア層１２８の露出された表面に成長されることを注意されるべきである。代替的な実施形態において、フィールド酸化プロセスを実行して、半導体材料１２２、１２４の露出表面における酸化物の選択的成長を向上させる高温の酸化雰囲気に、半導体デバイス構造を露出することによって、薄膜の酸化物層１３２は熱的に成長される。代表的な実施形態において、半導体材料１２２、１２４の露出表面に酸化物材料を成長させた後、界面層１３２は窒化酸化物として具体化されるようにパルスＲＦのデカップルドプラズマ窒化（decoupled plasma nitration:ＤＰＮ）のような低温ニトロ化工程を実行することによって、製造プロセスは継続する。
図６を参照すると、代表的な実施形態において、製造プロセスは、Ｉ／Ｏトランジスタ領域１１４における酸素拡散バリア層１２８と、論理トランジスタ１１６における界面層１３２とを覆う高誘電率（high-k）の誘電体材料を備える高誘電率の誘電体層１３４を形成することによって継続する。例えば、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸窒化ハフニウムジルコニウム（ＨｆＸＺｒＸＯ２）、酸化タンタラム（Ｔａ２Ｏ５）、または酸化イットリウム（Ｙ２Ｏ３）等の高誘電率の誘電体材料は、二酸化ケイ素よりも大きな誘電率を有する。代表実施形態において、高誘電率の誘電体層１３４は、従来のようなＣＶＤ、ＰＥＣＶＤ、またはＡＬＤによって酸素拡散バリア層１２８および界面層１３２上に堆積される。実施形態にしたがって、高誘電率の誘電体層１３４の厚さは約１ｎｍから約３ｎｍの範囲であってもよい。
代表的な実施形態において、製造プロセスは、高誘電率の誘電体層１３４を形成した後、高誘電率の誘電体層１３４上にキャップ層１３６を形成することによって継続する。代表的な実施形態において、キャップ層１３６は、従来のようなＣＶＤ、ＰＥＣＶＤ、またはＡＬＤによって高誘電率の誘電体層１３４上にキャップ材料の層を共形的に堆積することによって形成される。実施形態にしたがって、キャップ層は、酸化ランタン（ＬＡ２Ｏ３）のような希土類酸化物または酸化アルミニウム（Ａｌ２Ｏ３）のような金属酸化物として具体化される。代表的な実施形態において、キャップ層１３６の厚さは約０．１ｎｍから約１ｎｍの範囲であってもよい。
代表的な実施形態において、キャップ層１３６を形成した後、製造プロセスは、キャップ層１３６上に酸化ゲッター導電性材料を備える導電性層１３８を形成することによって継続される。酸化ゲッター導電性材料は、他の材料または雰囲気から酸素を掃気する化学親和力を有する導電性材料である。この点において、厚い酸化物層１２６の堆積された酸化物材料内の不純物および破壊されたボンドのうちの少なくとも一方のため、酸素拡散バリア層１２８が無い場合には、後のプロセスステップの間、厚い酸化物層１２６からの酸素分子は、高誘電率の誘電体層１３４およびキャップ層１３６のうちの少なくとも一方を通して酸素ゲッター導電性層１３８に拡散する傾向がある。例えば、酸素拡散バリア層１２８が無い場合には、ソース・ドレインの活性化における熱アニールのような後の高温度プロセスステップの間、酸化物層１２６からの酸素分子は、酸素ゲッター導電性層１３８に拡散する。よって、酸素拡散バリア層１２８が、堆積される酸化物層１２６から酸素ゲッター導電性層１３８への酸素の拡散を防止する。
代表的な実施形態において、酸素拡散導電性層１３８は、従来のようなＣＶＤ、ＰＥＣＶＤ、またはＡＬＤによってキャップ層１３６上に酸素ゲッター金属層を共形的に堆積することによって形成される。実施形態にしたがって、酸素ゲッター金属層は窒化チタン（ＴｉＮ）、窒化タンタラム（ＴａＮ）、窒化タングステン（ＷＮ）または別の窒化金属として具体化される。当業者が理解されるように、後に形成されるトランジスタの閾値電圧を低下させるために、酸素ゲッター導電性金属層は利用される。代表的な実施形態において、酸素ゲッター導電性層１３８の厚さは約１．５ｎｍであるが、実際の実施形態において、酸素ゲッター導電性層１３８の厚さは約０．５ｎｍから約１０ｎｍの範囲であってもよい。導電性層１３８を形成した後、代表的な実施形態において、製造プロセスは、導電性層１３８上に配置されるようにゲート電極の層を備えるゲート電極層１４０を形成することによって継続される。一実施形態にしたがって、ゲート電極層１４０は、従来のように導電性層１３８上に共形的に堆積される多結晶シリコンを備える。
図７を参照すると、代表的な実施形態において、製造プロセスは、Ｉ／Ｏトランジスタ領域１１４からゲート電極層１４０、酸素ゲッター導電性層１３８、キャップ層１３６、高誘電率の誘電体層１３４、バリア層１２８、および酸化物層１２６を選択的に除去してゲートスタック１４２、１４４を形成し、論理トランジスタ領域１１６からゲート電極層１４０、酸素ゲッター導電性層１３８、キャップ層１３６、高誘電率の誘電体層１３４、および界面層１３２を選択的に除去してゲートスタック１４６、１４８を形成することによって継続される。このことに関して、代表的な実施形態において、ゲート電極層１４０、酸素ゲッター導電性層１３８、キャップ層１３６、高誘電率の誘電体層１３４、界面層１３２、バリア層１２８、および酸化物層１２６が、従来のようにパターン形成されてエッチングされ、対応するトランジスタ領域１０４、１０６、１０８、１１０上に配置されるようにゲートスタック１４２、１４４、１４６、１４８を形成する。各ゲートスタックが高誘電率の誘電体（例えば、高誘電率の誘電体層１３４）および金属（例えば、酸素ゲッター導電性層１３８）を備えるので、ゲートスタック１４２、１４４、１４６、１４８は高誘電率の金属ゲート（high-k dielectric layer:ＨＫＭＧ）として呼称される。
図８を参照すると、代表的な実施形態において、製造プロセスは、ドーパントイオンのイオン注入および後のアニールのような従来技術で領域１０４、１０６、１０８、１１０を適切に不純物ドーピングすることによってゲートスタック１４２、１４４、１４６、１４８の周りに離間されたソースおよびドレイン領域１５０、１５２、１５４、１５６を形成することによって継続される。このことに関して、熱アニールの間、バリア層１２８が厚い酸化物層１２６から酸素ゲッター導電性層１３８への堆積される酸化物材料の拡散を防止する。代表的な実施形態において、スペーサ１５８は、ゲートスタック１４２、１４４、１４６、１４８の側壁周りに従来のように形成される。側壁スペーサ１５８を形成した後、領域１０４、１０８をマスクし、注入マスクとしてゲートスタック１４４、１４８および側壁スペーサ１５８を用いることによって領域１０６、１１０にＰ型イオン（例えば、３フッ化ホウ素（ＢＦ２ ＋）イオン種またはホウ素イオン）を注入することによってソースおよびドレイン領域１５２、１５６が形成されて、領域１０６における厚い酸化層１２６を有するＰＭＯＳ Ｉ／Ｏトランジスタ構造および領域１１０における薄い酸化物層１３２を有するＰＭＯＳ論理トランジスタを形成する。同様に、領域１０６、１１０をマスクし、注入マスクとしてゲートスタック１４２、１４６および側壁スペーサ１５８を用いることによって領域１０４、１０８にＮ型イオン（例えば、ヒ素イオンまたはリンイオン）を注入することによってソースおよびドレイン領域１５０、１５４が形成されて、領域１０４における厚い酸化物層１２６を有するＮＭＯＳ Ｉ／Ｏトランジスタ構造および領域１０８における薄い酸化物層１３２を有するＮＭＯＳ論理トランジスタ構造を取得する。図８に示されていないが、当業者が理解されるように、側壁スペーサ１５８の従来の形成に先立って実際の実施形態が領域１０４、１０６、１０８、１１０に注入されるソースおよびドレイン延在領域を利用することが注意されるべきである。さらに、ソースおよびドレイン領域１５０、１５２、１５４、１５６の深さは実施形態に応じて変更されてもよく、いくつかの実施形態において、（例えば、絶縁層１０２とインタフェースするために）ソースおよびドレイン領域１５０、１５２、１５４、１５６が領域１０４、１０６、１０８、１１０の底部に延在していてもよい。
ソースおよびドレイン領域の形成後、ＭＯＳデバイスの製造は、任意の数の周知のプロセスステップ、モジュール、および技術を用いて完成される。この追加のステップは周知であり、よって、本明細書に記載されない。上述の製造プロセスの１つの利点は、高誘電率の金属ゲート厚膜酸化物のＩ／Ｏトランジスタが、堆積されたゲート酸化物から窒化チタン（ＴｉＮ）または窒化タンタラム（ＴａＮ）上に配置された酸素ゲッター導電性材料に酸素を拡散することを防止する酸素拡散バリア層を有する。その結果（結果として）、Ｉ／Ｏトランジスタ構造が実質的に同一の酸化物の厚さを有して、ウェハ全域のゲート漏洩の少ない変化、閾値電圧のより少ない変化、および改善された酸化膜経時破壊（time-dependent dielectric breakdown:ＴＤＤＢ）となる。酸素拡散バリア層は、堆積される酸化物層上に形成され、論理トランジスタ領域から除去されるとともに、堆積された酸化物が除去されて、任意の追加的エッチングまたはフォトリソグラフィステップを要しない。特定応用のゲート漏洩、ゲートキャパシタンス、および閾値電圧要求を満たすために、酸素拡散バリア層の厚さは調整されてもよい。
本発明の代表的な実施形態にしたがって構成されたデバイスおよび方法を以下に説明する。
装置は一実施形態にしたがったトランジスタのために提供される。トランジスタが半導体材料上にゲートスタックを備える。ゲートスタックが、半導体材料上に堆積される酸化物層、該堆積された酸化物層上にある酸素拡散バリア層、酸素拡散バリア層上に配置された高誘電率の誘電体層、および高誘電率の誘電体層上に配置された酸素ゲッター導電性層を備える。酸素拡散バリア層が酸素の拡散を防止する。一実施形態にしたがって、堆積された酸化物層が少なくとも１ナノメートルの厚さを有する。さらなる実施形態において、堆積される酸化物層が、半導体材料上に堆積される二酸化ケイ素の層を備える。別の実施形態において、酸素拡散バリア層が０．１ｎｍと１．５ｎｍとの間の厚さを有する。別の実施形態にしたがって、酸素拡散バリア層が、窒化アルミニウム、窒化ケイ素、窒化ゲルマニウムからなる群から選択される材料の層を備える。別のさらなる実施形態にしたがって、酸素ゲッター導電性層が金属を備える。別の実施形態において、酸素ゲッター導電性層が、窒化チタン、窒化タンタラム、窒化タングステンからなる群から選択される材料を備える。一実施形態にしたがって、半導体材料が高移動度材料を含み、堆積された酸化物層は、高移動度材料上に堆積されている。
一実施形態にしたがって、トランジスタを製造する方法が提供される。方法が、半導体材料の層上に配置されるように酸化物層を堆積すること、酸化物層上に配置されるように酸素拡散バリア層を形成すること、および酸素拡散バリア層上に配置されるように高誘電率の誘電体材料の層を形成することを含む。方法が、高誘電率の誘電体材料の層上に配置されるように導電性材料の層を形成すること、導電性材料の層、高誘電率の誘電体材料の層、酸素拡散バリア層および酸化物層の一部分を選択的に除去すること、およびゲートスタック周りにソースおよびドレイン領域を形成することをさらに含む。一実施形態にしたがって、酸化物層を堆積することが、７００℃と１０００℃との間の温度において酸化物材料を堆積することを含む。さらなる実施形態において、酸化物材料を堆積することが、少なくとも１ｎｍの厚さを有する酸化物材料を堆積することを含む。別の実施形態にしたがって、半導体材料の層が高移動度材料の層を含み、酸化物材料は高移動度材料上に堆積される。別の実施形態にしたがって、酸素拡散バリア層を形成することが、窒化ケイ素、窒化アルミニウム、窒化ゲルマニウムからなる群から選択される材料の層を形成することを含む。さらなる実施形態において、導電性材料の層を形成することは、金属層を形成することを含む。別の実施形態にしたがって、方法は、高誘電率の誘電体材料の層上に配置されるようにキャップ層を形成することをさらに含み、この場合、導電性材料の層、高誘電率の誘電体材料の層、酸素拡散バリア層、および酸化物層の一部分を選択的に除去することは、キャップ層の一部分をさらに除去して、ゲートスタックを形成する。
別の実施形態にしたがって、第１トランジスタおよび第２トランジスタを含む半導体デバイスを製造するための方法が提供される。方法が、第１領域の半導体材料および第２領域の半導体材料を有する半導体デバイスを提供すること、第１領域および第２領域上に配置されるように第１酸化物層を堆積すること、および第１酸化物層上に配置されるように酸素拡散バリア層を形成することを含む。方法が、第２領域上に配置された酸素拡散バリア層および第１酸化物層を除去して、第１領域上に配置された酸素拡散バリア層および第１酸化物層をそのまま残すことを含む。方法が、第２領域上に配置されるように誘電体層を形成することをさらに含む。第１酸化物層が第１の厚さを有し、誘電体層が第２の厚さを有し、第２の厚さは第１の厚さ未満である。方法が、第１領域の酸素拡散バリア層上、および第２領域の誘電体層上に配置されるように高誘電率の誘電体材料の層を形成すること、および高誘電率の誘電体材料の層上に配置されるように導電性材料の層を形成することをさらに含む。方法が、第１領域上に配置された導電性材料の層、高誘電率の誘電体材料の層、酸素拡散バリア層、および第１酸化物層の一部分を選択的に除去して、第１トランジスタにおける第１ゲートスタックを形成すること、および第２領域上に配置された導電性材料の層、高誘電率の誘電体材料の層、誘電体層の一部分を選択的に除去して、第２トランジスタにおける第２ゲートスタックを形成することを含む。一実施形態にしたがって、第１トランジスタがＩ／Ｏトランジスタを備え、第２トランジスタが論理トランジスタを備える。別の実施形態にしたがって、誘電体層を形成することは、第２酸化物層を成長させることを含む。さらなる実施形態において、第２酸化物層を成長させることは、酸化物質を用いて半導体デバイス構造の化学洗浄を実行するステップを含む。別のさらなる実施形態にしたがって、半導体材料の第１領域が高移動度材料を含み、第１酸化物層は高移動度材料上に堆積される。
少なくとも１つの代表的な実施形態及び製造方法について、本発明を上記した詳細な説明において説明したが、多くの種々の変形が存在することを認識し得る。また、代表的な実施形態又は複数の代表的な実施形態は例示であり、本発明の範囲、適用可能性、又は構成を何ら限定するものではないことを認識し得る。むしろ、上記した詳細な説明は、本発明の実施形態例を具体化するための便利なロードマップを当業者に提供するものであり、添付の特許請求の範囲の記載及びそれらの合法的な均等物である本発明の範囲から逸脱することなく、代表的な実施形態において述べられた要素の機能及び構成は種々に変更可能であることを理解し得る。

Claims (20)

  1. 半導体材料上に配置されるゲートスタックを有するトランジスタであって、
    前記半導体材料上に配置されるように堆積された酸化物層と、
    前記堆積された酸化物層上に配置された酸素拡散バリア層であって、前記酸素拡散バリア層が酸素の拡散を防止する、前記酸素拡散バリア層と、
    前記酸素拡散バリア層上に配置された高誘電率の誘電体層と、
    前記高誘電率の誘電体層上に配置された酸素ゲッター導電性層とを備える、トランジスタ。
  2. 前記堆積された酸化物層が、少なくとも１ナノメートルの厚さを有する、請求項１に記載のトランジスタ。
  3. 前記堆積された酸化物層が、前記半導体材料上に堆積された二酸化ケイ素の層を含む、請求項２に記載のトランジスタ。
  4. 前記酸素拡散バリア層が、０．１ナノメートルと０．５ナノメートルとの間の厚さを有する、請求項１に記載のトランジスタ。
  5. 前記酸素拡散バリア層が、窒化アルミニウム、窒化シリコン、四窒化三ゲルマニウムからなる群から選択される材料を含む、請求項１に記載のトランジスタ。
  6. 前記酸素ゲッター導電性層が、金属を含む、請求項１に記載のトランジスタ。
  7. 前記酸素ゲッター導電性層が、窒化チタン、窒化タンタル、および窒化タングステンからなる群から選択される材料を含む、請求項１に記載のトランジスタ。
  8. 前記半導体材料が、高移動度材料を含み、前記堆積された酸化物層は前記高移動度材料上に堆積される、請求項１に記載のトランジスタ。
  9. トランジスタを製造するための方法であって、
    半導体材料の層上に配置されるように酸化物層を堆積すること、
    前記酸化物層上に配置されるように酸素拡散バリア層を形成すること、
    前記酸素拡散バリア層上に配置されるように高誘電率の誘電体材料の層を形成すること、
    前記高誘電率の誘電体字材料の層上に配置されるように導電性材料の層を形成すること、
    前記導電性材料の層、高誘電率の誘電体材料の層、酸素拡散バリア層、および酸化物層の一部分を選択的に除去して、ゲートスタックを形成すること、
    前記ゲートスタック周りにソースおよびドレイン領域を形成することを備える、方法。
  10. 前記酸化物層を堆積することが、７００℃と１０００℃との間の温度において酸化物材料を堆積することを含む、請求項９に記載の方法。
  11. 前記酸化物材料を堆積することが、少なくとも１ナノメートルの厚さの酸化物材料を堆積することを含む、請求項１０に記載の方法。
  12. 前記半導体材料の層が、高移動度材料の層を含み、前記酸化物材料は前記高移動度材料上に堆積される、請求項１０に記載の方法。
  13. 前記酸素拡散バリア層を形成することが、窒化シリコン、窒化アルミニウム、および四窒化三ゲルマニウムからなる群から選択された材料の層を形成することを含む、請求項１０に記載の方法。
  14. 前記導電性材料の層を形成することが、金属層を形成することを含む、請求項１３に記載の方法。
  15. 前記高誘電率の誘電体材料の層上に配置されるようにキャップ層を形成することをさらに備え、
    前記導電性材料の層、前記高誘電率の誘電体材料の層、前記酸素拡散バリア層、および前記酸化物層の一部分を選択的に除去し、さらにキャップ層の一部分を選択的に除去する、請求項１４に記載の方法。
  16. 第１トランジスタおよび第２トランジスタを含む半導体デバイスを製造する方法であって、
    半導体材料の第１領域および半導体材料の第２領域を有する半導体デバイス構造を提供すること、
    前記第１領域および前記第２領域上に配置されるように第１酸化物層を堆積することであって、前記第１酸化物層が第１の厚さを有する、前記第１酸化物層を堆積すること、
    前記第１酸化物層上に配置されるように酸素拡散バリア層を形成すること、
    前記酸素拡散バリア層および前記第１領域上に配置された前記第１酸化物層を完全に残して、前記第２領域上に配置された第１酸化物層および前記酸素拡散バリア層を除去すること、
    前記第２領域上に配置されるように誘電体層を形成することであって、前記誘電体層が第２の厚さを有し、前記第２の厚さは前記第１の厚さ未満である、前記誘電体層を形成すること、
    前記第１領域の前記酸素拡散バリア層および前記第２領域の前記誘電体層上に配置されるように高誘電率の誘電体材料の層を形成すること、
    前記高誘電率の誘電体材料上に配置されるように導電性材料の層を形成すること、
    前記第１領域上に配置された前記導電性材料の層、前記高誘電率の誘電体材料の層、前記酸素拡散バリア層、および前記第１酸化物層の一部分を選択的に除去して、前記第１トランジスタの第１ゲートスタックを形成すること、
    前記第２領域上に配置された前記導電性材料の層、前記高誘電率の誘電体材料の層、前記誘電体材料の一部分を選択的に除去して、前記第２トランジスタの第２ゲートスタックを形成することを含む、方法。
  17. 前記第１トランジスタがＩ／Ｏトランジスタを含み、前記第２トランジスタが論理トランジスタを含む、請求項１６に記載の方法。
  18. 前記誘電体層を形成することが、第２酸化物層を成長させることを含む、請求項１６に記載の方法。
  19. 前記第２酸化物層を成長させることが、酸化物質を用いて前記半導体デバイスの化学洗浄を実行することを含む、請求項１６に記載の方法。
  20. 前記半導体材料の前記第１領域が、高移動度材料を含み、前記第１酸化物層は前記高移動度材料上に堆積される、請求項１６に記載の方法。
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