CN106887387B - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明的半导体器件的制造方法包括：提供半导体衬底，所述半导体衬底上形成有用于形成N型金属栅极的第一伪栅极和用于形成P型金属栅极的第二伪栅极，所述半导体衬底上还形成有包围所述第一伪栅极和所述第二伪栅极的层间介电层；去除所述第一伪栅极和所述第二伪栅极中的一个以形成第一填充开口，并在所述第一填充开口内形成第一金属栅极；在所述第一金属栅极上形成第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层为易于被等离子体去除的多孔聚合物层；以所述第一硬掩膜层和第二硬掩膜层为掩膜，去除所述第一伪栅极和所述第二伪栅极中的另一个以形成第二填充开口，并去除所述第一硬掩膜层和第二硬掩膜层；在所述第二填充开口内形成第二金属栅极。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
随着半导体技术的发展，集成电路尤其是超大规模集成电路中的主要器件金属-氧化物-半导体场效应晶体管(简称MOSFET)的几何尺寸一直在不断缩小，器件关键尺寸已缩小到0.1μm的特征尺寸以下，栅介质等效氧化物厚度已小至纳米数量级，使用二氧化硅(SiO2)层作为栅极介质的工艺已经达到其物理电气特性的极限，在65nm工艺的晶体管中的二氧化硅层已经缩小到5个氧原子的厚度。作为阻隔栅极和下层的绝缘体，二氧化硅层已经不能再进一步缩小了，否则产生的漏电流会让晶体管无法正常工作。为此，现有技术已提出的解决方案是，采用金属栅和高介电常数(K)栅介质替代传统的重掺杂多晶硅栅和SiO2(或SiON)栅介质。
金属栅极技术包括先形成栅(Gate-first)工艺和后形成栅(Gate-last)工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-last工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。
在Gate-last工艺中，由于N型晶体管和P型晶体管需要有不同的功函数金属层，因此，通常需要分别形成N型晶体管的金属栅极和P型晶体管的金属栅极。图1A-1D为采用现有技术的Gate-last工艺形成半导体器件过程中各步骤的剖视图。如图1A所示，提供半导体衬底100。半导体衬底100上形成有用于形成N型金属栅极的第一伪栅极101和用于形成P型金属栅极的第二伪栅极102。在半导体衬底100上以及第一伪栅极101和第二伪栅极102的两侧还形成有应力层103。在应力层103上形成有层间介电层104。如图1B所示，通过形成光刻胶层105，以及曝光显影刻蚀等操作去除第二伪栅极102，以形成第二填充开口106。如图1C所示，在第二填充开口106内形成P型功函数层107和金属栅极108，金属栅极108的材料可以为铝。如图1D所示，去除第一伪栅极101，以形成第一填充开口109。然后，在该第一填充开口109内形成N型功函数金属层和填充金属即可以形成N型金属栅极。
然而，采用上述方法容易出现P型金属栅极损坏而导致器件失效的问题，因此，目前亟需一种制作半导体器件的方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提出一种半导体器件的制造方法，可以防止在制作后形成的金属栅极的过程损伤先形成的金属栅极，同时可以避免残余污染半导体器件。
本发明提供一种半导体器件的制造方法，所述方法包括：步骤S101：提供半导体衬底，所述半导体衬底上形成有用于形成N型金属栅极的第一伪栅极和用于形成P型金属栅极的第二伪栅极，所述半导体衬底上还形成有包围所述第一伪栅极和所述第二伪栅极的层间介电层；步骤S102：去除所述第一伪栅极和所述第二伪栅极中的一个以形成第一填充开口，并在所述第一填充开口内形成第一金属栅极；步骤S103：在所述第一金属栅极上形成第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层为易于被等离子体去除的多孔聚合物层；步骤S104：以所述第一硬掩膜层和第二硬掩膜层为掩膜，去除所述第一伪栅极和所述第二伪栅极中的另一个以形成第二填充开口；步骤S105：在所述第二填充开口内形成第二金属栅极；步骤S106：去除所述第一硬掩膜层和第二硬掩膜层。
示例性地，所述步骤S103包括：步骤S1031：在所述层间介电层上依次形成第一硬掩膜层、第二硬掩膜层和光刻胶层；步骤S1032：通过光刻胶层对所述第一硬掩膜层、第二硬掩膜层进行刻蚀，以去除所述第一硬掩膜层和第二硬掩膜层位于第一伪栅极和所述第二伪栅极中未被去除的一个上方的部分，保留位于第一金属栅极上方的部分。
示例性地，所述多孔聚合物为SiLKTM多孔聚合物。
示例性地，所述SiLKTM多孔聚合物孔径尺寸范围为2.2～19.3nm。
示例性地，所述第二硬掩膜层为碳化硅。
示例性地，所述碳化硅层含碳量范围在20％～40％。
示例性地，在所述步骤S104中通过等离子刻蚀方法去除所述多孔聚合物层和碳化硅层。
示例性地，在所述步骤S104中使用NH3或N2/H2等离子体刻蚀去除所述多孔聚合物层和碳化硅层。
示例性地，所述第一硬掩膜层厚度为10nm～50nm。
示例性地，所述第二硬掩膜层厚度为2nm～5nm。
本发明的半导体器件的制造方法通过在先形成的金属栅极表面形成第一硬掩膜层和第二硬掩膜层，并以第一硬掩膜层和第二硬掩膜层为掩膜来形成用于后形成的金属栅极的开口，这样既可以保护先形成的金属栅极在后续的刻蚀工艺和清洗工艺中免受损伤，从而有效地避免半导体器件失效，又由于第一硬掩膜层采用易于被等离子体去除的多孔聚合物层，不会产生残余而导致半导体器件污染。此外，由于本发明的金属栅极仅经过一道化学机械研磨工艺，因此较容易控制金属栅极的高度损失。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-1D为采用现有技术的一种Gate-last工艺形成半导体器件过程中各步骤的剖视图；
图2A和图2B示出采用现有技术另一种的Gate-last工艺形成半导体器件过程中各步骤的剖视图；
图3为本发明一实施例的半导体器件的制造方法的工艺流程图；
图4A～图4H示出根据本发明一实施例的半导体器件的制造方法的相关步骤形成的半导体器件的结构的剖视图；
图5为根据本发明一实施例的半导体器件的制造方法的一种流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
在此首先对采用图1A-1D所示方法为何容易出现P型金属栅极损坏而导致器件失效的问题进行分析，通过分析认为是由于在P型金属栅极108形成之后，需要去除第一伪栅极101以形成第一填充开口109，并且在第一填充开口109内填充金属之前还需要对进行清洗步骤。在这些过程中，刻蚀气体和/或清洗溶液很容易损坏P型金属栅极108，而导致整个半导体器件失效。而为了克服这种问题，现有技术中对图1A～图1D所示方法进行了改进，如图2A和图2B所示，其分别对应图1B和图1D中的操作，不同的是，在去除第一伪栅极101以形成第一填充开口109时，用金属硬掩膜110或光刻胶105覆盖P型金属栅极108，从而保护P型金属栅极，但是金属硬掩膜会遇到CMP后残余问题，而光刻胶则会遇到氧等离子剥离残余问题，这些残余都会器件造成污染，影响器件的性能。
因此，为了在CMOS制造可以避免形成功函数层和开口过程中的刻蚀工艺和清洗工艺对金属栅极的栅极材料层造成损伤，进而有效地避免半导体器件失效，本发明提供了一种半导体器件的制造方法，如图3所示，该方法包括：步骤S101：提供半导体衬底，所述半导体衬底上形成有用于形成N型金属栅极的第一伪栅极和用于形成P型金属栅极的第二伪栅极，所述半导体衬底上还形成有包围所述第一伪栅极和所述第二伪栅极的层间介电层；步骤S102：去除所述第一伪栅极和所述第二伪栅极中的一个以形成第一填充开口，并在所述第一填充开口内形成第一金属栅极；步骤S103：形成覆盖所述第一金属栅极表面的第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层为易于被等离子体去除的多孔聚合物层；步骤S104：以所述第一硬掩膜层和第二硬掩膜层为掩膜，去除所述第一伪栅极和所述第二伪栅极中的另一个以形成第二填充开口；步骤S105：在所述第二填充开口内形成第二金属栅极；步骤S106：去除所述第一硬掩膜层和第二硬掩膜层。
本发明的半导体器件的制造方法通过在先形成的金属栅极表面覆盖形成第一硬掩膜层和第二硬掩膜层，并以第一硬掩膜层和第二硬掩膜层为掩膜来形成用于后形成的金属栅极的开口，这样可以保护先形成的金属栅极在后续的刻蚀工艺和清洗工艺中免受损伤，从而有效地避免半导体器件失效。又由于第一硬掩膜层的材料采用易于被等离子体去除的多孔聚合物层，不会产生残余而导致半导体器件污染。此外，由于本发明的金属栅极仅经过一道化学机械研磨工艺，因此较容易控制金属栅极的高度损失。
可以理解的是，上述方法的核心是在先形成的金属栅极上形成第一掩膜层来保护其免受后续刻蚀清洗工艺损伤，而对于其中的步骤顺序可以根据需要进行调整，比如所述步骤S106在所述步骤104和步骤S105之间执行，或者所述步骤S106在所述步骤S105之后执行，其都可以实现上述目的，均包括在本发明的范围内。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参照图4A～图4H以及图5来具体描述本发明的一个实施例的一种半导体器件的制造方法。其中，图4A～图4H示出根据本发明一实施例的半导体器件的制造方法的相关步骤形成的半导体器件的结构的剖视图；图5为根据本发明一实施例的半导体器件的制造方法的一种流程图。
本实施例的半导体器件的制造方法，包括如下步骤：
步骤S501：提供半导体衬底400，该半导体衬底400上形成有用于形成N型金属栅极的第一伪栅极401和用于形成P型金属栅极的第二伪栅极402，该半导体衬底400上还形成有包围第一伪栅极401和第二伪栅极402的层间介电层404，所形成的结构图4A所示。
其中，半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底400的构成材料选用单晶硅。
在半导体衬底400中可以形成有掺杂区域(未示出)，例如N型阱区和P型阱区。此外，半导体衬底400中还可以包括隔离结构，例如浅沟槽隔离(STI)等，隔离结构可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其它现有的低介电常数材料形成。
半导体衬底400上形成有第一伪栅极401和第二伪栅极402，其中，第一伪栅极401用于形成N型金属栅极，第二伪栅极402用于形成P型金属栅极。第一伪栅极401和第二伪栅极402的材料可以为本领域中常用的形成伪栅极的材料，例如多晶硅。在此分别仅用一个第一伪栅极401和一个第二伪栅极402来表示用于形成N型金属栅极和P型金属栅极的伪栅极。此外，在半导体衬底400与第一伪栅极401和第二伪栅极402之间还形成界面层、高介电常数层和盖层，其厚度可以为10-50埃。高介电常数层可包含氧化铪(HfOx)，或者选择性地包含HfSiOx、HfSiON、HfTaO、HfTiO、HfZrO或前述的组合。
在形成完第一伪栅极401和第二伪栅极402之后，可以进行额外的CMOS工艺来形成各种N型晶体管和P型晶体管内公知的元件，例如包括浅掺杂区、源/漏极区、间隙壁、P型晶体管的硅锗元件、硅化物、接触孔刻蚀停止层(CESL)以及层间介电层404。层间介电层404形成在半导体衬底400上且至少包围第一伪栅极401和第二伪栅极402。层间介电层404可包含由高深宽比(HARP)和/或高密度等离子体(HDP)沉积工艺形成的氧化物。
此外，在半导体衬底400上以及第一伪栅极401和第二伪栅极402的两侧还可以形成有的应力层403，以提高沟道内载流子的迁移率。
步骤S502：去除第一伪栅极401和第二伪栅极402中的一个以形成第一填充开口406，所形成的结构如图4B所示。
在本实施例中以先形成P型金属栅极为例来说明本发明的原理。但是在实际操作中，可以先形成N型金属栅极，即先去除第一伪栅极形成第一填充开口，并在该第一填充开口中形成N型金属栅极作为第一金属栅极；或者可以先形成P型金属栅极，即先去除第二伪栅极形成第一填充开口，并在该第一填充开口中形成P型金属栅极作为第一金属栅极。
如图4B所示，去除第二伪栅极402以在层间介电层404中形成第一填充开口406。本领域的技术人员可以采用现有的方法来去除第二伪栅极402，例如，包括：在图4A所示的半导体器件结构上形成掩膜层，该掩膜层中具有暴露第二伪栅极402的开口；执行刻蚀工艺以去除第二伪栅极402；以及去除该掩膜层，以得到图4B所示的半导体器件结构。该掩膜层可以为如图4B所示的光刻胶层405，其可以在形成开口406之后通过诸如灰化等方法去除。也可以是诸如氮化硅等硬硬掩膜层。
步骤S503：在所述第一填充开口406内形成第一金属栅极，所形成的结构如图4C所示。
如图4C所示，在所述第一填充开口406内形成第一金属栅极。为了使N型金属栅极和P型金属栅极具有不同的功函数，第一金属栅极可以包括依次形成的P型功函数金属层407和金属栅极材料层408。P型功函数金属层407可包含氮化钛，其厚度可以约为50-100埃。该P型功函数金属层可以由原子层沉积法(ALD)、物理气相沉积法(PVD)或其它合适技术形成。或者，P型功函数金属层可包含例如氮化钛、钌、钼、铝、氮化钨、前述的氧化物或者硅化物的衍生物或者前述组合的单一金属层或复合金属层，以提高有效功函数(EWF)值。金属栅极材料层408可以包含铝、铜等具有良好导电性能的金属。
可以理解的是，在形成第一金属栅极的过程中可以先在层间介电层404和第一伪栅极401上以及第一填充开口406内形成金属层，然后采用例如化学机械研磨工艺或刻蚀工艺等去除第一填充开口406以上的金属层，以在第一填充开口406内形成P型金属栅极。
步骤S504：在所述层间介电层404上依次形成第一硬掩膜层409、第二硬掩膜层410和光刻胶层411，形成的结构如图4D所示。
为了便于在后续步骤去除而不产生残余污染半导体器件，第一硬掩膜层409采用多孔聚合物，这是因为多孔聚合物具有易于被等离子体去除的特性。示例性地，在本实施例中，多孔聚合物为SiLKTM多孔聚合物。更优选地，所述SiLKTM多孔聚合物孔径尺寸范围为2.2～19.3nm，在该孔径范围内的SiLKTM多孔聚合物最易于被等离子体去除而没有残余。在本文中，SiLKTM为下游化学制剂材料供应商提供的低介电常数材料。同时，当第一硬掩膜层409采用SiLKTM多孔聚合物时，其可以通过旋涂方法形成，在此不再赘述。示例性地，第一硬掩膜层409厚度为10nm～50nm。
第二硬掩膜层410用于隔离第一硬掩膜层409和光刻胶层411，防止在后续去除光刻胶层411的过程中损坏或去除第一硬掩膜层409。示例性地，第二硬掩膜层410为碳化硅层，更优选地该碳化硅层含碳量较低，优选的范围是20％～40％，由于含碳较低，使得该碳化硅层易于被等离子体去除。示例性地，第二硬掩膜层410厚度为2nm～5nm。
光刻胶层411采用本领域常用的正性或负性光刻胶层材料，其可以通过常用的涂覆方法形成，在此不再赘述。
应当明白，在本实施例中，第一硬掩膜层409、第二硬掩膜层410和光刻胶层411覆盖整个层间介电层404，但是在其他实施方式中，第一硬掩膜层409、第二硬掩膜层410和光刻胶层411也可为至少覆盖第一伪栅极401。
步骤S505：去除第一伪栅极401上方的第一硬掩膜层409和第二硬掩膜层410，保留位于第一金属栅极上方的部分，所形成的结构如图4E所示。
示例性地，在本实施例中，首先通过对光刻胶层411的曝光显影等操作暴露位于第一伪栅极401上方的第一硬掩膜层409和第二硬掩膜层410，然后以光刻胶层411为掩膜刻蚀第一硬掩膜层409和第二硬掩膜层410，以去除第一伪栅极401上方的第一硬掩膜层409和第二硬掩膜层410，保留位于第一金属栅极上方的部分。
示例性地，如前所述，在本实施中，第一硬掩膜层409采用SiLKTM多孔聚合物，第二硬掩膜层410采用碳化硅，相应的刻蚀时可以使用NH3或N2/H2等离子体刻蚀去除第一伪栅极401上方的第一硬掩膜层409和第二硬掩膜层410，这是因为SiLKTM、碳化硅易于被NH3或N2/H2等离子体去除而没有残余。示例性地，刻蚀的工艺条件为功率100～1000W，温度为50～300度，N2流量为100～1000sccm，H2流量为100～200sccm，或者NH3流量为100～1000sccm。
步骤S506：去除第一伪栅极和第二伪栅极中的另一个以形成第二填充开口，并去除所述第二硬掩膜层410。在先形成N型金属栅极的情况下，该步骤为去除第二伪栅极；在先形成P型金属栅极的情况下，该步骤为去除第一伪栅极。
如图4F所示，根据本发明一个实施方式，先形成P型金属栅极，因此该步骤为去除第一伪栅极401以在层间介电层404中形成第二填充开口412。本领域的技术人员可以采用现有的方法来去除第一伪栅极401，例如，采用毯式刻蚀法(Blanket Etch)去除第一伪栅极401，以减少工艺步骤。所述毯式刻蚀法为不使用任何掩膜层来对第一伪栅极401进行干法刻蚀或湿法刻蚀的方法。
在本实施中，在去除所述第一伪栅极401的同时，所述第二硬掩膜层410也被消耗掉。
步骤S507：去除第一金属栅极上方的第一硬掩膜层409。
示例性地，如前所述，在本实施中，第一硬掩膜层409采用SiLKTM多孔聚合物，相应的刻蚀时可以使用NH3或N2/H2等离子体刻蚀去除第一伪栅极401上方的第一硬掩膜层409，这是因为SiLKTM易于被NH3或N2/H2等离子体去除。示例性地，刻蚀的工艺条件为功率100～1000W，温度为50～300度，N2流量为100～1000sccm，H2流量为100～200sccm，或者NH3流量为100～1000sccm。
步骤S508：在第二填充开口412内形成第二金属栅极。
如图4H所示，在第二填充开口412内形成第二金属栅极。第二金属栅极可以包括依次形成的N型功函数金属层413和金属栅极材料层414。N型功函数金属层413可包含氮化钛，其厚度可以小于P型功函数金属层的厚度，并经热处理工艺调整其功函数。该N型功函数金属层可以由原子层沉积法(ALD)、物理气相沉积法(PVD)或其它合适技术形成。或者，N型功函数金属层可包含例如氮化钛、钌、钼、铝、氮化钨、前述的氧化物或者硅化物的衍生物或者前述组合的单一金属层或复合金属层，以提高有效功函数(EWF)值。金属栅极材料层414可以包含铝、铜等具有良好导电性能的金属。
可以理解的是，在层间介电层404以及第二填充开口412内形成金属层，然后通过例如化学机械研磨工艺(CMP)或刻蚀工艺等去除第一填充开口412以上的金属层，以在第一填充开口412内形成N型金属栅极。
至此完成了本实施半导体器件的所有步骤，可以理解的是，半导体器件中的部分器件结构可以由CMOS制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。
本实施例的半导体器件的制造方法通过在先形成的金属栅极表面形成多孔聚合物层和碳化硅层，并以该多孔聚合物层和碳化硅层为掩膜来形成用于后形成的金属栅极的开口，这样既可以保护先形成的金属栅极在后续的刻蚀工艺和清洗工艺中免受损伤，从而有效地避免半导体器件失效，又由于多孔聚合物层和碳化硅层易于被等离子体去除，不会产生残余而导致半导体器件污染。此外，由于本发明的金属栅极仅经过一道化学机械研磨工艺，因此较容易控制金属栅极的高度损失。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底上形成有用于形成N型金属栅极的第一伪栅极和用于形成P型金属栅极的第二伪栅极，所述半导体衬底上还形成有包围所述第一伪栅极和所述第二伪栅极的层间介电层；
去除所述第一伪栅极和所述第二伪栅极中的一个以形成第一填充开口，并在所述第一填充开口内形成第一金属栅极；
在所述第一金属栅极上形成第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层为易于被等离子体去除的多孔聚合物层；
以所述第一硬掩膜层和第二硬掩膜层为掩膜，去除所述第一伪栅极和所述第二伪栅极中的另一个以形成第二填充开口，
在所述第二填充开口内形成第二金属栅极；
去除所述第一硬掩膜层和第二硬掩膜层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述第一金属栅极上形成第一硬掩膜层和第二硬掩膜层的步骤包括：
在所述层间介电层上依次形成第一硬掩膜层、第二硬掩膜层和光刻胶层；
通过光刻胶层对所述第一硬掩膜层、第二硬掩膜层进行刻蚀，以去除所述第一硬掩膜层和第二硬掩膜层位于第一伪栅极和所述第二伪栅极中未被去除的一个上方的部分，保留位于第一金属栅极上方的部分。
3.如权利要求1或2所述的半导体器件的制造方法，其特征在于，所述多孔聚合物为SiLKTM多孔聚合物。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述SiLKTM多孔聚合物孔径尺寸范围为2.2～19.3nm。
5.如权利要求3所述的半导体器件的制造方法，其特征在于，所述第二硬掩膜层为碳化硅。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述碳化硅层含碳量范围在20％～40％。
7.如权利要求3所述的半导体器件的制造方法，其特征在于，在以所述第一硬掩膜层和第二硬掩膜层为掩膜，去除所述第一伪栅极和所述第二伪栅极中的另一个以形成第二填充开口的步骤中，通过等离子刻蚀方法去除所述多孔聚合物层和碳化硅层。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，在以所述第一硬掩膜层和第二硬掩膜层为掩膜，去除所述第一伪栅极和所述第二伪栅极中的另一个以形成第二填充开口的步骤中，使用NH3或N2/H2等离子体刻蚀去除所述多孔聚合物层和碳化硅层。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一硬掩膜层厚度为10nm～50nm。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二硬掩膜层厚度为2nm～5nm。
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