CN102549755A - 具有氧扩散阻挡层的半导体器件及其制造方法 - Google Patents

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Abstract

提供了用于制造晶体管的方法和装置。晶体管包括覆盖半导体材料(104，106，108，110)的栅极叠层(142，144，146)。栅极叠层包括覆盖半导体材料的沉积氧化物层(126)，覆盖沉积氧化物层的氧扩散阻挡层(128)，覆盖氧扩散阻挡层的高k电介质层(134)；以及覆盖高k电介质层的吸氧导电层(138)。氧扩散阻挡层阻止从沉积氧化物层到吸氧导电层的氧扩散。

Description

具有氧扩散阻挡层的半导体器件及其制造方法
技术领域
本文所述的实施例主要涉及半导体器件和用于制造半导体器件的方法，并且更具体地，本文的实施例涉及用于制造具有栅极叠层的晶体管的方法，栅极叠层具有阻挡材料层以阻止来自栅极氧化层的氧扩散。 
背景技术
现有的大多数集成电路(IC)都是通过使用多个互连的实施为金属氧化物半导体场效应晶体管(MOSFET或MOS晶体管)的场效应晶体管(FET)来实现的。MOS晶体管包括作为控制电极被形成在半导体衬底上的栅电极以及被形成在半导体衬底内并且其间可以有电流流过的间隔开的源极和漏极区域。加至栅电极的控制电压控制从半导体衬底内栅电极下方的源极和漏极区域之间的通道中流过的电流。通过形成在源极和漏极区域上的导电触点访问MOS晶体管。 
某些IC是利用P沟道FET(PMOS晶体管)和N沟道FET(NMOS晶体管)共同构成的，被称为互补MOS或CMOS集成电路。IC经常会包括与IC以外的其他电子件对接的晶体管(也就是输入/输出(或I/O)晶体管)以及实现IC内部逻辑功能的晶体管(也就是逻辑晶体管)。I/O晶体管通常以比逻辑晶体管更高的电压水平工作，并且因此I/O晶体管经常要采用厚栅极氧化层。当I/O晶体管中的沟道包括例如锗化硅(SiGe)或碳化硅(SiC)这样的材料时，可以通过将氧化物沉积至期望厚度而形成栅极氧化层。沉积的氧化物可能低于化学计量并且包含杂质和/或断键。因此，当在栅极叠层中使用了吸氧材料时，来自沉积氧化物的氧就很可能会在随后的高温加工步骤期间扩散至吸氧材料。这将导致栅极氧化层厚度不均匀、栅极漏电流增加、与 时间相关的电介质击穿特性(TDDB)下降以及用于I/O晶体管的阈值电压波动。 
附图说明
通过参考具体实施方式和权利要求并同时结合附图一起考虑即可得到对本主题更加完整的理解，其中相同的附图标记始终在附图中表示相似的元件。 
图1-8根据本发明的一个实施例以截面图示出了CMOS半导体器件的结构以及用于制造CMOS半导体器件的示范性方法。 
具体实施方式
以下的具体实施方式在本质上仅仅是说明性的而并不是为了限制主题中的实施例或者这些实施例的应用和用途。如本文中所用，词语“示范性’’是指“用作示例、实例或说明”。本文中描述为示范性的任何实施方式都不必被解读为优选或有利于其他的实施方式。而且，也不意味着应该受到在先前的技术领域、背景技术、发明内容或以下的具体实施方式中给出的任何明示或隐含的理论的约束。 
图1-8根据示范性实施例以截面图示出了用于制造CMOS半导体器件的方法。尽管是在CMOS半导体器件的背景下说明本文，但是本文不受限于CMOS半导体器件，而是可以与并非CMOS半导体器件的其他MOS半导体器件一起使用。制造MOS部件的各种步骤是公知的，并且因此为了简洁起见，很多常规步骤将仅在本文中简要提及或者完全省略而并不提供公知的工艺细节。尽管术语“MOS器件”准确地说是指具有金属栅电极和氧化物栅极绝缘层的器件，但是该术语将始终被用于表示包括位于栅极绝缘层(无论是氧化层还是其他绝缘层)上相应地也就位于半导体衬底上的导电栅电极(无论是金属还是其他的导电材料)的任何半导体器件。 
参照图1，示出的制造过程通过提供适当的半导体衬底并形成由半导体材料104，106，108，110构成的电隔离区域开始。在图示的实施 例中，半导体衬底被实现为绝缘体上硅(SOI)衬底，具有支持层100、支持层100上的绝缘材料层102和绝缘材料层102上的半导体材料层。关于这方面，图1示出了半导体材料层中的电隔离区域104，106，108，110之后的半导体器件结构，正如以下要更加详细介绍的那样。根据一个实施例，绝缘材料102被实现为形成在半导体衬底的表面下区域内的氧化物层，也被称为埋置氧化物(BOX)层。例如，可以通过离子注入工艺然后是高温退火以形成埋置的二氧化硅层而形成绝缘材料层102。在另一些实施例中，氧化晶圆可以被从施体晶圆接合至支持层100以在支持层100和位于绝缘材料层102上的半导体材料层之间获得绝缘材料层102。应该理解本文中介绍的制造工艺不应受到半导体材料104，106，108，110或绝缘材料102的尺寸的约束。而且，应该意识到以下介绍的制造工艺也可以被用于通过块状半导体衬底制作器件。在一个示范性实施例中，位于绝缘层102上的半导体材料层104，106，108，110包括硅材料，其中术语“硅材料”在本文中被用于涵盖半导体工业中常用的相对较纯的硅材料以及混掺有其他元素例如锗、碳等的硅。可选地，半导体材料104，106，108，110可以被实现为锗、砷化镓等，或者半导体材料104，106，108，110可以包括不同的半导体材料层。 
取决于实施例，电隔离区域104，106，108，110可以通过浅槽隔离(STI)、局部硅氧化(LOCOS)或本领域中已知的其他合适的方法形成。根据一个实施例，通过将沟槽蚀刻到半导体材料表面内并在沟槽内形成绝缘材料层112，从而在半导体衬底上实施浅槽隔离以形成区域104，106，108，110。在一个示范性实施例中，沟槽被蚀刻至与位于绝缘层102上的半导体材料层104，106，108，110的厚度至少相等的深度，并且一层氧化物被形成在沟槽内，称为场氧化物。随后为了方便而并非限制性地可以将绝缘材料112称为场氧化物。在一个示范性实施例中，绝缘区域104，106，108，110被注入离子以实现所需的掺杂分布。例如，可以施加一层光致抗蚀剂并且图案化掩模区域104，108，然后即可通过将砷和/或磷离子注入区域106，110内而在区域106，110 中形成N阱。可以移除掩盖区域104，108的光致抗蚀剂层，再施加另一层光致抗蚀剂并图案化掩模区域106，110，然后即可通过用硼离子注入区域104，108内同时掩盖区域106，110从而在区域104，108内形成P阱。移除掩盖区域106，110的光致抗蚀剂层并加热半导体衬底以激活注入离子。这些离子注入步骤可以包括用于实现所需掺杂分布的、以不同能量和不同剂量的几次不同的独立注入，正如本领域中所知的那样。 
尽管接下来可以执行一个或多个另外的工艺步骤，但是在一个示范性实施例中，通过在区域104，106上形成输入/输出(I/O)晶体管结构(本文中统称为I/O晶体管区域114)以及在区域108，110上形成逻辑晶体管结构(本文中统称为逻辑晶体管区域116)而继续CMOS半导体器件的制造。关于这方面，在一个示范性实施例中，I/O晶体管区域114包括用于形成NMOS I/O晶体管的P阱区域104和用于形成PMOS I/O晶体管的N阱区域106。类似地，逻辑晶体管区域116包括用于形成NMOS逻辑晶体管的P阱区域108和用于形成PMOS逻辑晶体管的N阱区域110。在一个示范性实施例中，正如以下要更加详细介绍的那样，I/O晶体管被实现为厚氧化物的器件，而逻辑晶体管被实现为薄氧化物的器件，也就是说，I/O晶体管的栅极叠层包括一层氧化物材料，这层氧化物材料比逻辑晶体管的栅极叠层内对应的氧化物材料层更厚。 
参照图2，在一个示范性实施例中，通过在半导体材料104，106，108，110内形成迁移率强化材料层118，120，122，124而继续制造工艺。应该注意到为了进行说明，图2示出了形成在P阱区域104，108和N阱区域106，110内的迁移率强化材料118，120，122，124。实际上，迁移率强化材料120，124可以仅形成在N阱区域106，110内，换句话说，迁移率强化材料可以仅用于PMOS晶体管。另外，正如本领域中可以理解的那样，迁移率强化材料可以仅占据相应的半导体材料区域中的一部分。关于这方面，在一个示范性实施例中，随后形成的PMOS I/O晶体管的至少一部分沟道包括迁移率强化材料 120。 
根据一个实施例，可以通过在电隔离区域104，106，106，110的半导体材料层内形成凹陷并在凹陷内形成迁移率强化材料而形成迁移率强化材料层118，120，122，124。例如，可以通过实施利用了公知蚀刻化学反应的等离子体基RIE(反应离子蚀刻)而使用场氧化物112作为蚀刻掩模来蚀刻半导体材料层，由此在区域104，106，108，110内形成凹陷，这样具有的优点是蚀刻硅对露出的场氧化物区域112具有良好的选择性。在一个示范性实施例中，凹陷被形成为相对于半导体材料表面具有的深度小于半导体材料104，106，108，110的厚度，以使得不会露出下面的绝缘材料102。可以通过在半导体材料区域104，106，108，110的露出表面(例如划定凹陷边界的露出表面)上生长晶体材料而形成迁移率强化材料118，120，122，124，其中该晶体材料具有与基质半导体材料不同的晶格常数。在一个示范性实施例中，迁移率强化材料118，120，122，124在半导体材料104，106，108，110上外延生长。在一个示范性实施例中，P阱区域104，108被掩盖以阻止在P阱区域104，108内的凹陷的表面上的外延生长，并且迁移率强化材料例如锗化硅在N阱区域106，110内至少可以生长至凹陷的厚度(例如“平齐”充填或轻微的过充填)以形成嵌入的锗化硅区域120，124。嵌入锗化硅的区域120，124被加压压缩并构成随后形成的PMOS晶体管中的沟道区域。加压压缩的锗化硅提高了沟道内空穴的迁移率，正如本领域中所知的那样。类似地，对于P阱区域104，108，N阱区域106，110可以被掩盖，并且迁移率强化材料例如单晶碳化硅可以被生长以形成拥有拉伸应力并且提高沟道内电子迁移率的嵌入区域118，122，正如本领域中所知的那样。根据另一个实施例，通过对图1中半导体器件结构的表面进行化学湿法清洗并随后将迁移率强化材料118，120，122，124形成在半导体材料104，106，108，110的顶部，从而形成了迁移率强化材料118，120，122，124。 
现参照图3，在一个示范性实施例中，通过形成氧化物层126位于半导体材料104，106，108，110和场氧化物112的区域上而继续制造 工艺。在一个示范性实施例中，氧化物层126包括具有从约1纳米(nm)到约7nm厚度范围的氧化物材料。关于这方面，氧化物层126可以构成用于随后形成的位于区域104，106的I/O晶体管上的厚栅极氧化物，正如以下要更加详细介绍的那样。在一个示范性实施例中，通过沉积氧化物材料层覆盖露出的区域104，106，108，110和场氧化物112而形成氧化物层126。例如，二氧化硅层可以通过化学气相沉积(CVD)、等离子强化的化学气相沉积(PECVD)或原子层沉积(ALD)而共形地沉积覆盖区域104，106，108，110和场氧化物112。氧化物层126优选地以约700℃到约1000℃之间的温度沉积，并且优选地以约750℃沉积。氧化物层126之所以被沉积在迁移率强化材料118，120，122，124上是因为氧化物材料热生长至用于I/O晶体管区域114的期望厚度(例如大于约1nm)将会不合需要地消耗迁移率强化材料118，120，122，124中的硅，并且导致迁移率强化材料118，120，122，124中的硅缺陷。另外，当迁移率强化材料120，124被实现为锗化硅时，热氧化会在随后的工艺步骤期间导致生成氧化锗以及不合需要的锗扩散。 
在一个示范性实施例中，通过形成氧扩散阻挡层128位于氧化物层126上而继续制造工艺。氧扩散阻挡层128对从氧化物层126到随后形成为位于氧扩散阻挡层128上的吸氧材料的氧扩散提供阻挡。在一个示范性实施例中，通过CVD、PECVD或ALD共形地沉积阻挡材料层覆盖氧化物层126而形成氧扩散阻挡层128。取决于实施例，阻挡材料可以被实现为氮化硅(Si3N4)、氮化铝(AlN)或氮化锗(Ge3N4)。在一个示范性实施例中，氧扩散阻挡层128具有从约0.1nm(1埃)到约1.5nm的厚度范围。 
参照图4，在一个示范性实施例中，通过选择性地移除位于逻辑晶体管区域116上的氧化物层126和氧扩散阻挡层128而继续制造工艺。可以施加一层光致抗蚀剂130并图案化以掩盖I/O晶体管区域114，也就是区域104，106以及区域106和区域108之间的至少部分场氧化物112。通过将光致抗蚀剂图案层130用作蚀刻掩模来蚀刻氧 化物层126和氧扩散阻挡层128以选择性地从逻辑晶体管区域116移除氧化物层126和氧扩散阻挡层128而继续制造工艺，得到图4中所示的半导体器件结构。取决于实施例，层126，128可以作为单个蚀刻步骤的一部分而被移除，或者可选地可以使用单独的蚀刻剂以分别移除每一层126，128。在移除了位于逻辑晶体管区域116上的氧化物层126和氧扩散阻挡层128之后，光致抗蚀剂130即被从I/O晶体管区域114移除。 
现参照图5，在一个示范性实施例中，通过形成分界面层132位于逻辑晶体管区域116上而继续制造工艺。在一个示范性实施例中，分界面层132包括氧化物材料(或另一种合适的电介质材料)，其厚度小于氧化物层126的厚度。因此，分界面层132在本文中可以可选地被称作薄氧化物层，而沉积的氧化物层126在本文中可以可选地被称作厚氧化物层。在一个示范性实施例中，通过利用氧化性物质(例如过氧化氢或过氧化铵)对半导体器件结构的表面进行化学清洗以生长出氧化物材料的薄层而形成分界面层132，这会在绝缘区域108，110的露出表面上生长出氧化物材料薄层，得到图5中的半导体器件结构。关于这方面，应该意识到，在本领域中化学生长的氧化物材料厚度是有限的，并且因此分界面层132通常具有约为1nm或更小的厚度。但是，分界面层132的厚度足以用于逻辑晶体管区域116并且其生长不会耗尽迁移率强化材料122，124中的硅或形成氧化锗。应该注意到，尽管在图5中并未示出，但是实际上在化学清洗期间可忽略的薄的氧化物材料层也可以在氧扩散阻挡层128的暴露表面上生长。在可选的实施例中，正如本领域中所知的那样，可以通过完成场氧化工艺并以促进氧化物材料在半导体材料122，124的暴露表面处选择性生长的提高的温度将半导体器件结构暴露到氧化环境中，从而热生长薄氧化物层132。在一个示范性实施例中，在氧化物材料生长在半导体材料122，124的暴露表面上之后，通过完成低温硝化工艺(例如脉冲式射频去耦合等离子硝化(DPN))而继续制造工艺，以使分界面层132被实现为氮氧化物。 
现参照图6，在一个示范性实施例中，通过形成高k电介质层134而继续制造工艺，高k电介质层134包括位于I/O晶体管区域114上的氧扩散阻挡层128以及逻辑晶体管区域116上的分界面层132上的高k电介质材料。高k电介质材料被实现为具有的介电常数大于二氧化硅的介电常数，高k电介质材料例如是二氧化铪(HfO2)、氮氧硅铪(HfSiON)、分子二氧化锆铪(HfxZrxO2)、氧化钽(Ta2O5)或氧化钇(Y2O3)。在一个示范性实施例中，高k电介质层134以常规方式通过CVD、PECVD或ALD共形地沉积以覆盖氧扩散阻挡层128和分界面层132。取决于实施例，高k电介质层134的厚度范围可以是从约1nm到约3nm。 
在一个示范性实施例中，在形成高k电介质层134之后，通过形成盖帽层136位于高k电介质层134上而继续制造工艺。在一个示范性实施例中，以常规方式通过CVD、PECVD或ALD共形地沉积盖帽材料层覆盖高k电介质层134而形成盖帽层136。取决于实施例，盖帽材料可以被实现为稀土氧化物，例如氧化镧(La2O3)，或者金属氧化物例如氧化铝(Al2O3)。在一个示范性实施例中，盖帽层136的厚度范围可以是从约0.1nm到约1nm。 
在一个示范性实施例中，在形成盖帽层136之后，通过形成导电层138而继续制造工艺，导电层138包括位于盖帽层136上的吸氧导电材料。吸氧导电材料是一种具有化学亲合性以从其他材料或者从环境中提取氧的导电材料。关于这方面，由于厚氧化物层126的沉积氧化物材料内的杂质和/或断键，因此在缺少氧扩散阻挡层128的情况下，来自厚氧化物层126的氧分子就会在随后的加工步骤期间倾向于通过高k电介质层134和/或盖帽层136扩散至吸氧导电层138。例如，在缺少氧扩散阻挡层128的情况下，来自氧化物层126的氧分子可以在随后的高温处理步骤(例如用于源极-漏极激活的热退火)期间扩散至吸氧导电层138。因此，氧扩散阻挡层128阻止了从沉积氧化物层126到吸氧导电层138的氧扩散。 
在一个示范性实施例中，以常规方式通过CVD、PECVD或 ALD共形地沉积吸氧金属层覆盖盖帽层136而形成吸氧导电层138。取决于实施例，吸氧金属层可以被实现为氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)或其他的金属氮化物。吸氧导电金属层被用于减小随后形成的晶体管的阈值电压，正如本领域中所知的那样。在一个示范性实施例中，吸氧导电层138的厚度约为1.5nm，但是在实际的实施例中，吸氧导电层138的厚度范围可以是从约0.5nm到约10nm。在形成导电层138之后，在一个示范性实施例中，通过形成栅电极层140而继续制造工艺，栅电极层140包括位于导电层138上的栅电极材料层。根据一个实施例，栅电极层140包括以常规方式共形地沉积以覆盖导电层138的多晶硅。 
现参照图7，在一个示范性实施例中，通过从I/O晶体管区域114选择性地移除栅电极层140、吸氧导电层138、盖帽层136、高k电介质层134、阻挡层128和氧化物层126以形成栅极叠层142，144，以及从逻辑晶体管区域116中选择性地移除栅电极层140、吸氧导电层138、盖帽层136、高k电介质层134和分界面层132以形成栅极叠层146，148继续制造工艺。关于这方面，在一个示范性实施例中，栅电极层140、吸氧导电层138、盖帽层136、高k电介质层134、分界面层132、阻挡层128和氧化物层126被以常规方式图案化和蚀刻从而形成位于相应晶体管区域104，106，108，110上的栅极叠层142，144，146，148。栅极叠层142，144，146，148可以被称作高k金属栅极(HKMG)，原因在于每一个栅极叠层都包括高k电介质(例如高k电介质层134)和金属(例如吸氧导电层138)。 
现参照图8，在一个示范性实施例中，通过用已知的方式(例如通过离子注入掺杂离子和随后的热退火)适当地杂质掺杂区域104，106，108，110以围绕栅极叠层142，144，146，148形成间隔开的源极和漏极区域150，152，154，156继续制造工艺。关于这方面，阻挡层128在热退火期间阻止沉积的氧化物材料从厚氧化物层126扩散至吸氧导电层138。在一个示范性实施例中，以常规方式围绕栅极叠层142，144，146，148的侧壁形成间隔物158。在形成侧壁间隔物158之 后，通过掩模区域104，108并将栅极叠层144，148和侧壁间隔物158用作注入掩模，将P型离子(例如离子化的氟化硼(BF2 +)核素或硼离子)注入区域106，110内，以在区域106上建立具有厚氧化物层126的PMOS I/O晶体管结构以及在区域110上建立具有薄氧化物层132的PMOS逻辑晶体管结构，由此形成源极和漏极区域152，156。类似地，通过掩模区域106，110并将栅极叠层142，146和侧壁间隔物158用作注入掩模以将N型离子(例如砷离子或磷离子)注入区域104，108内用于在区域104上获得具有厚氧化物层126的NMOS I/O晶体管结构以及在区域108上获得具有薄氧化物层132的NMOS逻辑晶体管结构，由此形成源极和漏极区域150，154。应该注意到尽管在图8中并未示出，但是实际的实施例可以按常规方式使用在形成侧壁间隔物158之前即可被注入区域104，106，108，110内的源极和漏极扩展区域，正如本领域中所知的那样。另外，源极和漏极扩展区域150，152，154，156可以根据实施例而改变，并且在某些实施例中，源极和漏极扩展区域150，152，154，156可以延伸至区域104，106，108，110的底部(例如延伸至与绝缘层102的接触面)。 
在形成有源极和漏极区域之后，MOS器件的制造可以利用任意数量的已知加工步骤、模块和技术完成。这些附加步骤是公知的，并且因此不在本文中赘述。 
上述制造工艺的一个优点是高k金属栅极厚氧化物的I/O晶体管具有氧扩散阻挡层以阻止氧从沉积的栅极氧化物向上方的吸氧导电材料例如氮化钛(TiN)或氮化钽(TaN)扩散。因此，I/O晶体管结构具有基本均匀的氧化物厚度，导致晶圆两端栅极漏电流的波动较小并且改善了与时间相关的电介质击穿特性(TDDB)，而且阈值电压的波动也较小。氧扩散阻挡层被形成为位于沉积的氧化物层上并且在移除沉积氧化物的同时从逻辑晶体管区域移除，因此就不再需要任何附加的蚀刻或光刻蚀步骤。可以调节氧扩散阻挡层的厚度以满足具体应用中对栅极漏电流、栅极电容和阈值电压的需求。 
根据本发明示例性实施例设置的器件和方法涉及： 
根据一个实施例，一种装置被设置用于晶体管。晶体管包括位于半导体材料上的栅极叠层。栅极叠层包括位于半导体材料上的沉积氧化物层，位于沉积氧化物层上的氧扩散阻挡层，位于氧扩散阻挡层上的高k电介质层以及位于高k电介质层上的吸氧导电层。氧扩散阻挡层阻止氧扩散。根据一个实施例，沉积氧化物层具有至少1纳米的厚度。在进一步的实施例中，沉积氧化物层包括沉积在半导体材料上的二氧化硅层。在另一个实施例中，氧扩散阻挡层具有0.1nm到1.5nm之间的厚度。根据另一个实施例，氧扩散阻挡层包括一层从由氮化铝、氮化硅和氮化锗构成的组中选出的材料。根据再一个实施例，吸氧导电层包括金属。在另一个实施例中，吸氧导电层包括从由氮化钛、氮化钽和氮化钨构成的组中选出的材料。根据一个实施例，半导体材料包括迁移率强化材料，其中沉积氧化物层被沉积在迁移率强化材料上。 
根据一个实施例，一种方法被设置用于制造晶体管。所述方法包括沉积氧化物层覆盖半导体材料层，形成覆盖氧化物层的氧扩散阻挡层，以及形成覆盖氧扩散阻挡层的高k电介质材料层。所述方法进一步包括形成覆盖高k电介质材料层的导电材料层以及选择性地移除导电材料层、高k电介质材料层、氧扩散阻挡层和氧化物层中的一部分以形成栅极叠层，然后围绕栅极叠层形成源极和漏极区域。根据一个实施例，沉积氧化物层包括以700℃到1000度之间的温度沉积氧化物材料。在进一步的实施例中，沉积氧化物材料包括沉积厚度至少为1nm的氧化物材料。根据另一个实施例，半导体材料层包括迁移率强化材料层，其中氧化物材料被沉积在迁移率强化材料上。根据另一个实施例，形成氧扩散阻挡层包括形成一层从由氮化硅、氮化铝和氮化锗构成的组中选出的材料。在进一步的实施例中，形成导电材料层包括形成金属层。根据另一个实施例，所述方法进一步包括形成位于高k电介质材料层上的盖帽层，其中选择性地移除导电材料层、高k电介质材料层、氧扩散阻挡层和氧化物层中的一部分也要移除一部分盖帽层以形成栅极叠层。 
根据另一个实施例，一种方法被设置用于制造包括第一晶体管和第二晶体管的半导体器件。所述方法包括提供具有半导体材料的第一区域和半导体材料的第二区域的半导体器件，沉积位于第一区域和第二区域上的第一氧化物层并且形成位于第一氧化物层上的氧扩散阻挡层。所述方法进一步包括移除位于第二区域上的第一氧化物层和氧扩散阻挡层，同时保持位于第一区域上的第一氧化物层和氧扩散阻挡层完整。所述方法进一步包括形成位于第二区域上的电介质层。第一氧化物层具有第一厚度，并且电介质层具有第二厚度，其中第二厚度小于第一厚度。所述方法进一步包括形成位于第一区域中氧扩散阻挡层和第二区域中电介质层上的高k电介质材料层，并且形成位于高k电介质材料层上的导电材料层。所述方法进一步包括选择性地移除位于第一区域上的导电材料层、高k电介质材料层、氧扩散阻挡层和第一氧化物层中的一部分以形成用于第一晶体管的第一栅极叠层，以及选择性地移除位于第二区域上的导电材料层、高k电介质材料层和电介质层中的一部分以形成用于第二晶体管的第二栅极叠层。根据一个实施例，第一晶体管包括I/O晶体管而第二晶体管包括逻辑晶体管。根据另一个实施例，形成电介质层包括生长第二氧化物层。在进一步的实施例中，生长第二氧化物层包括利用氧化性物质对半导体器件结构进行化学清洗。根据再一个实施例，第一区域的半导体材料包括迁移率强化材料，其中第一氧化物层被沉积在迁移率强化材料上。 
尽管已经在以上的详细说明中给出了至少一个示范性实施例，但是应该意识到还存在大量的变形。还应该意识到本文中介绍的一个或多个示范性实施例并不是为了以任何方式限制要求保护的主题的范围、适用性或结构。相反，以上的详细说明可以为本领域技术人员提供便于实现所述一个或多个实施例的指导手册。应该理解可以对元件的功能和设置进行各种修改而并不背离由权利要求限定的保护范围，其中包括在提交本专利申请时已知的等价方案和可预见的等价方案。 

Claims (20)

1.一种晶体管，具有位于半导体材料上的栅极叠层，所述栅极叠层包括：
位于所述半导体材料上的沉积氧化物层；
位于所述沉积氧化物层上的氧扩散阻挡层，所述氧扩散阻挡层阻止氧扩散；
位于所述氧扩散阻挡层上的高k电介质层；以及
位于所述高k电介质层上的吸氧导电层。
2.如权利要求1所述的晶体管，其中所述沉积氧化物层具有至少1纳米的厚度。
3.如权利要求2所述的晶体管，其中所述沉积氧化物层包括沉积在所述半导体材料上的二氧化硅层。
4.如权利要求1所述的晶体管，其中所述氧扩散阻挡层具有0.1nm到1.5nm之间的厚度。
5.如权利要求1所述的晶体管，其中所述氧扩散阻挡层包括从由氮化铝、氮化硅和氮化锗构成的组中选出的材料。
6.如权利要求1所述的晶体管，其中所述吸氧导电层包括金属。
7.如权利要求1所述的晶体管，其中所述吸氧导电层包括从由氮化钛、氮化钽和氮化钨构成的组中选出的材料。
8.如权利要求1所述的晶体管，其中：
所述半导体材料包括迁移率强化材料；并且
所述沉积氧化物层被沉积在所述迁移率强化材料上。
9.一种用于制造晶体管的方法，所述方法包括：
在半导体材料层上沉积氧化物层；
在所述氧化物层上形成氧扩散阻挡层；
在所述氧扩散阻挡层上形成高k电介质材料层；
在所述高k电介质材料层上形成导电材料层；
选择性地移除导电材料层、高k电介质材料层、氧扩散阻挡层和氧化物层中的一部分以形成栅极叠层；以及
围绕所述栅极叠层形成源极和漏极区域。
10.如权利要求9所述的方法，其中沉积氧化物层包括以700℃到1000℃之间的温度沉积氧化物材料。
11.如权利要求10所述的方法，其中沉积氧化物材料包括沉积厚度至少为1nm的氧化物材料。
12.如权利要求10所述的方法，其中：
半导体材料层包括迁移率强化材料层；并且
氧化物材料被沉积在迁移率强化材料上。
13.如权利要求10所述的方法，其中形成氧扩散阻挡层包括形成一层从由氮化硅、氮化铝和氮化锗构成的组中选出的材料。
14.如权利要求13所述的方法，其中形成导电材料层包括形成金属层。
15.如权利要求14所述的方法，进一步包括形成位于高k电介质材料层上的盖帽层，其中选择性地移除导电材料层、高k电介质材料层、氧扩散阻挡层和氧化物层中的一部分还移除了一部分盖帽层以形成栅极叠层。
16.一种用于制造包括第一晶体管和第二晶体管的半导体器件的方法，所述方法包括：
提供具有半导体材料的第一区域和半导体材料的第二区域的半导体器件结构；
在第一区域和第二区域上沉积第一氧化物层，所述第一氧化物层具有第一厚度；
在所述第一氧化物层上形成氧扩散阻挡层；
移除位于第二区域上的第一氧化物层和氧扩散阻挡层，同时保持位于第一区域上的第一氧化物层和氧扩散阻挡层完整；
在第二区域上形成电介质层，所述电介质层具有第二厚度，所述第二厚度小于所述第一厚度；
在第一区域的氧扩散阻挡层和第二区域的电介质层上形成高k电介质材料层；
在高k电介质材料层上形成导电材料层；
选择性地移除位于第一区域上的第一氧化物层、导电材料层、高k电介质材料层和氧扩散阻挡层的一部分以形成用于第一晶体管的第一栅极叠层；以及
选择性地移除位于第二区域上的电介质层、导电材料层和高k电介质材料层的一部分以形成用于第二晶体管的第二栅极叠层。
17.如权利要求16所述的方法，其中第一晶体管包括I/O晶体管，以及第二晶体管包括逻辑晶体管。
18.如权利要求16所述的方法，其中形成电介质层包括生长第二氧化物层。
19.如权利要求18所述的方法，其中生长第二氧化物层包括利用氧化性物质对半导体器件结构进行化学清洗。
20.如权利要求16所述的方法，其中：
半导体材料的第一区域包括迁移率强化材料；并且
第一氧化物层被沉积在迁移率强化材料上。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015014004A1 (zh) * 2013-08-01 2015-02-05 中国科学院微电子研究所 金属栅电极等效功函数调节方法
CN108475693A (zh) * 2016-01-15 2018-08-31 国际商业机器公司 具有可调功函数的场效应晶体管叠层
CN112201656A (zh) * 2020-12-02 2021-01-08 晶芯成(北京)科技有限公司 Cmos集成器件的形成方法
CN113078208A (zh) * 2021-03-09 2021-07-06 深圳大学 一种环绕栅极场效应晶体管及其制备方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5521726B2 (ja) * 2010-04-16 2014-06-18 富士通セミコンダクター株式会社 半導体装置及びその製造方法
FR2965661A1 (fr) * 2010-10-04 2012-04-06 St Microelectronics Crolles 2 Procédé de fabrication de transistors mos a différents types d'empilements de grilles
JP5772068B2 (ja) * 2011-03-04 2015-09-02 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8912061B2 (en) 2011-06-28 2014-12-16 International Business Machines Corporation Floating gate device with oxygen scavenging element
US20130049134A1 (en) * 2011-08-30 2013-02-28 Renesas Electronics Corporation Semiconductor device and method of making same
US9000533B2 (en) * 2012-04-26 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Device and methods for high-K and metal gate stacks
US8698252B2 (en) 2012-04-26 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device for high-K and metal gate stacks
US9711415B2 (en) * 2012-05-11 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Device for high-K and metal gate stacks
US8716088B2 (en) * 2012-06-27 2014-05-06 International Business Machines Corporation Scavenging metal stack for a high-K gate dielectric
US9349742B2 (en) * 2013-06-21 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded memory and methods of forming the same
US9647094B2 (en) 2013-08-02 2017-05-09 University Of Kentucky Research Foundation Method of manufacturing a semiconductor heteroepitaxy structure
KR102099881B1 (ko) * 2013-09-03 2020-05-15 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US20150069534A1 (en) * 2013-09-11 2015-03-12 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US9397100B2 (en) * 2013-12-29 2016-07-19 Texas Instruments Incorporated Hybrid high-k first and high-k last replacement gate process
US9653534B2 (en) 2014-12-17 2017-05-16 International Business Machines Corporation Trench metal-insulator-metal capacitor with oxygen gettering layer
US9559016B1 (en) * 2016-01-15 2017-01-31 International Business Machines Corporation Semiconductor device having a gate stack with tunable work function
US9953839B2 (en) 2016-08-18 2018-04-24 International Business Machines Corporation Gate-stack structure with a diffusion barrier material
WO2019125386A1 (en) * 2017-12-18 2019-06-27 Intel Corporation Oxygen diffusion barrier materials
GB2582341B (en) * 2019-03-20 2021-12-01 Safran Seats Gb Ltd Set of aircraft passenger seat units
DE102019118692A1 (de) * 2019-07-10 2021-01-14 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000022139A (ja) * 1998-06-30 2000-01-21 Toshiba Corp 半導体装置及びその製造方法
US6784101B1 (en) * 2002-05-16 2004-08-31 Advanced Micro Devices Inc Formation of high-k gate dielectric layers for MOS devices fabricated on strained lattice semiconductor substrates with minimized stress relaxation
US20050088889A1 (en) * 2003-10-28 2005-04-28 Chang-Hyun Lee Non-volatile memory devices having a multi-layered charge storage layer and methods of forming the same
US20060220106A1 (en) * 2005-03-31 2006-10-05 Choi Han-Mei Gate structures of a non-volatile memory device and methods of manufacturing the same
JP2007242968A (ja) * 2006-03-09 2007-09-20 Fujitsu Ltd 半導体装置の製造方法
CN101179077A (zh) * 2006-11-06 2008-05-14 三星电子株式会社 非易失性存储器件及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2673673B2 (ja) * 1995-04-06 1997-11-05 エルジイ・セミコン・カンパニイ・リミテッド 緻密なチタン窒化膜の形成方法及びこれを用いた半導体素子の製造方法
US5773335A (en) * 1996-08-20 1998-06-30 United Microelectronics Corp. Method for forming twin-tub wells in substrate
US6911707B2 (en) 1998-12-09 2005-06-28 Advanced Micro Devices, Inc. Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance
JP3712599B2 (ja) * 2000-08-25 2005-11-02 株式会社東芝 半導体装置及び半導体基板
US6562491B1 (en) 2001-10-15 2003-05-13 Advanced Micro Devices, Inc. Preparation of composite high-K dielectrics
JP4087172B2 (ja) * 2002-07-11 2008-05-21 セイコーインスツル株式会社 半導体装置の製造方法
US6858524B2 (en) * 2002-12-03 2005-02-22 Asm International, Nv Method of depositing barrier layer for metal gates
JP4507232B2 (ja) * 2003-03-24 2010-07-21 ローム株式会社 半導体装置の製造方法
US7129182B2 (en) 2003-11-06 2006-10-31 Intel Corporation Method for etching a thin metal layer
US7279413B2 (en) * 2004-06-16 2007-10-09 International Business Machines Corporation High-temperature stable gate structure with metallic electrode
JP2007067229A (ja) * 2005-08-31 2007-03-15 National Institute Of Advanced Industrial & Technology 絶縁ゲート型電界効果トランジスタの製造方法
US20070096226A1 (en) 2005-10-31 2007-05-03 Chun-Li Liu MOSFET dielectric including a diffusion barrier
US7425497B2 (en) * 2006-01-20 2008-09-16 International Business Machines Corporation Introduction of metal impurity to change workfunction of conductive electrodes
JP4528727B2 (ja) * 2006-01-23 2010-08-18 株式会社東芝 半導体装置の製造方法
JP2007266230A (ja) * 2006-03-28 2007-10-11 Toshiba Corp 半導体装置及びその製造方法
JP2008021935A (ja) * 2006-07-14 2008-01-31 Fujitsu Ltd 電子デバイス及びその製造方法
JP2008288287A (ja) 2007-05-16 2008-11-27 Panasonic Corp トレンチゲート型半導体装置
US7709331B2 (en) * 2007-09-07 2010-05-04 Freescale Semiconductor, Inc. Dual gate oxide device integration
US7648868B2 (en) * 2007-10-31 2010-01-19 International Business Machines Corporation Metal-gated MOSFET devices having scaled gate stack thickness
TWI492367B (zh) * 2007-12-03 2015-07-11 Renesas Electronics Corp Ｃｍｏｓ半導體裝置之製造方法
US20090152651A1 (en) 2007-12-18 2009-06-18 International Business Machines Corporation Gate stack structure with oxygen gettering layer
JP5472894B2 (ja) * 2008-09-25 2014-04-16 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000022139A (ja) * 1998-06-30 2000-01-21 Toshiba Corp 半導体装置及びその製造方法
US6784101B1 (en) * 2002-05-16 2004-08-31 Advanced Micro Devices Inc Formation of high-k gate dielectric layers for MOS devices fabricated on strained lattice semiconductor substrates with minimized stress relaxation
US20050088889A1 (en) * 2003-10-28 2005-04-28 Chang-Hyun Lee Non-volatile memory devices having a multi-layered charge storage layer and methods of forming the same
US20060220106A1 (en) * 2005-03-31 2006-10-05 Choi Han-Mei Gate structures of a non-volatile memory device and methods of manufacturing the same
JP2007242968A (ja) * 2006-03-09 2007-09-20 Fujitsu Ltd 半導体装置の製造方法
CN101179077A (zh) * 2006-11-06 2008-05-14 三星电子株式会社 非易失性存储器件及其制造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015014004A1 (zh) * 2013-08-01 2015-02-05 中国科学院微电子研究所 金属栅电极等效功函数调节方法
CN104347411A (zh) * 2013-08-01 2015-02-11 中国科学院微电子研究所 金属栅电极等效功函数调节方法
US9831089B2 (en) 2013-08-01 2017-11-28 Institute of Microelectronics, Chinese Academy of Sciences Method for adjusting effective work function of metal gate
CN108475693A (zh) * 2016-01-15 2018-08-31 国际商业机器公司 具有可调功函数的场效应晶体管叠层
CN108475693B (zh) * 2016-01-15 2021-12-24 国际商业机器公司 具有可调功函数的场效应晶体管叠层
CN112201656A (zh) * 2020-12-02 2021-01-08 晶芯成(北京)科技有限公司 Cmos集成器件的形成方法
CN113078208A (zh) * 2021-03-09 2021-07-06 深圳大学 一种环绕栅极场效应晶体管及其制备方法

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Publication number Publication date
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