JP2673673B2 - 緻密なチタン窒化膜の形成方法及びこれを用いた半導体素子の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は構造が緻密で比抵抗の低
いチタン窒化膜の形成方法に係り、特にタングステンの
ような金属層とシリコン基板との拡散障壁層に適する緻
密なチタン窒化膜の形成方法とこれを用いた半導体素子
の製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ素子等の設計規準が厳しくなる
につれてポリシリコン等の比抵抗の高い物質をＤＲＡＭ
素子等のゲート電極に使用するには多くの制約が生じ
る。このような制約を克服するために、ゲート電極の比
抵抗を低くする研究が行われてきた。

【０００３】１．シリコン酸化膜のようなゲート酸化膜
との反応性の小さいタングステンやモリブデン等の金属
をゲート電極として用いた。 ２．ゲート酸化膜上にタンタリウムシリサイドＴａＳｉ
₂やモリブデンシリサイドＭｏＳｉ₂等のようなシリサイ
ドを堆積させてゲート電極として用いた。

【０００４】しかしながら、前記１と２の方法はポリシ
リコン膜に比べて比抵抗の低い長所はあるが、ゲート酸
化膜と反応してゲート酸化膜の特性を悪化させたり、ゲ
ート電極物質が剥がれて離れる剥離現象が生じたりする
問題点があった。特に、ゲート酸化膜が数十Å程度の厚
さを有する超高集積素子の場合には、堆積中に放射線損
傷を蒙る。即ち、前記方法はポリシリコン膜の安定性が
得られないという問題点があった。

【０００５】３．前記金属とシリサイドが有する低い比
抵抗の特性とポリシリコン膜の安定性とを同時に満足す
るポリサイドをゲート電極として使用した。ポリサイド
を形成する方法には、サリサイド方法により形成する方
法と、ＣＶＤ法もしくはスパッタリング方法により堆積
して形成する方法がある。

【０００６】図１は従来のポリサイドをサリサイド方法
により形成した場合の半導体素子の断面図を示す。図１
（ａ）を参照すると、シリコン基板１０上に薄膜の酸化
膜１１とポリシリコン膜１２を形成し、その上にサリサ
イド方法によりポリサイド１３を形成し、これらをパタ
ーニングしてゲート酸化膜とゲートを形成した。しか
し、このようにサリサイド法によりポリシリコン上にポ
リサイドを形成した場合には、ゲートを構成するポリシ
リコン膜１２とポリサイド１３との界面が不安定であ
る。これにより、後続の熱処理工程時、ポリサイドが凝
集されたり、ポリサイド１３が図１（ｂ）のように下部
のポリシリコン膜１２に浸透する問題点が生じた。

【０００７】図２は従来のポリサイドをＣＶＤ法もしく
はスパッタリング法により形成した場合の半導体素子の
断面図を示す。図２（ａ）のように、ゲート酸化膜２１
上にポリシリコン膜２２とＣＶＤ法もしくはスパッタリ
ング法により形成したポリサイド２３からなるゲートが
形成した場合にも、ポリシリコン膜２２とポリサイド２
３との界面が不安定なので、後続の熱処理工程時、ポリ
サイドが収縮してゲートを構成するポリシリコン膜２２
とポリサイド２３間に段差が生じたり、ポリサイドが剥
がれる剥離現象が生じるという問題点があった。なお、
０．１μｍ級の超高集積素子において、ゲートとしてポ
リサイドを用いる場合には比抵抗が急激に増加するため
に、このようなポリサイドをゲートとして適用するのに
は限界がある。

【０００８】４．反応スパッタリング法によるチタン窒
化膜を不活性ゲート電極として用いた。図３（ａ）のよ
うにチタン窒化膜をゲートとして用いる場合、非常にゲ
ート酸化膜３１厚の薄い超高集積素子は放射線損傷を蒙
る。なお、反応スパッタリング法により堆積されたチタ
ン窒化膜は図３（ｂ）のような柱状組織を有するので、
後続の熱処理工程時、結晶粒界３３を通じて不純物３４
が移動するためにその特性が変化する。チタン酸化膜と
シリコン酸化膜の熱力学的形成エネルギー（ｇｉｂｂｓ
ｆｒｅｅ ｅｎｅｒｇｙ）を比較してみれば、チタン
酸化膜の形成エネルギーがシリコン酸化膜の形成エネル
ギーより多いので、後続の熱処理工程時にチタン窒化膜
３２とシリコン酸化膜からなるゲート酸化膜３１が反応
する。従って、ゲート用チタン窒化膜とゲート酸化膜が
反応してチタン酸化膜とチタンシリサイドが形成するの
で、ゲート酸化膜が破壊されるという問題点があった。

【０００９】５．複合ポリサイドをゲート電極として用
いた。前記３のゲートとしてポリサイドを用いる場合の
問題点を解決するために、図４のようにポリシリコン膜
４２上にバリヤ用チタン窒化膜４３を堆積し、その上に
チタンシリサイドＴｉＳｉ₂４４ をスパッタリング法で
堆積して、複合ポリサイド構造のゲートを形成した。４
０と４１はシリコン基板とゲート酸化膜を各々示す。し
かし、この方法もやはりスパッタリング法を用いてチタ
ンシリサイドを形成するために、前記のように後続の熱
処理工程時、シリサイドの収縮または不純物による汚染
等の問題点が発生した。

【００１０】図５はビットラインとしてポリサイドを用
いた一般的なＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｂｉ
ｔｌｉｎｅ）構造のＤＲＡＭ素子の断面図を示す。図５
を参照すると、一般的に従来のＣＯＢ構造のＤＲＡＭ素
子ではビットラインとしてポリサイドを、例えば、タン
グステンシリサイドＷＳｉ₂ ／ポリシリコン膜５２、５
１を使用した。ビットラインとしてポリサイドを使用す
る場合には、熱安定性が優れたという長所はあるが、比
抵抗がタングステンシリサイドは５０〜２００μΩ・c
m、ポリシリコン膜は〜２００μΩ・cmと高いために、
素子の動作速度が低くなる問題点があった。なお、ビッ
トライン用ポリシリコン膜は、ｎ⁺ 型不純物でドープさ
れているので、ｎ⁺ 型またはｎ^- 型領域５３、５４にの
みコンタクトを形成することができる。従って、ビット
ラインの上部にキャパシタ５７を形成した後、最終配線
形成工程時にｐ⁺ 型領域５５でコンタクトを形成するた
めには、アスペクト比が３以上となる部分で絶縁膜５９
をエッチングする劣悪な工程を行わなければならなかっ
た。即ち、ｎ⁺ 型領域５３とｐ⁺ 型領域５５上にコンタ
クトを形成して配線５６−２，５６−１を形成する場
合、ｎ⁺ 型領域５３の上部にはポリシリコン膜５１とタ
ングステンシリサイド５２で構成されるビットラインが
形成しているので、ｐ⁺ 型領域５５よりアスペクト比が
一層小さいビットライン上にコンタクトを形成すること
ができる。

【００１１】この際、ビットラインとして金属を使用す
る場合には、不純物領域の導電型に関係なくビットライ
ンを形成することができて工程が簡便ではあるが、図５
のようにポリシリコン膜でビットラインを構成する場合
には、アスペクト比の大きいｐ⁺ 型領域５５上にコンタ
クトを形成しなければならないので、工程が一層複雑で
難しくなる問題点があった。なお、ＣＯＢ構造のＤＲＡ
Ｍ素子はゲート５８及びビットラインの形成工程後、８
００℃以上の高温工程が数回繰り返し行われるが、この
ような熱工程を算出してみると８７０℃の温度で９時間
行うのと同様である。従って、ビットライン物質として
タングステンのような金属が用いられる場合には、ビッ
トライン用金属とシリコン基板との反応を抑制できる効
果的なバリヤ層が要求される。

【００１２】図６（ａ）を参照すると、従来のＣＯＢ構
造のＤＲＡＭ素子において、ビットライン用タングステ
ン６４の高温拡散を防ぐために、バリヤ層としてチタン
窒化膜／チタン膜６３、６２を使用した。即ち、タング
ステンからなるビットライン６４を形成した後、高温の
熱処理工程時にビットライン用タングステンが拡散する
のを防ぐために、チタン窒化膜／チタン膜６３、６２か
らなるバリヤをビットライン６４とシリコン基板６０と
の間に形成した。６１は厚い酸化膜からなる絶縁層を示
す。

【００１３】しかし、チタン窒化膜は前記で説明したよ
うに、ボイドの多い柱状組織なので、図６（ｂ）のよう
に熱処理工程後にチタン窒化膜／チタン膜からなるバリ
ヤが破壊される。従って、バリヤが破壊されてタングス
テンと基板とが反応してタングステンシリサイド６５が
形成するので、素子が損傷されるという問題点があっ
た。なお、単結晶のチタン窒化膜の比抵抗は常温で２３
μΩ・cmであるが、前記のように反応スパッタリングに
より堆積されるチタン窒化膜の比抵抗は図３（ｂ）に示
す結晶構造により２００〜１０００μΩ・cmと非常に高
くなる問題点があった。

【００１４】

【発明が解決しようとする課題】本発明の目的は熱処理
窒化工程（ｎｉｔｒｉｄａｔｉｏｎ）により構造の緻密
なチタン窒化膜を形成する方法を提供することにある。
本発明の他の目的は、比抵抗が低くて熱安定性が優れた
チタン窒化膜の形成方法を提供することにある。本発明
の別の目的は、ビットライン用金属の高温拡散防止用バ
リヤに適する緻密なチタン窒化膜を提供することにあ
る。本発明の別の目的は、緻密なチタン窒化膜の形成方
法を用いたＭＯＳトランジスタの製造方法を提供するこ
とにある。本発明の別の目的は、緻密なチタン窒化膜の
形成方法を用いたＣＯＢ構造のＤＲＡＭ素子の製造方法
を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
の本発明のチタン窒化膜の形成方法は、半導体基板に反
応スパッタリング法でチタン窒化膜を堆積するステップ
と、チタン窒化膜を大気中に露出させて柱状組織のチタ
ン窒化膜の結晶粒界に酸素を満たすステップと、酸素が
満たされたチタン窒化膜上にチタン膜を堆積させるステ
ップと、２回にわたる熱処理工程を行ってチタン窒化膜
を緻密なチタン窒化膜とするステップと、を含むことを
特徴とする。

【００１６】本発明は第１導電型の半導体基板上にゲー
ト酸化膜を形成するステップと、ゲート酸化膜上にポリ
シリコン膜を形成するステップと、ポリシリコン膜上に
チタン窒化膜を堆積するステップと、チタン窒化膜を大
気中に露出させるステップと、チタン窒化膜上にチタン
膜を堆積するステップと、急速熱処理してチタン膜を緻
密なチタン窒化膜とするステップと、緻密なチタン窒化
膜とその下のチタン窒化膜を順次パターニングしてゲー
トを形成するステップと、前記ゲートをマスクにして基
板に第２導電型の不純物をイオン注入して不純物領域を
形成するステップと、を含む半導体素子の製造方法を提
供する。

【００１７】なお、本発明は第１導電型の半導体基板上
に第２導電型の不純物領域を形成するステップと、不純
物領域が形成した半導体基板上に絶縁膜を形成するステ
ップと、前記不純物領域上の絶縁膜を除去してコンタク
トホールを形成するステップと、第１チタン膜を基板の
全面にわたって堆積し、大気中に露出させるステップ
と、第１チタン膜上にチタン窒化膜を堆積し、大気中に
露出させるステップと、チタン窒化膜上に第２チタンを
堆積するステップと、急速熱処理工程を行って第２チタ
ン膜を緻密なチタン窒化膜とするステップと、チタン窒
化膜上にビットライン用金属層を形成するステップと、
前記チタン窒化膜と金属層を順次パターニングして、コ
ンタクトホールを介して不純物領域と接触するようにビ
ットラインを形成するステップと、通常のキャパシタ形
成工程を行ってキャパシタを形成するステップと、を含
む半導体素子の製造方法を提供する。

【００１８】前記のように緻密なチタン窒化膜をＭＯＳ
トランジスタのゲートとして用いる場合に、ポリシリコ
ン膜の熱安定性とシリサイドの低抵抗特性を同時に満足
するゲートを形成することができる。前記のようにＣＯ
Ｂ ＤＲＡＭ素子のビットラインをタングステンで製造
する場合に、緻密なチタン窒化膜とその下の酸素が満た
されたチタン窒化膜が後続のキャパシタ形成工程時、タ
ングステンの高温拡散を防ぐバリヤとしての役割を果た
して、コンタクト特性及びバリヤ特性に優れたタングス
テンビットラインを形成することができる。

【００１９】

【実施例】以下、本発明の実施例による緻密なチタン窒
化膜を形成する方法及びこれを用いた半導体素子の製造
工程を図面を参照して説明すると、次の通りである。

【００２０】図７（ａ）〜（ｄ）は本発明の一実施例に
よる緻密なチタン窒化膜の形成工程を示す。図７（ａ）
〜（ｂ）を参照すると、シリコン基板７０上に薄膜の酸
化膜７１を形成し、その上に反応スパッタリング法でチ
タン窒化膜７３を５０〜５００Å厚に堆積する。反応ス
パッタリング法でチタン窒化膜７３を堆積した後、ウェ
ーハを大気中に露出させる。即ち、チタン窒化膜７３を
大気中に露出させる。この際、チタン窒化膜７３が大気
中に露出すると、チタン窒化膜の表面に酸素が吸着し、
吸着した酸素がチタン窒化膜の結晶粒界に満たされる。
従って、チタン窒化膜のボイドに酸素が満たされること
になるので、チタン窒化膜のボイドを通る物質の移動は
抑制される。これにより、酸素が満たされたチタン窒化
膜は拡散バリヤとしての役割を充分果たすことになる。

【００２１】図７（ｃ）のようにチタン窒化膜７２上に
チタン膜７４を２００〜２０００Å厚に堆積し、図７
（ｄ）のように１回以上の急速熱処理工程を行ってチタ
ン膜７４を窒化処理すると、チタン膜が緻密なチタン窒
化膜７５になる。この際、酸素が満たされたチタン窒化
膜７３が拡散バリヤとして作用して、チタン膜７４と基
板７０との反応を抑制して薄膜の酸化膜７１の破壊を防
止することができる。本発明では熱処理工程を２回にわ
たって行ったが、最初は５００℃で４０秒間行い、２度
目は８００℃で３０秒間行う。

【００２２】従来の反応スパッタリング法により形成
し、且つ酸素が結晶粒界に満たされていないチタン窒化
膜と本発明の緻密なチタン窒化膜との特性を比較して図
１２に示した。二つのチタン窒化膜間の特性比較のため
に、１０００Å厚のチタン窒化膜を６５０℃で３０秒間
急速熱処理した場合、前記のように得られた緻密なチタ
ン窒化膜７４は図１２に示すように、熱処理時間に関係
なく殆ど一定の〜０．３Ω／□程度の面抵抗を得、比抵
抗は〜３０μΩ・cm程度である。一方、従来の反応スパ
ッタリング法により堆積されたチタン窒化膜は〜２８μ
／□程度の面抵抗を有し、比抵抗は〜２８０μΩ・cm程
度で本発明に比べて相当に大きい値を有する。

【００２３】なお、本発明の緻密なチタン窒化膜７４の
熱安定性を検査するために、９５０℃で時間を変化させ
ながら追加熱処理工程を行った結果、本発明の緻密なチ
タン窒化膜の面抵抗Ｒｓは追加熱処理時間に関係なく殆
ど一定の値が得られたが、従来のチタン窒化膜は追加熱
処理工程時間が１分を超過する瞬間、面抵抗が相当に大
きい値に増加するので素子が破壊される。従って、本発
明の緻密なチタン窒化膜はポリサイドの熱安定性とシリ
サイドの低抵抗特性を同時に満足させることができる。

【００２４】前記実施例ではチタン膜とチタン窒化膜に
ついてのみ言及したが、本発明の実施例はこれらに限ら
ず、周期率表で遷移族のＩＶＢ（Ｔｉ、Ｚｒ、Ｈｆ）及
びＶＢ（Ｖ、Ｎｂ、Ｔａ）族を含む高融点金属はすべて
に該当する。

【００２５】図８は図７に示す緻密なチタン窒化膜の形
成方法を用いたＭＯＳトランジスタの製造工程図を示し
たもので、緻密なチタン窒化膜をゲートとして用いた場
合である。

【００２６】図８（ａ）〜（ｂ）を参照すると、シリコ
ン基板８０上に厚さ８０Å程度の薄膜のゲート酸化膜８
１を形成し、その上にドープされたポリシリコン膜８２
を５００Å厚に堆積する。図８（ｃ）を参照すると、反
応スパッタリング法でチタン窒化膜８３を１００Å厚に
堆積し、チタン窒化膜８３を堆積した後、ウェーハを大
気中に露出させる、即ち、チタン窒化膜８３を大気中に
露出させる。この際、チタン窒化膜８３が大気中に露出
すると、酸素がチタン窒化膜の結晶粒界に満たされる。
図８（ｄ）のようにチタン窒化膜８３上にチタン膜８４
を１０００Å厚に堆積し、図８（ｅ）のように前記急速
熱処理工程を行って緻密なチタン窒化膜８５を形成す
る。図８（ｆ）のように緻密なチタン窒化膜８５及びそ
の下の酸素が満たされた窒化膜８３及びポリシリコン膜
８２をパターニングして、緻密なチタン窒化膜８５、酸
素が満たされたチタン窒化膜８３及びポリシリコン膜８
２で構成されたゲート８６を形成する。図８（ｇ）〜
（ｈ）のように、ゲート８６の側壁にスペーサ８７を形
成し、ゲート８６と側壁スペーサ８７をマスクにして基
板と反対導電型を有する不純物を基板にイオン注入し
て、ソース／ドレーン用不純物領域８８を形成する。こ
れにより、緻密なチタン窒化膜をゲートとして使用した
ＭＯＳトランジスタが製造される。この際、緻密なチタ
ン窒化膜をゲート電極として使用した場合、面抵抗が３
Ω／□程度となるので、良質のゲート電極を形成するこ
とができる。

【００２７】図９（ａ）〜（ｂ）は、本発明の他の実施
例による緻密なチタン窒化膜の形成工程を示す。図９
（ａ）を参照すると、シリコン基板９０上にチタン膜９
１、チタン窒化膜９２及びチタン膜９３を各々堆積す
る。この時、上部チタン膜９３は２００〜２０００Å、
チタン窒化膜９２は５０〜５００Å、下部チタン膜９１
は２００Å厚以下に各々堆積する。この際、チタン膜９
１、チタン窒化膜９２及びチタン膜９３を基板９０上に
連続的に堆積するのではなく、各膜を堆積した後大気中
に露出させて、各膜の結晶粒界に酸素が満たされるよう
にする。即ち、下部のチタン膜９１を堆積した後大気中
に露出させ、チタン窒化膜９２を堆積し大気中に露出さ
せた後、上部のチタン膜９３を堆積させる。これによ
り、酸素が満たされた各チタン窒化膜９２は拡散バリヤ
としての役割を充分果たすことになる。図９（ｂ）のよ
うに１回以上の急速熱処理工程を行って上部のチタン膜
９３を窒化処理すると、チタン膜９３が緻密なチタン窒
化膜９４になる。下部のチタン膜９１は基板９０と反応
してチタンシリサイドＴｉＳｉ₂ になってオーム接触を
形成するのでコンタクト特性を向上させる。この際、酸
素が満たされたチタン窒化膜９２が拡散バリヤとして作
用して、上部チタン膜９３と下部チタン膜９１との反応
を隔離させる。

【００２８】本発明の他の実施例でも熱処理工程を２回
にわたって行ったが、最初は５００℃で４０秒間行い、
次は８００℃で３０秒間行う。実施例２による緻密なチ
タン窒化膜も実施例１のチタン窒化膜と同様に図１２に
示した特性が得られた。前記他の実施例ではチタン膜と
チタン窒化膜についてのみ言及したが、本発明の実施例
はこれらに限らず、周期率表で遷移族のＩＶＢ（Ｔｉ、
Ｚｒ、Ｈｆ）及びＶＢ（Ｖ、Ｎｂ、Ｔａ）族を含む高融
点金属の全てに該当する。

【００２９】図１０（ａ）〜（ｅ）は図９の緻密なチタ
ン窒化膜の形成方法を用いたＤＲＡＭ素子のビットライ
ンの形成工程図である。図１０（ａ）を参照すると、ま
ずシリコン基板１００内に不純物領域１０１を形成す
る。その不純物領域１０１を形成した基板１００上に酸
化膜１０２を厚さ５０００Å程度に厚く堆積する。酸化
膜１０２の前記不純物領域１０１上の部分をエッチング
してビットライン用コンタクトホール１０３を形成す
る。ビットラインコンタクトホール１０３を含んだ基板
の全面にチタン膜１０４、チタン窒化膜１０５及びチタ
ン膜１０６を厚さ４００Å、１００Å、１００Å以下に
各々堆積する。この際、チタン膜１０４、チタン窒化膜
１０５及びチタン膜１０６を基板１００上に連続的に堆
積するのではなく、各膜とも一旦堆積した後、酸素が結
晶粒界に満たされるように大気中に露出させる。図１０
（ｃ）のように１回以上の急速熱処理工程を行って上部
のチタン膜１０６を窒化処理すると、チタン膜１０６が
緻密なチタン窒化膜１０７になる。下部のチタン膜１０
４のうち、コンタクト１０３内で基板１００と接触して
いる部分は、基板１００のシリコンと反応してチタンシ
リサイドＴｉＳｉ₂ １０８になってオーム接触が形成さ
れるのでコンタクト特性が向上する。そして、酸化膜１
０２と接触しているチタン膜１０４は酸化膜とは反応し
ないためにチタン膜１０４のまま残る。この際、酸素が
満たされたチタン窒化膜１０５が拡散バリヤとして作用
して、上部のチタン膜１０６と下部のチタン膜１０４と
の反応を隔離する。熱処理工程は２回にわたって行った
が、最初は５００℃で４０秒間行い、次は８００℃で３
０秒間行う。図１０（ｄ）を参照すると、ＣＶＤ法でタ
ングステン膜１０９を２０００Å厚に堆積し、タングス
テン膜１０９、緻密なチタン窒化膜１０７、酸素が満た
されたチタン窒化膜１０５、チタン膜１０４をパターニ
ングしてビットライン１１０を形成する。ビットライン
の形成後、キャパシタ形成工程を行ってＣＯＢ構造のＤ
ＲＡＭ素子を製造する。ビットライン形成後のＣＯＢ構
造のＤＲＡＭ素子の製造工程は８７０℃で９時間熱処理
工程を行うのと同様であるが、本発明の緻密なチタン窒
化膜１０７、酸素が満たされたチタン窒化膜１０５及び
チタン膜１０４は優れたバリヤ特性を提供することによ
り、このような高温熱処理工程時にタングステンの拡散
を防ぐことができる。即ち、図６に示すように、バリヤ
を通じたタングステンの拡散現象は本発明では発生しな
い。なお、図１２に示すように、追加の熱処理工程後に
も面抵抗が変わらないという効果がある。

【００３０】図１１は図１０のビットライン形成方法を
用いたＣＯＢ構造のＤＲＡＭ素子の断面図を示す。図１
１に示すように、金属からなるビットライン１１０はポ
リシリコン膜とは異なって、不純物領域１１２、１１３
の導電型に関係なく全ての不純物領域内に形成すること
ができる。

【００３１】図５及び図１１を比較してみれば、本発明
のようにビットラインとして金属を使用した場合に、後
続の配線工程のためのコンタクトのアスペクト比が従来
より１／２程度と低くなって工程が一層容易になる。な
お、ビットラインコンタクトでチタンシリサイドが形成
されてオーム接触を成すので、ポリシリコン膜をビット
ラインとして使用する場合より接触抵抗を減少させるこ
とができる。

【００３２】

【発明の効果】以上説明したように本発明によれば、熱
処理窒化工程により熱安定性が優れ、比抵抗が低く、構
造が緻密なチタン窒化膜を形成することができる。従っ
て、緻密なチタン窒化膜が後続の熱処理工程時に優れた
バリヤとして作用してビットライン用金属の高温拡散を
防ぐことができるので、特性が優れたＤＲＡＭ素子を製
造することができる。さらに、緻密なチタン膜をＭＯＳ
トランジスタのゲートとして使用する場合に、ポリシリ
コン膜の熱安定特性とシリサイドの低抵抗特性を同時に
満足させることができるという利点がある。

【図面の簡単な説明】

【図１】 （ａ）は従来のサリサイド方法により形成し
たポリサイドをゲートとして用いた半導体素子の断面
図、（ｂ）は熱処理工程後の図１（ａ）の半導体素子の
断面図である。

【図２】 （ａ）は従来の化学堆積法又はスパッタリン
グ法により形成したポリサイドをゲートとして用いた半
導体素子の断面図、（ｂ）は熱処理後の図２（ａ）の半
導体素子の断面図である。

【図３】 （ａ）は従来のチタン窒化膜をゲートとして
用いた半導体素子の断面図、（ｂ）は図３（ａ）のチタ
ン窒化膜の結晶構造図である。

【図４】 従来の複合ポリサイドをゲートとして用いた
半導体素子の断面図である。

【図５】 ビットラインとしてポリサイドを用いた場合
のＣＯＢ ＤＲＡＭ素子の断面構造図である。

【図６】 従来のタングステンビットライン工程におい
てチタン窒化膜／チタン膜をバリヤとして用いた場合の
ＣＯＢ ＤＲＡＭ素子の断面図で、（ａ）は熱処理前の
断面図、（ｂ）は熱処理後の断面図である。

【図７】 （ａ）〜（ｄ）は本発明の一実施例による緻
密な窒化膜の形成工程図である。

【図８】 （ａ）〜（ｈ）は図６の緻密なチタン窒化膜
の形成方法を用いた半導体素子の製造工程図である。

【図９】 （ａ）と（ｂ）は本発明の他の実施例による
緻密なチタン窒化膜の形成工程図である。

【図１０】 （ａ）〜（ｅ）は図９の緻密なチタン窒化
膜の形成方法を用いた半導体素子の製造工程図である。

【図１１】 ビットラインとして金属を用いた場合のＣ
ＯＢ ＤＲＡＭ素子の断面構造図である。

【図１２】 本発明と従来の方法により形成した緻密な
チタン窒化膜の熱処理後の面抵抗を示す図である。

【符号の説明】

７０，８０，９０，１００…シリコン基板、７１…薄膜
の酸化膜、８２…ゲート用ポリシリコン膜、７３，８
４，９１，９３，１０４，１０６…チタン膜、７２，８
３，９２，１０５…反応スパッタリング法により形成し
たチタン窒化膜、７４，８５，９４，１０７…緻密なチ
タン窒化膜、８１…ゲート酸化膜、８６…ゲート、８７
…側壁スペーサ、８８，１０１…不純物領域、１０２…
厚い酸化膜、１０３…コンタクトホール、１０８…チタ
ンシリサイド、１０９…ビットライン用タングステン
膜、１１０…ビットライン。

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板に酸化膜を形成するステップ
   と、 反応スパッタリング法により酸化膜上にチタン窒化膜を
   堆積するステップと、 チタン窒化膜を大気中に露出させて結晶粒界に酸素を満
   たすステップと、 チタン窒化膜上にチタン膜を堆積させるステップと、 急速熱処理してチタン膜を緻密なチタン窒化膜とするス
   テップと、を含むことを特徴とする緻密なチタン窒化膜
   の形成方法。
2. 【請求項２】 前記チタン膜を１〜３回にわたって急速
   熱処理することを特徴とする請求項１記載の緻密なチタ
   ン窒化膜の形成方法。
3. 【請求項３】 前記熱処理工程は５００℃で４０秒間行
   った後、８００℃で３０秒間行うことを特徴とする請求
   項１記載の緻密なチタン窒化膜の形成方法。
4. 【請求項４】 チタン膜の熱処理工程はＮ₂又はＮＨ₃の
   雰囲気で行われることを特徴とする請求項１記載の緻密
   なチタン窒化膜の形成方法。
5. 【請求項５】 チタン膜の堆積ステップで窒素Ｎ₂ を注
   入してチタン膜内に一定の窒素を含有したチタン膜を堆
   積することを特徴とする請求項１記載の緻密なチタン窒
   化膜の形成方法。
6. 【請求項６】 チタン膜に含有されている窒素原子は４
   ０％以下であることを特徴とする請求項５記載の緻密な
   チタン窒化膜の形成方法。
7. 【請求項７】 チタン膜の厚さは２００〜２０００Åで
   あることを特徴とする請求項１記載の緻密なチタン窒化
   膜の形成方法。
8. 【請求項８】 チタン窒化膜の厚さは５０〜５００Åで
   あることを特徴とする請求項１記載の緻密なチタン窒化
   膜の形成方法。
9. 【請求項９】 チタン膜の急速熱処理ステップでチタン
   膜の下部のチタン窒化膜は、チタン膜と基板との反応を
   抑制するバリヤとして作用することを特徴とする請求項
   １記載の緻密なチタン窒化膜の形成方法。
10. 【請求項１０】 第１導電型の半導体基板上にゲート酸
    化膜を形成するステップと、 ゲート酸化膜上にポリシリコン膜を形成するステップ
    と、 ポリシリコン膜上にチタン窒化膜を堆積するステップ
    と、 チタン窒化膜を大気中に露出させて結晶粒界に酸素を満
    たすステップと、 チタン窒化膜上にチタン膜を堆積するステップと、 急速熱処理してチタン膜を緻密なチタン窒化膜とするス
    テップと、 緻密なチタン窒化膜とその下のチタン窒化膜を順次パタ
    ーニングしてゲートを形成するステップと、 前記ゲートをマスクにして基板に第２導電型の不純物を
    イオン注入して不純物領域を形成するステップと、を含
    むことを特徴とする半導体素子の製造方法。
11. 【請求項１１】 第１導電型の半導体基板上に第１導電
    型及び第２導電型を有する不純物領域を形成するステッ
    プと、 不純物領域が形成した半導体基板上に絶縁膜を形成する
    ステップと、 前記不純物領域上の絶縁膜を除去してコンタクトホール
    を形成するステップと、 第１チタン膜を基板の全面にわたって堆積し、大気中に
    露出させるステップと、 第１チタン膜上にチタン窒化膜を堆積し、大気中に露出
    させて結晶粒界に酸素を満たすステップと、 チタン窒化膜上に第２チタン膜を堆積するステップと、 急速熱処理工程を行って第２チタン膜を緻密なチタン窒
    化膜とするステップと、 チタン窒化膜上にビットライン用金属層を形成するステ
    ップと、 前記第１チタン膜、チタン窒化膜、緻密なチタン窒化膜
    と金属層を順次パターニングして、コンタクトホールを
    介して不純物領域と接触するようにビットラインを形成
    するステップと、 通常のキャパシタ形成工程を行ってキャパシタを形成す
    るステップと、を含むことを特徴とする半導体素子の製
    造方法。
12. 【請求項１２】 急速熱処理工程時にコンタクトホール
    内の不純物領域とチタン膜が反応して、界面に薄膜のチ
    タンシリサイドを形成することを特徴とする請求項１１
    記載の半導体素子の製造方法。
13. 【請求項１３】 ビットライン用金属層がタングステン
    であることを特徴とする請求項１１記載の半導体素子の
    製造方法。
14. 【請求項１４】 ビットライン用金属層をＣＶＤ法で堆
    積することを特徴とする請求項１１記載の半導体素子の
    製造方法。