JP3303788B2 - 半導体集積回路の電極構造の製造方法 - Google Patents
半導体集積回路の電極構造の製造方法Info
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Description
電極構造の製造方法に係わり、特に、半導体集積回路用
半導体容量素子に好適な電極構造の製造方法に関する。
モリ(DRAM)に代表される半導体集積回路の集積化
が進んでいる。このようなDRAMに用いられる半導体
容量素子は集積化の度合いによらず、一つの半導体容量
素子当たり30fF程度の容量を確保する必要がある。
このため、下部電極構造の立体化による下部電極側面部
利用や、容量膜の薄膜化により容量確保の検討が行われ
てきた。
量素子の容量膜には、シリコン酸化膜及びシリコン窒化
膜が用いられている。しかし、Gbitレベル以上のD
RAMで、誘電率が3〜7の上記容量膜を用いる場合、
立体化した下部電極の高さが5000オングストローム
以上に、更に、容量膜も数原子層レベルに薄膜化する必
要がある。容量膜が数原子層レベルまで薄膜化される
と、容量膜中を電子がトンネリングする現象が生じ、容
量膜として機能しなくなる。上記理由から、容量膜とし
てシリコン酸化膜、及びシリコン窒化膜を用いた下部電
極の立体化、容量膜の薄膜化は限界に達している。
場合、シリコン酸化膜やシリコン窒化膜を用いた場合に
比べて少ない電極面積で同じ容量を得ることができる。
このため、複雑な下部電極構造を作成することなしに容
量を確保することが期待できる。上記理由から、シリコ
ン酸化膜やシリコン窒化膜よりも数十倍から数百倍の誘
電率を有するSrTiO3 、(Ba,Sr)TiO
3 (以下、BST)、Pb(Zr,Ti)O3 などの高
誘電率材料が容量膜として検討されている。
レクトロンデバイセズミーティング(Internat
ionalElectronDevicesMeeti
ng)のダイジェストオブテクニカルペイパーズ(Di
gestofTechnicalPapers)823
〜826頁にはBSTを用いた256Mbit DRA
M用半導体容量素子に関する報告がなされている。
電気特性が得られることが、ジャパニーズジャーナル
オブ アプライド フィジックス(Japanese
Journal of applied physis
cs)第35巻 5089〜5093頁で報告されてい
る。容量膜を高温で成膜する場合、コンタクト部のポリ
シリコンからのシリコン拡散による酸化膜形成により、
誘電率が低下する問題があった。本問題を解決するため
にシリコン拡散バリアを用い、更に、シリコン拡散バリ
アの酸化に伴うコンタクト抵抗の高抵抗化を抑制するた
めに、その上に耐酸化バリア層を形成する電極構造がジ
ャパニーズジャーナル オブ アプライド フィジック
ス(Japanese Journal of app
lied physiscs)第34巻 5224〜5
228頁で提案されている。
工し、更に電極構造が微細化すると、シリコン拡散バリ
ア層が酸化し、コンタクト抵抗が増加する問題があるた
めに、1996年インターナショナルエレクトロンデバ
イセズミーティング(InternationalEl
ectronDevicesMeeting)のダイジ
ェストオブテクニカルペイパーズ(DigestofT
echnicalPapers)675〜678頁や、
米国特許第5、381、302の図13Aでシリコンバ
リア層をコンタクト中に埋め込み、酸素拡散バリアでキ
ャップすることで、高温の高誘電率膜成膜温度でも低コ
ンタクト抵抗を保つことが可能となる構造が提案されて
いる。
ア性を有するメタルあるいはメタル酸化物と下地層間膜
とが接触している。しかし、層間膜を構成するSiO2
は安定であるために容易に反応層を形成しないから、密
着性を向上させる反応層が形成されず、層間膜とメタル
電極界面との密着性に問題があった。
した従来技術の欠点を改良し、特に、酸化膜からなる層
間膜と電極との密着性を向上せしめ、以って、層間膜と
メタル電極との界面での剥離を防止した新規な半導体集
積回路の電極構造の製造方法を提供するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
構造の製造方法の第1態様は、半導体集積回路用の半導
体容量素子に用いられる電極構造での製造方法あって、
層間膜上にシリコンリッチな窒化膜を形成する第1の工
程と、前記シリコンリッチな窒化膜上にメタル電極を形
成する第2の工程と、熱処理を行ない前記層間膜とメタ
ル電極との間にシリサイド層を形成する第3の工程と、
を含むことを特徴とするものであり、叉、第2態様は、
シリコンリッチな窒化膜(SiNx)のシリコンと窒素
の比(X)が0.1乃至1.1であることを特徴とする
ものであり、叉、第3態様は、前記第1の工程は、アン
モニア処理により層間膜表面をSiONにする工程を含
むものであり、叉、第4態様は、シリコンリッチな窒化
膜(SiNx)のシリコンと窒素の比(X)が0.1乃
至1.2であることを特徴とするものであり、叉、第5
態様は、前記窒化膜の成膜方法として、プラズマCV
D、減圧CVD、スパッタのいずれかを用いることを特
徴とするものである。
電極構造は、半導体集積回路用の半導体容量素子に用い
られる電極構造であって、メタル電極と層間膜との界面
にシリサイド層が形成されていることを特徴とするもの
である。
には、両材料の界面に反応層を形成することが効果的で
ある。酸化膜は安定な材料であり、従来、酸化膜上に密
着性良くメタル電極を形成することが困難であった。本
発明は、上記のように構成することで、酸化膜からなる
層間膜とメタル電極との界面で剥離が生じることを防止
した電極構造を提供するものである。
ルからなる電極との界面にシリサイド層が形成されてい
る。上記構造を製造する工程としては、(1)層間膜表
面にアンモニアプラズマでSiONを形成する工程、
(2)上記SiON上にシリコンリッチな窒化膜(Si
Nx)及びメタル電極を堆積してから熱処理を行い、メ
タル電極と層間膜間に密着層であるシリサイド層を形成
する工程を含む。
明する。図1は、本発明による電極構造を示したもので
ある。本発明ではRuからなるメタル電極105と酸化
膜からなる層間膜101との界面にRuSiからなるシ
リサイド層104が形成されている点に特徴である。図
2〜図4は、本発明による電極構造の製造方法を示した
ものである。本発明による電極構造作製方法では、
(1)図2(b)に示すように、層間膜101表面をア
ンモニアプラズマで処理し、層間膜101表面を欠陥の
多いSiON膜110とする工程、(2)図2(c)に
示すように、SION110上に化学気相堆積(CV
D)法、プラズマCVD法、或は、スパッタ法によりX
<1.2のSiNx膜107を堆積する工程、(3)S
INx膜堆積後、Ru105、RuO2 106を堆積し
熱処理を行い、余剰なSiNx107中のシリコンがメ
タル電極105とシリサイド層104を形成する工程を
含む点に特徴がある。
極構造の製造方法の具体例を図面を参照しながら詳細に
説明する。(第1の具体例)図1〜図4は、本発明に係
わる半導体集積回路の電極構造を具体的に示す図であっ
て、これらの図には、半導体集積回路用の半導体容量素
子に用いられる電極構造であって、メタル電極105と
層間膜101との界面にシリサイド層104が形成され
ている半導体集積回路の電極構造が示されている。
1〜図4を用いて本発明の第1の具体例を説明する。先
ず、図2(a)に示すように、Si基板100上に酸化
膜SiO2 からなる層間膜101を形成する。次に、図
2(b)に示すように、層間膜101表面をアンモニア
プラズマにより、SiON110とする。この際、プラ
ズマダメージによりSiON110表面には多数の欠陥
が形成されている。
ス アンモニア(NH3 )及びアルゴン(Ar)、成膜
温度 400℃、成膜圧力 250mTorr、プラズ
マパワー 500W以下である。更に、図2(c)に示
すように、その上部にプラズマCVD法によりシリコン
リッチな窒化膜(SINx)107を30Å堆積する。
ン(SiH4 )、アンモニア(NH 3 )及びアルゴン
(Ar)成膜温度 400℃、成膜圧力 250mTo
rr、プラズマパワー 500Wである。この際、Si
Nx膜はシリコンリッチとし、X=0.8となるように
成膜する。
01及びSiNx107にコンタクトを開口し、図3
(b)に示すように、ポリシリコン102及び各々膜厚
500Åの窒化チタン(TiN)とチタン(Ti)から
なるシリコン拡散バリア層103をコンタクト内に形成
する。更に、図3(c)に示すように、膜厚300Åの
Ru105及び2000ÅのRuO2 106をスパッタ
法により順次堆積する。続いて、図4(a)に示すよう
に、窒素中600℃の熱処理を30分行い、窒化膜10
7内の余剰なシリコンをシリサイド化させ、ルテニュウ
ム、窒素、シリコンからなるシリサイド層104を形成
する。続いて、図4(b)に示すように、RuO2 10
6及びRu105を所望の大きさにドライエッチング法
により加工し、スタック電極を得る。
1で示した本発明による電極構造100ヶについてピー
リング試験を行った結果を示す。従来技術では、8ヶの
剥離が見られているのに対して、本発明では、SiNx
107のXが0.1乃至1.2の範囲では剥離が見られ
ず、本発明による効果が十分得られていることがわか
る。
ている電極構造では、酸化膜101が安定であるため
に、密着層となる反応領域が存在しない。このため、密
着性に問題があった。本発明では意図的に、(1)層間
膜101表面にダメージ層110を設けて層間膜表面が
反応しやすい状態にする、(2)シリコンリッチな窒化
膜からなる界面層107をRu105と酸化膜101間
に形成し、熱処理しシリサイド層104を形成し、この
シリサイド層からなる密着層を形成することで所望の密
着性が得られている。
域ではシリサイドを形成するためのシリコンが不足する
ために密着性が劣化している。 (第2の具体例)次に、窒化膜(SINx)107をス
パッタ法で成膜する場合の具体例を、図2、3を用いて
説明する。
体例と同じである。図2(c)に示すように、アンモニ
アプラズマ中で処理した層間膜上に、スパッタ法により
SiNx107を30Å堆積する。この時の成膜条件
は、ターゲットSi、スパッタガスAr、N2 、プラズ
マパワー 2kW、直流印加電圧500V、成膜室圧力
3mTorr、基板加熱100℃である。
101及びSi基板100にコンタクトを開口し、図3
(b)に示すように、ポリシリコン102及び各々膜厚
500Åの窒化チタン(TiN)とチタン(Ti)との
積層103をコンタクト内に形成する。以下、第1の具
体例と同様の方法により電極を形成する。
x)107を減圧CVD法で成膜する場合の具体例を図
2、3を用いて説明する。SINx107堆積前の工程
は、第1の具体例と同じである。図2(c)に示すよう
に、アンモニアプラズマ中で処理した層間膜上に減圧C
VD法によりシリコンリッチな窒化膜(SiNx (X<
0.9)) 107を30Å堆積する。この時の成膜条件
は、プロセスガス シラン(SiH4 )、アンモニア
(NH3 )及びアルゴン(Ar)、成膜温度 700
℃、成膜圧力 0.4Torrであり、叉、SiNx膜
はシリコンリッチとし、X=0.8となるように成膜す
る。
及びSi基板100にコンタクトを開口し、次に、図3
(b)に示すように、ポリシリコン102及び各々膜厚
500Åの窒化チタン(TiN)とチタン(Ti)との
積層103をコンタクト内に形成する。以下、第1の具
体例と同様の方法により電極を形成する。
いて本発明による第4の具体例を説明する。先ず、図5
(a)に示すように、Si基板100上に酸化膜からな
る層間膜101を形成する。更に、図5(b)に示すよ
うに、層間膜101上にプラズマCVD法によりシリコ
ンリッチな窒化膜(SINx)107を30Å堆積す
る。この時の成膜条件は、プロセスガス シラン(Si
H4 )、アンモニア(NH3 )及びアルゴン(Ar)、
成膜温度 400℃、成膜圧力 250mTorr、プ
ラズマパワー500Wである。叉、SiNx膜107は
シリコンリッチとし、X=0.7となるように成膜す
る。
01及びSiNx107にコンタクトを開口し、図6
(a)に示すように、ポリシリコン102及び各々膜厚
500Åの窒化チタン(TiN)とチタン(Ti)との
積層103をコンタクト内に形成する。更に、図6
(b)に示すように、膜厚300ÅのRu105及び2
000AのRuO2 106をスパッタ法により順次堆積
し、続いて、図6(c)に示すように、窒素中600℃
の熱処理を30分行い、窒化膜107内の余剰なシリコ
ンをシリサイド化させ、ルテニュウム、窒素、シリコン
からなるシリサイド層104を形成する。続いて、図7
に示すように、RuO2106及びRu105を所望の
大きさにドライエッチング法により加工し、スタック電
極を得る。
試験を行った結果を図9に示す。この具体例において
も、Xが0.1乃至1.1で良好な密着性が得られてい
る。しかし、層間膜101表面にダメージ層が存在しな
い分、前記第1乃至第3の具体例に比べてSiNx膜の
マージンが小さくなっている。なお、この場合、SiN
x107はX>1.1の領域では密着性が劣化している
ので、Xの範囲は0.1乃至1.1が望ましい。
成方法としてプラズマCVDを用いたが、第2の具体例
のスパッタ法、第3の具体例の減圧CVD法を用いても
同様の効果が得られる。なお、上記説明ではメタル電極
材料としてRuを用いたが、W、Ti、Pt、Ir、P
dあるいはその合金でも同様の効果が得られる。
造の製造方法は、上述のように構成したので、酸化膜か
らなる層間膜と電極との密着性が向上し、素子の信頼性
が向上する。
す断面図である。
体例の製造プロセスを示す図である。
体例の製造プロセスを示す図である。
示す断面図である。
Claims (5)
- 【請求項1】 半導体集積回路用の半導体容量素子に用
いられる電極構造での製造方法あって、 層間膜上にシリコンリッチな窒化膜を形成する第1の工
程と、 前記シリコンリッチな窒化膜上にメタル電極を形成する
第2の工程と、 熱処理を行ない前記層間膜とメタル電極との間にシリサ
イド層を形成する第3の工程と、 を含むことを特徴とする半導体集積回路の電極構造の製
造方法。 - 【請求項2】 シリコンリッチな窒化膜(SiNx)の
シリコンと窒素の比(X)が0.1乃至1.1であるこ
とを特徴とする請求項1記載の半導体集積回路の電極構
造の製造方法。 - 【請求項3】 前記第1の工程は、アンモニア処理によ
り層間膜表面をSiONにする工程を含むことを特徴と
する請求項1記載の半導体集積回路の電極構造の製造方
法。 - 【請求項4】 シリコンリッチな窒化膜(SiNx)の
シリコンと窒素の比(X)が0.1乃至1.2以下であ
ることを特徴とする請求項3記載の半導体集積回路の電
極構造の製造方法。 - 【請求項5】 前記窒化膜の成膜方法として、プラズマ
CVD、減圧CVD、スパッタのいずれかを用いること
を特徴とする請求項1乃至4の何れかに記載の半導体集
積回路の電極構造の製造方法。
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