KR100391992B1 - 저유전율 층간절연막을 가지는 반도체 장치 형성 방법 - Google Patents

저유전율 층간절연막을 가지는 반도체 장치 형성 방법 Download PDF

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Abstract

탄화산화 실리콘막을 형성하고, 이 막에 대한 플라즈마 처리를 실시하는 단계와 탄화산화 실리콘막을 패터닝하는 단계를 구비하는 저유전율 층간절연막을 가지는 반도체 장치의 형성방법이 개시된다. 탄화산화 실리콘막은 PECVD 같은 CVD 방법이나 도포 방식으로 형성되며, 탄화산화 실리콘막에 대한 플라즈마 처리 단계는 기판이 적치된 공정 챔버에 헬륨, 수소, 산화 질소(N20), 산소, 질소, 암모니아, 아르곤 가스 가운데 하나 이상을 조합하여 공급하는 방법으로 이루어질 수 있다. 플라즈마 인가는 PECVD 장비에서 탄화산화 실리콘막을 형성한 뒤 바로 인시튜(insitu) 방식으로 실시하는 것이 바람직하며, 캡핑막을 더 적층하고 패터닝이 이어질 경우 수소 플라즈마 처리가 바람직하다. 탄화산화 실리콘막과 함께 듀얼 다마신 공정이 이루어질 층간 절연막을 형성할 유기 폴리머 계열의 도포막이 적층되는 경우에도 도포 전에 먼저 플라즈마 처리가 이루어지는 것이 바람직하다.

Description

저유전율 층간절연막을 가지는 반도체 장치 형성 방법 {METHOD OF FORMING SEMICONDUCTOR DEVICES HAVING SiOC LAYER}
본 발명은 저유전율막을 가지는 반도체 장치 형성 방법에 관한 것으로, 보다 상세하게는 탄화산화 실리콘막을 가지는 반도체 장치 형성 방법에 관한 것이다.
반도체 장치의 소자 고집적화에 따라 개별 소자 및 배선의 크기가 줄어든다. 이와 함께, 소자와 소자 및 배선들 사이의 거리도 줄어들게 된다. 따라서, 도전영역과 배선들 사이의 기생 용량(parastic capacitance)이 증가하고, 기생 용량이 반도체 장치의 정상적인 기능을 저해하는 문제가 커진다. 가령, 기생 캐퍼시턴스가 증가되면 저항과 함께 반도체 장치 신호 전달에 있어서 RC 지연(resistance capacitance delay)을 발생시킨다. RC 지연 현상은 반도체 장치의 특성을 저하시키고 신호를 왜곡시키므로 이를 방지하기 위한 방법이 다양하게 모색되고 있다.
RC 지연과 같은 기생 용량의 문제를 경감하는 방법으로 배선 사이의 층간 절연막 등 반도체 장치 구조막으로 저유전막을 사용하는 방법을 들 수 있다. 저유전막은 반도체 장치에서 사용되는 통상의 층간 절연막에 대한 상대적인 개념이다. 가령, 식각저지막이나 캡핑막, 스페이서막으로 많이 사용되는 실리콘 질화막은 비유전율 8 정도로 높으며, 층간 절연막으로 가장 많이 사용되는 실리콘 산화막은 비유전율 3.7 내지 4 정도이다.
저유전막으로는 SOG(Spin On Glass) 방식으로 형성되는 HSQ(hydro silsesquioxane), MSQ(methyl silsesquoxan) 등의 실리콘 산화막, 유기 폴리머 계열의 막을 들 수 있고, 한편으로, 탄화산화 실리콘(SiOC)막을 들 수 있다. 그러나, SOG 계열의 실리콘 산화막은 통상의 열산화막, CVD(chemical vapor deposition) 산화막에 비해 비유전율 이득이 크기 않고, 막을 치밀하게 처리하기가 쉽지 않다. 따라서, 식각 특성이 떨어져 콘택홀이나 다마신 공정에 의한 배선 트렌치를 형성하기 어렵다는 문제가 있다. 또한, 큐어링(curing)이 완전하지 못하므로 후속 공정에서 막이 흡습, 오염되는 문제가 있었다.
탄화산화 실리콘막은 탄소가 도핑(doping)된 실리콘 산화막과 같은 개념으로 생각할 수 있으며, 메칠 실세스퀴옥산(MSSQ:Methyl SilSesQuioxane) 등을 SOG 방식으로 도포하여 형성하거나, 메칠기(CH3-)와 같은 탄소 함유기가 사일렌 가스(SiH4)에서 하나 이상의 수소를 치환하여 형성된 메칠 사일렌(methyl silane) 계열 기타 유기성분 및 실리콘이 함유된 가스와 N2O, O2등의 산소 원소가 함유된 소오스 가스를 N2, NH3, 헬륨(He), 아르곤(Ar) 같은 캐리어 가스와 함께 공급하여 PECVD(plasma enhanced chemical vapor deposition)법으로 통상 만들어진다. 탄화산화 실리콘막의 비유전율은 2.7 내지 2.9 정도로 다른 변수가 일정한 경우, 실리콘 산화막에 비해 기생 용량을 25 내지 30 % 줄일 수 있다.
그러나, 탄화산화 실리콘막은 층간 절연막 등으로 사용되기에 몇 가지 문제점이 있다. 우선, 패터닝과 관련하여, 탄화산화 실리콘막 위에 형성되는 포토레지스트 패턴의 풋팅(footing) 현상이 있다. 탄화산화 실리콘막은 형성과정에서 소오스 가스(source gas), 혹은 캐리어 가스(carrier gas)에 포함된 질소 원자가 막내에 일부 포함된다. 그리고, 막내에 포함된 질소 원자는 탄화산화 실리콘막을 패터닝 하기 위한 포토리소그래피 공정을 진행할 때 포토레지스트가 감광될 때 발생되는 수소 이온과 결합하여 포토레지스트 내에 레진 성분의 폴리머(polymer)가 형성되는 반응 혹은 그 반대의 반응을 방해한다. 그 결과 현상이 이루어진 뒤에도 포토레지스트 패턴이 명확하게 형성되지 못하고, 도1과 같이 포토레지스트 패턴 측하부에 포토레지스트 일부가 잔존되는 풋팅(footing) 현상이 발생할 수 있다.
이러한 풋팅 현상은 고집적 반도체 장치 형성에서 미세 패턴 형성을 위해 점차 많이 사용되는 화학 증폭형 포토레지스트에서 심각한 영향을 미치게 된다. 화학 증폭형 포토레지스트에서는 감광 반응에 의해 포토레지스트내의 센시타이져에서 발생되는 초기의 수소이온이 감광후 현상 전의 노광후 베이크(post exposure bake) 단계에서 열에 의해 주변의 포토레지스트 내에 레진 성분과 관련하여 대량의 폴리머 분해 혹은 결합 반응을 유발시킨다. 이 과정에서 더 많은 수소이온이 발생할 수도 있다. 그런데, 초기에 발생한 소수의 수소이온이 포토레지스트 하부의 탄화산화 실리콘막에 포함된 질소와 결합하면 노광 후 베이크가 진행되어도 대량의 화학반응을 촉발시킬 수 없게 된다. 따라서 포토레지스트와 탄화산화 실리콘막이 접촉하는 부분에서는 제거되어야할 포토레지스트가 반응 부족으로 현상 이후에도 잔류하게되는 것이다.
다음으로, 애싱에 따른 문제를 살펴보면, 식각 마스크로 사용된 포토레지스트 패턴을 제거하는 과정에서 산소 플라즈마 애싱 (ashing)을 실시한다. 이때, 층간절연막 표층의 탄화산화 실리콘이 산소 플라즈마에 의해 변성, 손상되는 문제가 있다. 산소 플라즈마와 작용할 경우 탄화산화 실리콘의 비유전율은 실리콘 산화막과 비슷한 수준까지 상승하게 된다.
그리고, 다마신 공정의 경우, 탄화산화 실리콘막을 패터닝하여 트랜치나 콘택 홀에 도전물질을 채우고 탄화산화 실리콘막이 드러나도록 CMP(chemical mechanical polishing)를 실시하는 공정이 필요하다. 탄화산화 실리콘막 자체는 막질이 기계적으로 취약하여 다마신 공정을 위한 CMP 과정에서 표면에 마이크로 스크래치(micro scratch), 박리 등의 현상이 빈번히 발생한다.
탄화 산화 실리콘막의 다른 문제점으로 탄화산화 실리콘막 위에 다른 막을 적층할 때 다른 막과의 부착력이 떨어져 다른 막이 고르게 형성되지 않거나, 형성된 막이 쉽게 박리되는 문제가 있다.
이상의 탄화산화 실리콘막의 문제들과 관련하여, 먼저, 애싱에 따른 문제를 없애는 방법을 고려할 수 있다. 가령, 저유전막이 애싱용 산소 플라즈마에 노출되지 않도록 포토레지스트 패턴과 함께 하드 마스크를 사용하고 제거하는 방법, 수소/질소 분위기에서 포토레지스트 패턴을 제거하는 형성 가스 애싱(forming gas ashing)을 사용하는 방법을 고려할 수 있다. 그러나, 이들 방법은 공정 효율을 저하시키는 측면을 가진다. 또한, CMP 등에서의 기계적 손상의 문제는 여전히남는다.
애싱에 의한 유전율 증가 및 기계적 손상과 관련하여 탄화산화 실리콘막 위에 다른 절연막을 얇게 적층하여 남기는 문제도 생각할 수 있다. 이 절연막 사용에 따라 산소 플라즈마 애싱에 따른 탄화산화 실리콘막의 변성과 손상을 막고, CMP에 따른 탄화산화 실리콘막의 직접적 손상을 방지할 수 있다. 그러나, 탄화산화 실리콘막 위에 PECVD를 통해 실레인 가스나 TEOS(tetraethyl orthosilicate) 가스를 소오스 가스로 한 실리콘 산화막을 적층할 경우 다른 문제가 발생한다. 즉, 탄화산화 실리콘막은 이들 막과의 부착력이 미약하여 이들 절연막 자체가 CMP 등의 공정에서 쉽게 박리된다.
탄화산화 실리콘막의 부착력과 관련된 예를 더 살펴보면, 저유전율 층간 절연막의 하나로 유기 폴리머 계열의 물질을 탄화산화 실리콘막과 함께 사용하는 경우를 고려할 수 있다. 이때, 반도체 장치에 사용되는 유기 폴리머 계열의 물질로는 저유전율 층간 절연막으로 사용하기 위해 개발된 다우캐미칼사(社)의 상품명 SiLK, Alliedsignal의 상품명 FLARE 등을 예로 들 수 있다(Mat.Res. Soc. Sym. Proc. Vol. 476, 1997 : Materials Research Society 참조). 순수하게 유기 폴리머 계열의 물질을 층간 절연막으로 사용하고 다마신 공정을 적용할 경우, 형성된 막의 열전도성 등 낮은 열적 특성과 열악한 기계적 특성을 갖는다. 이런 문제를 해결하기 위해 층간 절연막을 보완성을 가지는 두가지 막으로, 예를 들면, 콘택홀이 형성되는 하부의 층간 절연막을 산화 실리콘막 등으로, 배선 트렌치가 형성되는 상부의 층간 절연막을 유기 폴리머 계열의 막으로 형성할 수 있다. 단, 유기 폴리머 계열의 막은 도포 방식으로 형성된다.(IEEE 2000, Copper Dual Damascene Interconnects with Very Low-k Dielectrics Targeting for 130nm Node)
이때, 하부의 층간 절연막으로 탄화산화 실리콘막을 사용할 수 있으면 바람직할 것이다. 그러나, 이런 경우, 탄화산화 실리콘막의 부착력이 낮아 도포된 유기 폴리머 막의 형성 상태가 균일하지 못하고, 공정 불량을 유발시킨다. 특히, 웨이퍼 주변부는 도포막이 쉽게 박리되거나, 두께가 균일하지 않다는 문제가 있다.
본 발명은 상술한 것과 같이 저유전막으로 탄화산화 실리콘막을 사용할 경우 의 여러 가지 문제점을 개선하기 위한 것으로, 탄화산화 실리콘막 위에 광증폭형 포토레지스트를 사용하는 경우에도 풋팅 현상 없이 명료한 포토레지스트 패턴을 형성할 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 탄화산화 실리콘막을 패터닝하기 위해 사용된 포토레지스트 패턴을 애싱으로 제거하는 경우에도 탄화산화 실리콘막의 유전율 증가가 없는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
본 발명의 또 다른 목적은, 다마신 공정을 통해 탄화산화 실리콘막에 콘택 및 배선을 형성하는 경우에 CMP 실시 단계에서 마이크로 스크래치나 박리가 이루어지고 공정 불량이 야기되는 것을 방지할 수 있는 반도체 장치 형성 방법을 제공하는 것이다.
본 발명은 또한, 탄화산화 실리콘막 위에 CVD 절연막이나 유기 폴리머 계열의 도포 절연막을 형성하고 다마신을 실시할 때, 도포 불량이나 형성막 박리로 인한 공정 불량이 야기되는 것을 방지할 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
도1은 종래에 탄화산화 실리콘막을 패터닝하는 과정 중에 포토레지스트 패턴 측하부에 제거되어야 할 포토레지스트 일부가 잔존되는 풋팅(footing) 현상이 발생함을 나타내는 전자현미경 사진이다.
도2 내지 도4는 본 발명의 일 예에서 각 단계의 기판 측단면 일부를 개략적으로 나타내는 공정 단면도들이다.
도5 내지 도9는 본 발명의 다른 실시예에서의 공정 중요 단계들을 나타내는 단면도들이다.
도10 및 도13은 SOG 방식으로 탄화산화 실리콘 층간 절연막을 형성하는 실시예의 몇 가지 중요 단계를 나타내는 단면도들이다.
도14는 본 발명의 실시예들과 비교례들에서 기생 정전용량의 누산 분포를 나타내는 그래프이다.
※ 도면의 주요 부분에 대한 부호의 설명
100: 기판 110,111,210,211: 탄화산화 실리콘막
113,213: 탄화산화 실리콘막 패턴 120: 포토레지스트막
123: 포토레지스트막 패턴 125: 포토 마스크
130: 캡핑막 131: 캡핑막 패턴
140: 콘택홀 150,250: 그루브
160,260: 베리어 메탈 패턴 170: 콘택 플러그
180,280:배선
상기 목적을 달성하기 위한 본 발명의 방법은, 기판에 탄화산화 실리콘막을 형성하는 단계, 탄화산화 실리콘막에 대한 플라즈마 처리를 실시하는 단계, 탄화산화 실리콘막을 패터닝하는 단계를 구비하여 이루어진다.
본 발명에서, 탄화산화 실리콘막은 통상적으로 PECVD 같은 CVD 방법으로 형성되며 소오스 가스나 캐리어 가스로 질소 원자가 공급되는 환경에서 이루어진다.
그리고, 탄화산화 실리콘막에 대한 플라즈마 처리 단계는 기판이 적치된 공정 챔버에 헬륨, 수소, 산화 질소(N20), 산소, 질소, 암모니아, 아르곤 가스 가운데 하나 이상을 조합하여 공급하는 방법으로 이루어질 수 있다. 이때, 이 조합 가스를 플라즈마화한 플라즈마 환경을 형성함으로써 플라즈마 처리가 이루어진다.
특히, 본 발명에서 플라즈마 처리를 위해 수소 플라즈마를 이용하는 것이 바람직하다. 수소 플라즈마 처리 단계는 PECVD 조건에서 물질막 적층을 위한 소오스 가스 없이 수소 가스를 공급하여 플라즈마를 형성시키고 수소 플라즈마를 웨이퍼 표면에 작용시킴으로써 이루어질 수 있다.
수소 플라즈마를 포함하여 플라즈마 인가는 PECVD 장비에서 탄화산화 실리콘막을 형성한 뒤 바로 인시튜(insitu) 방식으로 동일한 챔버에 수소 기타 플라즈마 소오스 가스를 주입하면서 실시하는 것이 공정 부담을 줄일 수 있으므로 바람직하다.
본 발명에서 플라즈마 처리가 이루어진 후 유기 폴리머 계열의 도포막이나, CVD로 형성된 산화막 혹은 질화막으로 이루어진 캡핑막을 형성하는 단계가 더 구비될 수 있다.
본 발명에서 플라즈마 처리가 이루어진 후 이루어지는 탄화산화 실리콘막을 패터닝 하는 단계에서 사용하는 포토리소그래피 공정은 포토레지스트 적층, 마스크 노광, 현상과 같은 통상의 포토리소그래피 공정이다. 패터닝을 통해 이루어지는 것은 단순히 콘택 홀인 경우와, 다마신 공정 등과 같이 배선 트랜치를 포함하는 경우를 생각할 수 있다.
또한, 본 발명에서 플라즈마 처리 후 유기 폴리머 계열의 도포막이나 CVD 산화막이 더 적층되고 패터닝이 실시되는 경우는, 도전막의 적층 및 CMP가 후속적으로 더 이루어질 수 경우에 특히 유용하다.
이하 도면을 참조하면서 실시예를 통해 볼 발명을 상세히 설명하기로 한다.
(실시예1)
도2 내지 도4는 본 발명의 일 예에서 각 단계의 기판 측단면 일부를 개략적으로 나타내는 공정 단면도이다.
도2를 참조하면, 전 단계의 공정이 이루어진 기판(100) 상에 탄화산화 실리콘막(110)을 형성한다. 탄화산화 실리콘막(110)은 주로 층간 절연막으로 적층되며, PECVD 방법으로 형성하는 데,1 내지 10 Torr 정도의 압력과 300 내지 400℃의 온도 하에서 이루어진다. 소오스 가스로는 실리콘과 탄소를 공급하기 위한 트리 메칠 사일렌(trimethyl silane) 가스와 산소를 공급하기 위한 N2O, O2가스가 사용되고, 캐리어 가스로 질소나 아르곤 가스가 사용되었다. 이때, 트리 메칠 사일렌을 대신하여 모노(mono) 메칠 사일렌, 디(di) 메칠 사일렌, 테트라(tetra) 메칠 사일렌 등의 메칠 사일렌 계열이 사용되거나, 기타 유기 실리콘 가스가 사용될 수 있다.
그리고, 탄화산화 실리콘막(110)이 형성된 기판(100)에 플라즈마 처리를 실시하여 플라즈마 처리된 탄화산화 실리콘막(111)을 형성한다. 플라즈마 처리 단계는 전단계의 탄화산화 실리콘막(110)이 형성된 PECVD 챔버에서 인 시튜로 이루어질 수 있다. 이때, 온도와 압력은 탄화산화 실리콘막(110)의 형성 조건과 유사한 1 내지 10 Torr 정도의 압력과 300 내지 400℃의 온도를 적용할 수 있으며, 플라즈마를 형성할 가스로는 헬륨, 수소, 산화 질소, 암모니아, 질소, 산소, 아르곤을 각각 혹은 조합하여 공급할 수 있다.
단, 플라즈마 처리용 가스는 이들 가스에 한정되는 것은 아니며, 탄화산화 실리콘막 표층에서 질소를 수소와 결합시켜 포화시키거나 질소를 제거시키거나 표층에 안정된 질소 화합물 기타 보호막을 형성시킬 수 있는 플라즈마 소오스 가스이면 가능하다. 플라즈마 처리의 시간은 10 내지 20 초 정도로 한다.
도3을 참조하면, 플라즈마 처리된 탄화산화 실리콘막(111) 위에 화학 증폭형 포토레지스트막(120)이 스핀 코팅(spin coating) 방식으로 도포된다. 그리고 포토 마스크(125) 하에서 포토레지스트막(120)에 대한 노광이 이루어진다. 노광이 이루어진 부위에서는 광화학 반응이 일어나면서 양성 포토레지스터인 경우 센시타이져가 광화학 반응을 일으키면서 수소이온이 발생한다.
후속적으로, 노광이 이루어진 기판은 온도 80℃ 정도의 노광 후 베이크를 거치면서 이미 발생한 수소이온에 의한 산성 환경과 열에 의해 노광된 영역의 포토레지스트의 레진 폴리머의 분해 반응이 활발히 이루어진다.
도4를 참조하면, 노광 후 베이크를 실시하고 현상을 실시하여 포토레지스트 패턴(123)을 형성한다. 현상 단계에서 분해된 포토레지스트는 현상액에 용해되어 제거되고, 노광되지 않은 부분만 남아 포토레지스트 패턴(123)을 이루게 된다. 그리고 이 포토레지스트 패턴(123)을 식각 마스크로 하부의 탄화산화 실리콘막을 식각하여 콘택 홀 등이 형성된 탄화산화 실리콘막 패턴(113)을 형성한다.
이후, 포토레지스트 패턴(123)은 제거되고 기판에 도전층이 적층되면서 탄화산화 실리콘막의 콘택 홀 같은 식각된 부분을 채우게 된다.
한편, 아래의 표1은 탄화산화 실리콘막 형성 후 실시예와 같은 조건으로 몇 가지 형태의 플라즈마 처리를 실시한 결과로 나타나는 비유전율의 변화를 나타낸 것이며, 표2는 탄화산화 실리콘막 형성 후 헬륨 플라즈마 처리를 하는 경우에 시간 경과에 따른 유전율 변화를 나타낸 것이다.
플라즈마 처리의 종류 측정된 비유전율
처리하지 않은 경우(증착된 상태 그대로) 2.84
헬륨(He) 플라즈마 처리 2.91
수소(H2) 플라즈마 처리 2.87
산화 질소(N2O) 플라즈마 처리 2.91
플라즈마 처리 시간(헬륨 플라즈마 처리) 측정된 비유전율
0 (증착된 상태 그대로) 2.84
20초 2.91
40초 2.91
60초 2.90
이상의 표들에 나타난 결과를 보면, 표1의 각 플라즈마 종류에 따른 탄화산화 실리콘막의 비유전율 변화는 증가율 2% 이하로 낮다. 즉, 플라즈마 처리가 탄화산화 실리콘막의 비유전율에 큰 영향을 미치지 않고, 따라서 탄화산화 실리콘막을 층간 절연막으로 사용하는 이점을 계속 유지할 수 있음을 나타낸다. 도5a 내지 도5c는 각 종의 플라즈마 처리에 의해 얻어진 풋팅이 없는 포토레지스트 패턴을 보여주는 전자현미경 사진들이다.
또한, 표2를 고려하면, 플라즈마 처리의 시간에 따른 비유전율 변화도 2% 이내로 미미하여 플라즈마 처리 공정의 마아진을 충분히 가질 수 있음을 나타낸다. 그리고, 표에는 명확히 나타나지 않으나 통상 10초 정도의 처리시간이면 비유전율의 증가는 포화(saturation) 상태를 나타낸다.
(실시예 2)
도5를 참조하면, MOSFET 같은 하부 구조가 형성된 기판(100)에 층간 절연막으로 탄화산화 실리콘막(110)을 형성한다. 탄화산화 실리콘막(110)은 PECVD로 형성하며, 소오스 가스로는 트리메칠 실렌인과 같이 유기(organic) 실레인이 사용된다. 이때, 통상적 조건은 온도 250 내지 400도씨, 압력 1 내지 10 Torr이며, 플라즈마 형성을 위한 고주파 전력은 8인치 웨이퍼용 매엽식 CVD 장비에서 13,6 MHz로 200watt 정도가 인가된다. 처리 시간은 탄화산화 실리콘막(110)의 두께에 따라 조절된다.
도5 및 도6을 참조하면, 탄화산화 실리콘막(110)의 적층에 이어서 처리 가스로 수소를 공급하면서 수소 플라즈마를 발생시켜 탄화산화 실리콘막(110)이 형성된 기판(100) 표면에 작용시킨다. 수소 플라즈마 처리의 조건은 소오스 가스를 제외하고 PECVD막 형성과 유사한 조건을 적용하는 것이 바람직하다. 가령, 온도 250 내지 400도씨, 압력 1 내지 10 Torr, 플라즈마 형성을 위한 고주파 전력은 8인치 웨이퍼용 매엽식 CVD 장비에서 13,6 MHz로 200watt 정도를 인가하여 기판을 10초 내지 200초 동안 처리한다. 처리시간은 후속 공정의 처리 조건에 따라 달라질 수 있으나, 사후적으로 형성되는 반도체 장치의 특성을 조사하면 대략 30 내지 50초 정도의 처리시간을 통해 표면 처리가 준포화 상태에 이른 탄화산화 실리콘막(111)을 형성하게 된다.
탄화산화 실리콘막에 수소 플라즈마를 작용시키면 실리콘 원자와 수산기의 결합 및 실리콘의 결합 공위(dangling bond)가 제거되어 표층은 실리콘 원자와 수소 원자의 결합된 구조를 많이 가지게 된다. 결과로서, 탄화산화 실리콘막의 기계적 강도와 다른 막과의 부착력이 증가한다.
도7을 참조하면, 수소 플라즈마 처리에 이어 소오스 가스를 TEOS 혹은 사일렌 가스로 바꾸어 PETEOS(Plasma Enhanced TetraEthylOrthoSilicate) 같은 산화막을 캡핑막(130)으로서 수소 플라즈마 처리된 탄화산화 실리콘막(111) 위에 얇게 형성한다. 도5 내지 도7의 과정은 동일한 PECVD 장비에서 인시튜(insitu) 방식으로 이루어지는 것이 공정 비용과 시간을 줄일 수 있으므로 바람직하다. 그 밖에도 캡핑막으로 실리콘 질화막, 산화질화 실리콘막, 탄화 실리콘막 등을 사용할 수 있다.
도7 및 도8을 참조하면, PETEOS 산화막이 캡핑막(130)으로 덮여있는 수소 플라즈마 처리된 탄화산화 실리콘막(111) 상부에 메탈 배선을 위한 그루브(150)를 형성한다. 그루브(150)의 저면의 일부를 이루는 콘택 영역에 콘택홀(140)을 형성하는 듀얼 다마신 방식을 취한다. 혹은, 먼저 콘택 플러그를 형성하고, 층간 절연막을 덮은 후, 콘택 플러그를 노출시키는 그루브를 형성할 수 있다. 그루브(150) 및 콘택홀(140) 형성은 포토리소그래피를 통해 미도시된 포토레지스트 패턴을 형성하는 단계와 이 포토레지스트 패턴을 식각 마스크로 캡핑막(130)과 탄화산화 실리콘막(111)을 선택적으로 식각하는 식각 단계로 통상 이루어진다. 이어서, 포토레지스트 패턴을 제거하기 위해 애싱을 사용한다. 이때, 탄화산화 실리콘막 패턴(113)은 식각되는 영역을 제외하고 캡핑막 패턴(131)으로 덮여 있으며, 수소 플라즈마 처리를 받아 애싱에 따른 산소 플라즈마의 작용을 받아도 저유전율을 유지하게 된다.
도8 및 도9를 참조하면, 그루브(150) 및 콘택홀(140)이 형성된 기판에 Ti/TiN 베리어 메탈층과 배선용 CVD 텅스텐 금속층을 차례로 적층한다. 그리고, 금속층 및 베리어 메탈층을 CMP(Chemical Mechanical Polishing)를 통해 평탄화 식각하여 캡핑막 패턴(131)이 드러나도록 한다. 따라서, 그루브(150) 및 콘택홀(140)을 채우는 금속 패턴을 제외한 베리어 메탈층과 배선용 금속층은 제거되고, 배선(180) 및 콘택 플러그(170)가 형성된다. 금속층으로 이루어지는 배선(180) 및 콘택 플러그(170)와 탄화산화 실리콘막 패턴(113) 사이에는 베리어 메탈 패턴(160)이 존재한다. 캡핑막 패턴(131)은 탄화산화 실리콘막에 대한 수소 플라즈마 처리를 통해 탄화산화 실리콘막 패턴(113)의 표면에 단단히 부착되어 있으므로 CMP 과정에서 캡핑막 패턴(131)의 박리는 억제될 수 있다. 단, 캡핑막 패턴(131) 위에 적층된 베리어 메탈층은 금속층에 대한 평탄화 식각과는 별도의 후속적 식각을 통해 제거될 수도 있으며, 이때도 캡핑막 패턴(131)이 금속층에 대한 CMP 과정에서 베리어 메탈로 덮인 채 박리되는 것을 억제할 수 있다.
(실시예3)
도10 및 도13은 SOG 방식으로 탄화산화 실리콘 층간 절연막을 형성하는 실시예의 몇 가지 중요 단계를 나타내는 단면도이다.
도10을 참조하면, 트랜지스터 구조가 형성된 기판(100)에 메칠실세스퀴옥센 (Methyl SilSesQuioxane)을 포함하는 졸(SOL) 형 물질을 도포하여 탄화산화 실리콘막(210)을 적층한다. 이때, 통상 도포방식으로 막을 형성한 뒤 용매성분을 제거하고 고형물질을 남기는 소프트 베이크와 경화된 탄화산화 실리콘막(210)을 형성하는 하드 베이크 과정을 거치게 된다.
도10 및 도11을 참조하면, 탄화산화 실리콘막(210)의 형성에 이어서 처리 가스로 수소를 공급하면서 수소 플라즈마를 발생시켜 탄화산화 실리콘막(210)이 형성된 기판(100) 표면에 작용시킨다. 초기의 탄화산화 실리콘막(210)에는 메칠기와 같은 유기기가 막의 실리콘 원자와 결합될 확률이 높으나, 수소 플라즈마 처리가 이루어진 탄화산화 실리콘막(211)에는 실리콘 원자와 수소 원자가 결합되는 확률이 높아진다. 따라서, 탄화산화 실리콘막의 유전율 상승과 기계적 손상의 문제를 감소시킬 수 있다.
도11 및 도12를 참조하면, 수소 플라즈마 처리된 탄화산화 실리콘막(211) 상부에 그루브(250)를 형성함으로써 탄화산화 실리콘막 패턴(213)이 형성된다. 좀 더 상세하게는, 먼저 탄화산화 실리콘막(211)에 미도시된 포토레지스트 패턴을 형성하고, 식각하여 배선 영역에 그루브(250)를 형성한다. 포토레지스트 패턴을 애싱으로 제거한다. 이때, 애싱을 위해 산소 플라즈마가 사용되나 탄화산화 실리콘막(211)은 이미 수소 플라즈마로 처리된 것이므로 애싱에 의한 탄화산화 실리콘막의 유전율 상승은 미미하게 된다.
도12 및 도13을 참조하면, 그루브(250)에 베리어 메탈과 구리 금속을 채워 배선을 형성한다. 이로써 다마신 공정을 완성한다. 좀 더 상세하게는, 탄화산화 실리콘막 패턴(213) 위로 베리어 메탈층과 구리 금속층을 적층하여 그루브(250)를 채운다. 그루브(250)를 벗어나 탄화산화 실리콘막 패턴(213) 위에 적층된 베리어 메탈층과 구리 금속층은 CMP를 이용하여 제거된다. 따라서, 탄화산화 실리콘막 패턴(213) 상면이 드러나고, 베리어 메탈 패턴(260)과 금속 패턴(280)으로 이루어진 배선이 형성 된다. 탄화산화 실리콘막 패턴(213)은 이미 표면이 수소 플라즈마 처리되어 기계적 삭박에 강하므로 CMP를 실시하는 과정에도 쉽게 손상되지 않는다. 따라서, 이 과정에서의 비정상적인 박리에 의한 파티클 발생을 방지하고, 반도체 장치의 공정 불량을 방지할 수 있다.
도14는 층간 절연막으로 불소(F) 성분을 포함하는 실리콘 산화막(FSG), 막 형성 후 산소 플라즈마로 애싱 처리된 탄화산화 실리콘막 (SiOC), 막 형성 후 산소플라즈마 처리 전에 수소 플라즈마 처리된 본 발명의 탄화산화 실리콘막 (SiOC)의 예 각각을 층간 절연막으로 사용하는 경우에 대한 반도체 장치의 기생 캐퍼시터 값을 비교할 수 있도록 나타낸 그래프이다. 이 그래프에 따르면, 저유전막으로 탄화산화 실리콘막을 형성하고 산소 플라즈마 애싱에 노출되는 경우 불소 함유 실리콘 산화막과 같거나 조금 낮은 정도의 비유전율 가지게 된다. 그러나, 애싱 전에 본 발명과 같이 수소 플라즈마 처리를 하는 경우, 이후 애싱에서 산소 플라즈마에 노출되는 경우에도 불소 함유 실리콘 산화막에 비해 낮은, 최초 형성시와 동등한 수준의 비유전율을 유지함을 알 수 있다. 그래프상에서 본 발명에 따를 경우, 수소 플라즈마 처리를 하지 않은 종래의 탄화산화 실리콘막에 비해 15 내지 30% 정도의 기생 정전 용량의 감소가 있다.
다음 표는 실험용 웨이퍼 전면에 탄화산화 실리콘막을 5000 옹스트롬 두께로 형성하고, 캡핑막을 적층한 뒤 두 가지 종류의 슬러리로 CMP를 실시할 경우 캡핑막 박리가 이루어지는 지의 여부를 조사한 결과이다. 이때, 조사는 탄화산화 실리콘막(BD) 위에 직접 (1) 불소 함유 실리콘 산화막(FSG), (1) TEOS 가스를 사용한 PECVD 산화막 (PETEOS) 혹은 (3) 사일렌 가스를 사용한 PECVD 산화막(PEOX)을 캡핑한 경우와, (4) 암모니아 플라즈마 처리 후 TEOS 가스를 사용한 산화막 (NH3PLASMA+TEOS)을 캡핑한 경우 및 (5) 수소 플라즈마 처리 후 TEOS 가스를 사용한 산화막 (H2PLASMA+TEOS)을 캡핑한 경우에 대해 이루어진다.
슬러리/캡핑 FSG PETEOS PEOX NH3PLASMA+TEOS H2PLASMA+TEOS
슬러리1 정상 전면박리 박리 박리 정상
슬러리2 정상 박리 박리 정상 정상
인라인 셈(ILS:In Line SEM)을 이용한 검사에 따르면, 주요 공정 결함은 마이크로 스크래치(micro scratch)이다. 결과적으로, 캡핑막을 형성하기 전에 플라즈마로 표면을 처리할 경우 캡핑막의 박리를 방지할 수 있으며, 특히 본 발명과 같이 수소 플라즈마로 표면을 처리할 경우, 박리를 보다 신뢰성 있게 방지할 수 있다.
(실시예 4)
본 실시예에서는 먼저, 탄화산화 실리콘막을 기판에 층간 절연막으로 형성한다. 이때, 형성 방법은 도포방식 혹은 PECVD 등의 CVD 방식이 가능하나 PECVD 방식이 바람직하다. 그리고, PECVD를 실시하는 분위기와 동일한 분위기로 성막을 위한 소오스 가스를 제외한 플라즈마 처리용 가스를 투입한다. 따라서, 암모니아, 수소, 질소, 산소 등의 가스로부터 플라즈마가 발생하여 웨이퍼 표면에 작용하게 된다. 탄화산화 실리콘막의 표면은 변성된다. 변성된 표면 위로 유기 폴리머 계열의 막을 형성한다. 유기 폴리머 계열의 막은 도포 방식으로 형성하며, 도포 후에 400 내지 450도씨의 큐어링 과정을 통해 막을 경화시키게 된다. 유기 폴리머 막으로는 상품명 SiLK나 상품명 FLARE 등 반도체 층간절연막의 열적, 기계적 특성을 가지며, 저유전율을 가질 수 있는 물질을 사용한다. 이때, 탄화산화 실리콘막에 대한 플라즈마 처리에 의해 유기 폴리머 막은 균일하게 탄화산화 실리콘막 위에 도포될 수 있다.
탄화산화 실리콘막과 유기 폴리머 막이 연속 적층되어 층간 절연막이 형성되면, 드러난 유기 폴리머 막에 대해 배선용 트렌치를 형성하는 식각이 실시된다. 식각은 하부 층간절연막을 이루는 탄화산화 실리콘막이 드러날 때까지 이루어진다. 다음으로, 배선용 트렌치의 일부 영역에서 트렌치 저면에 드러난 탄화산화 실리콘막을 식각하는 패터닝 작업으로 콘택 홀이 형성된다. 두 막질의 차이에 의해 트렌치 식각의 시점을 결정하는 데 공정 마아진을 높일 수 있다. 콘택 홀과 배선용 트랜치를 채우는 금속 CVD 작업이 이루어진다. 이때 금속층으로는 저항을 낮출 수 있는 구리나 채움성이 좋은 텅스텐 등을 적층하여 사용할 수 있다. 금속층은 유기 폴리머 막 상에도 적층된다. 따라서, 배선을 완성하기 위해 CMP를 통해 유기 폴리머 막 위에 적층된 금속층을 제거하고 트렌치 및 콘택 홀에만 금속층을 남기게 된다.
이상의 예와 같이 콘택이 형성될 경우, 탄화산화 실리콘막의 낮은 비유전율로 인하여 콘택 형성 밀도가 높은 경우에도 콘택 플러그 사이의 기생 캐퍼시턴스 증가를 억제할 수 있다. 또한, 층간 절연막의 두께가 얇은 경우에도 상하층 배선 사이의 기생 캐퍼시턴스를 줄일 수 있다.
본 발명에 따르면, 반도체 장치에서 탄화산화 실리콘막을 패터닝 하면서 종래의 풋팅 현상을 방지하여 탄화산화 실리콘막 위에 명확한 포토레지스트 패턴을 형성할 수 있다. 결국 탄화산화 실리콘막에 미세한 패턴을 정확하게 형성할 수 있으며, 층간 배선 사이의 혹은 콘택 플러그 사이의 기생 캐퍼시턴스를 효과적으로 억제할 수 있다.

Claims (20)

  1. 기판에 탄화산화 실리콘막을 형성하는 단계,
    상기 탄화산화 실리콘막에 대한 플라즈마 처리를 실시하는 단계,
    플라즈마 처리된 상기 탄화산화 실리콘막 위에 포토레지스트를 적층하고 패턴닝하는 단계를 구비하여 이루어지는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  2. 제 1 항에 있어서,
    상기 탄화산화 실리콘막은 CVD 방법으로 형성되며,
    상기 탄화산화 실리콘막 형성 과정에서 소오스 가스 또는 캐리어 가스로 질소 원자를 포함하는 가스가 공급됨을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 처리 단계는 상기 기판이 적치된 공정 챔버에 헬륨, 수소, 산화 질소(N20), 산소, 아르곤 가스 가운데 적어도 하나를 공급하면서 이루어지는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  4. 제 1 항에 있어서,
    상기 탄화산화 실리콘막을 형성하는 단계와 상기 플라즈마 처리 단계는 PECVD용 공정 챔버에서 인 시튜(in situ)로 이루어지는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 탄화산화 실리콘막 형성 단계 및 상기 플라즈마 처리 단계는 압력 1 내지 10 Torr, 온도 300 내지 400 ℃인 환경에서 이루어지는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  6. 제 1 항에 있어서,
    상기 탄화산화 실리콘막 형성 단계에서 탄소 및 실리콘의 소오스 가스로 사일렌(silane)에서 하나 이상의 수소기가 메칠기(CH3-)로 치환된 메칠 사일렌 계열의 가스를 사용하고, 산소의 소오스 가스로 산화 질소(N2O) 또는 산소를 사용함을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  7. 제 1 항에 있어서,
    상기 포토레지스트는 노광(light exposure)시 수소이온(H+)을 발생시키는 화학 증폭형 포토레지스트인 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  8. 제 1 항 또는 제 7 항에 있어서,
    적층된 상기 포토레지스트를 패터닝하는 단계는
    포토 마스크하에서 광원에 노출시키는 노광 단계,
    노광 후 베이크(post exposure bake) 단계,
    현상 단계를 구비하여 이루어지는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  9. 기판에 탄화산화 실리콘막(SiOC)을 적층하는 단계,
    상기 탄화산화 실리콘막에 플라즈마 처리를 하는 단계 및
    상기 탄화산화 실리콘막에 다마신 공정을 통해 배선을 형성하는 단계를 구비하여 이루어지는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  10. 제 9 항에 있어서,
    상기 플라즈마 처리 단계에서 수소 플라즈마를 사용하고,
    상기 플라즈마 처리 단계와;
    상기 배선을 형성하는 단계 사이에;
    상기 탄화산화 실리콘막 위에 캡핑용 절연막을 형성하는 단계가 더 구비되는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  11. 제 10 항에 있어서,
    상기 절연막은 사일렌 혹은 TEOS(TetraEthylOrthoSilicate) 가스를 소오스 가스로 하는 PECVD막으로 이루어지는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  12. 제 10 항에 있어서,
    상기 수소 플라즈마 처리 단계는 온도 250 내지 400도씨, 압력 1 내지 10 Torr, 수소 분위기에서 고주파 전계를 인가시키면서 이루어지는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  13. 제 10 항에 있어서,
    상기 다마신 공정을 통해 배선을 형성하는 단계는;
    상기 탄화산화 실리콘막 위로 포토레지스트 패턴을 형성하는 단계,
    상기 포토레지스트 패턴을 식각 마스크로 상기 탄화산화 실리콘막 상부에 그루브를 형성하는 단계,
    상기 그루브가 형성된 기판에 상기 포토레지스트 패턴을 산소 플라즈마를 이용한 애싱(ashing)으로 제거하는 단계,
    상기 그루브가 형성된 기판에 베리어 메탈과 배선 금속층을 차례로 적층하여 상기 그루브를 채우는 단계,
    CMP(Chemical Mechnical Polishing)를 이용하여 상기 탄화산화 실리콘 상면에 적층된 배선 금속층을 제거하는 단계를 구비하여 이루어지는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  14. 제 13 항에 있어서,
    상기 배선 금속층은 구리로 형성하는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  15. 제 10 항에 있어서,
    상기 다마신 공정은 상기 그루브를 먼저 형성하고,
    상기 그루브의 특정 영역에 콘택 홀을 형성하는 듀얼 다마신 방식으로 이루어지는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  16. 제 10 항에 있어서,
    상기 탄화산화 실리콘막은 SOG(Spin On Glass) 방식으로 형성되는 것임을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  17. 제 9 항에 있어서,
    상기 플라즈마 처리 단계와;
    상기 배선을 형성하는 단계 사이에;
    상기 탄화산화 실리콘막 위에 도포 방식을 이용하는 유기 폴리머 막을 형성하는 단계가 더 구비되어 이루어지는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  18. 제 17 항에 있어서,
    상기 기판에 탄화산화 실리콘막을 적층하는 단계는 SOG 방식 (도포 방식) 이나 PECVD 방식으로 이루어지는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  19. 제 17 항에 있어서,
    상기 유기 폴리머 막을 형성하는 단계는 도포 방식으로 기판에 막을 형성하고 400 내지 450℃의 고온에서 큐어링을 실시하여 형성하는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
  20. 제 17 항에 있어서,
    상기 다마신 공정은 상기 유기 폴리머 막에 패터닝 공정을 통해 그루브를 형성하는 단계와
    상기 그루브의 특정 영역에서 패터닝 공정을 통해 상기 탄화산화 실리콘막에 콘택 홀을 형성하는 단계를 가지는 듀얼 다마신 방식으로 이루어지는 것을 특징으로 하는 저유전율 층간 절연막을 가지는 반도체 장치 형성 방법.
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