JPH0992795A - 容量素子及びその製造方法、並びに半導体装置 - Google Patents
容量素子及びその製造方法、並びに半導体装置Info
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- JPH0992795A JPH0992795A JP7245836A JP24583695A JPH0992795A JP H0992795 A JPH0992795 A JP H0992795A JP 7245836 A JP7245836 A JP 7245836A JP 24583695 A JP24583695 A JP 24583695A JP H0992795 A JPH0992795 A JP H0992795A
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Abstract
(57)【要約】
【課題】 酸化物高誘電体膜を用いた容量素子に係り、
電極の加工精度やスループットを改善できる容量素子の
構造及び半導体装置を提供する。 【解決手段】 一対の電極１８、２２と、一対の電極１
８、２２の間に形成された誘電体膜２０とを有する容量
素子において、一対の電極２８、２２のうち少なくとも
一方が、（２００）配向した窒化チタンを含む材料によ
り形成されている。
電極の加工精度やスループットを改善できる容量素子の
構造及び半導体装置を提供する。 【解決手段】 一対の電極１８、２２と、一対の電極１
８、２２の間に形成された誘電体膜２０とを有する容量
素子において、一対の電極２８、２２のうち少なくとも
一方が、（２００）配向した窒化チタンを含む材料によ
り形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、容量素子、特に酸
化物高誘電体を用いた容量素子及びその製造方法、並び
にそれを用いた半導体装置に関する。
化物高誘電体を用いた容量素子及びその製造方法、並び
にそれを用いた半導体装置に関する。
【０００２】
【従来の技術】ＳｒＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3な
どの高誘電率を有する材料は、半導体メモリー等、エレ
クトロニクスの分野での応用が期待されている。例え
ば、通常のＤＲＡＭは１つのトランジスタと１つのキャ
パシタにより１つのセルが構成されており、集積度を上
げるためにはキャパシタの面積を縮小することが有効で
ある。キャパシタ面積を縮小するためには、従来よりキ
ャパシタ誘電体膜として用いられているシリコン酸化膜
やＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の三層構造の膜）等よりも誘電率の高い膜を用
いることが効果的である。これによって素子の微細化、
高集積化を図ることができる。
どの高誘電率を有する材料は、半導体メモリー等、エレ
クトロニクスの分野での応用が期待されている。例え
ば、通常のＤＲＡＭは１つのトランジスタと１つのキャ
パシタにより１つのセルが構成されており、集積度を上
げるためにはキャパシタの面積を縮小することが有効で
ある。キャパシタ面積を縮小するためには、従来よりキ
ャパシタ誘電体膜として用いられているシリコン酸化膜
やＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の三層構造の膜）等よりも誘電率の高い膜を用
いることが効果的である。これによって素子の微細化、
高集積化を図ることができる。
【０００３】ＳｒＴｉＯ3膜やＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜
の成膜は、通常、酸化性雰囲気中で行われる。従って、
下地に用いる電極には、酸化されにくい材料、若しくは
酸化されても導電性を維持できる材料を用いる必要性が
ある。そのため、従来の電極としては、酸化されにくい
白金（Ｐｔ）などが用いられていた。ＳｒＴｉＯ3膜や
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜上に形成する上部電極も、同
様に耐酸化性のある材料を用いる必要がある。耐酸化性
を有する材料を用いなければ、ＳｒＴｉＯ3膜やＰｂ
（Ｚｒ，Ｔｉ）Ｏ3膜中の酸素が上部電極に吸い上げら
れ、誘電体膜中を流れるリーク電流が増大するからであ
る。
の成膜は、通常、酸化性雰囲気中で行われる。従って、
下地に用いる電極には、酸化されにくい材料、若しくは
酸化されても導電性を維持できる材料を用いる必要性が
ある。そのため、従来の電極としては、酸化されにくい
白金（Ｐｔ）などが用いられていた。ＳｒＴｉＯ3膜や
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜上に形成する上部電極も、同
様に耐酸化性のある材料を用いる必要がある。耐酸化性
を有する材料を用いなければ、ＳｒＴｉＯ3膜やＰｂ
（Ｚｒ，Ｔｉ）Ｏ3膜中の酸素が上部電極に吸い上げら
れ、誘電体膜中を流れるリーク電流が増大するからであ
る。
【０００４】このようなキャパシタをシリコン基板上に
形成する場合には、Ｔｉ膜やＴｉＮ膜等よりなる拡散防
止膜を、シリコン基板と下部電極であるＰｔ膜との間に
介在させていた。シリコン基板上に直接Ｐｔ膜を成膜す
ると、誘電体膜の成膜中にシリコン基板中のシリコン原
子がＰｔ膜中を拡散してＰｔ膜表面に達し、誘電体膜と
Ｐｔ膜との界面においてシリコン酸化膜が形成されるた
め、形成するキャパシタの容量が減少するからである。
形成する場合には、Ｔｉ膜やＴｉＮ膜等よりなる拡散防
止膜を、シリコン基板と下部電極であるＰｔ膜との間に
介在させていた。シリコン基板上に直接Ｐｔ膜を成膜す
ると、誘電体膜の成膜中にシリコン基板中のシリコン原
子がＰｔ膜中を拡散してＰｔ膜表面に達し、誘電体膜と
Ｐｔ膜との界面においてシリコン酸化膜が形成されるた
め、形成するキャパシタの容量が減少するからである。
【０００５】このようにして、シリコン基板からのシリ
コン原子の拡散を抑えつつ、高誘電体薄膜を用いたキャ
パシタが形成されていた。
コン原子の拡散を抑えつつ、高誘電体薄膜を用いたキャ
パシタが形成されていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の容量素子の製造方法では、拡散防止膜を設けること
によってシリコン原子の拡散を防止することができる
が、誘電体膜の成膜中に酸素原子がＰｔ膜中を拡散して
拡散防止膜に達し、拡散防止膜が酸化されるといった問
題がった。
来の容量素子の製造方法では、拡散防止膜を設けること
によってシリコン原子の拡散を防止することができる
が、誘電体膜の成膜中に酸素原子がＰｔ膜中を拡散して
拡散防止膜に達し、拡散防止膜が酸化されるといった問
題がった。
【０００７】このようにして拡散防止膜が酸化される
と、Ｐｔ膜とシリコン基板とのコンタクトがとれなくな
るため、キャパシタ直下の素子とキャパシタとを接続で
きず、高集積化が困難になるといった問題があった。ま
た、電極としてＰｔ膜を用いた場合、Ｐｔ膜はＲＩＥ
（反応性イオンエッチング）法によりパターニングでき
ないため、イオンミリングにより加工する必要がある
が、イオンミリング法では、ＲＩＥ法ほどの加工精度や
スループットが得られないといった問題があった。
と、Ｐｔ膜とシリコン基板とのコンタクトがとれなくな
るため、キャパシタ直下の素子とキャパシタとを接続で
きず、高集積化が困難になるといった問題があった。ま
た、電極としてＰｔ膜を用いた場合、Ｐｔ膜はＲＩＥ
（反応性イオンエッチング）法によりパターニングでき
ないため、イオンミリングにより加工する必要がある
が、イオンミリング法では、ＲＩＥ法ほどの加工精度や
スループットが得られないといった問題があった。
【０００８】本発明の目的は、容量素子の特性を劣化す
ることなく、酸化性雰囲気中で誘電体膜を成膜できる容
量素子及びその製造方法、並びに半導体装置を提供する
ことにある。また、本発明の他の目的は、電極の加工精
度やスループットを改善できる容量素子の構造及び半導
体装置を提供することにある。
ることなく、酸化性雰囲気中で誘電体膜を成膜できる容
量素子及びその製造方法、並びに半導体装置を提供する
ことにある。また、本発明の他の目的は、電極の加工精
度やスループットを改善できる容量素子の構造及び半導
体装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的は、一対の電極
と、前記一対の電極の間に形成された誘電体膜とを有す
る容量素子において、前記一対の電極のうち少なくとも
一方が、（２００）配向した窒化チタンを含む材料によ
り形成されていることを特徴とする容量素子によって達
成される。
と、前記一対の電極の間に形成された誘電体膜とを有す
る容量素子において、前記一対の電極のうち少なくとも
一方が、（２００）配向した窒化チタンを含む材料によ
り形成されていることを特徴とする容量素子によって達
成される。
【００１０】これにより、酸化性雰囲気で成長する高誘
電体薄膜をキャパシタ誘電体膜として用いる場合にも、
良質な容量素子を形成することができる。また、容量素
子の電極をＴｉＮ膜により形成するので、電極のパター
ニングはＲＩＥ法により行うことができる。これによ
り、電極のパターニング時の加工精度とスループットを
大幅に改善することができる。
電体薄膜をキャパシタ誘電体膜として用いる場合にも、
良質な容量素子を形成することができる。また、容量素
子の電極をＴｉＮ膜により形成するので、電極のパター
ニングはＲＩＥ法により行うことができる。これによ
り、電極のパターニング時の加工精度とスループットを
大幅に改善することができる。
【００１１】また、下地基板上に形成され、前記下地基
板に達する接続孔が形成された絶縁膜と、前記絶縁膜上
に形成され、前記絶縁膜に形成された接続孔を介して前
記下地基板と電気的に接続された第１の電極と、前記第
１の電極上に形成された誘電体膜と、前記誘電体膜上に
形成された第２の電極と、前記下地基板と前記第１の電
極との間に形成され、前記下地基板を構成する物質が前
記第１の電極方向に拡散することを防止する第１の拡散
防止膜と、前記接続孔が形成された領域上の前記第１の
電極と前記誘電体膜との間に形成され、前記誘電体膜を
堆積する際に、酸化性雰囲気中の酸素が前記第１の電極
方向に拡散することを防止する第２の拡散防止膜とを有
することを特徴とする容量素子によっても達成される。
板に達する接続孔が形成された絶縁膜と、前記絶縁膜上
に形成され、前記絶縁膜に形成された接続孔を介して前
記下地基板と電気的に接続された第１の電極と、前記第
１の電極上に形成された誘電体膜と、前記誘電体膜上に
形成された第２の電極と、前記下地基板と前記第１の電
極との間に形成され、前記下地基板を構成する物質が前
記第１の電極方向に拡散することを防止する第１の拡散
防止膜と、前記接続孔が形成された領域上の前記第１の
電極と前記誘電体膜との間に形成され、前記誘電体膜を
堆積する際に、酸化性雰囲気中の酸素が前記第１の電極
方向に拡散することを防止する第２の拡散防止膜とを有
することを特徴とする容量素子によっても達成される。
【００１２】これにより、酸化性雰囲気において誘電体
膜を成膜する際にも、第１の拡散防止膜が酸化されるこ
とはなく、第１の電極と下地基板とのコンタクト抵抗を
低い状態で維持することができる。また、上記の容量素
子において、前記第２の拡散防止膜と前記誘電体膜との
間に、耐酸化性の導電膜を更に有することが望ましい。
膜を成膜する際にも、第１の拡散防止膜が酸化されるこ
とはなく、第１の電極と下地基板とのコンタクト抵抗を
低い状態で維持することができる。また、上記の容量素
子において、前記第２の拡散防止膜と前記誘電体膜との
間に、耐酸化性の導電膜を更に有することが望ましい。
【００１３】これにより、第２の拡散防止膜によるキャ
パシタ容量の低下なしに、第１の拡散防止膜の酸化を防
止することができる。また、上記の容量素子において、
前記第２の拡散防止膜は、シリコン酸化膜又はシリコン
窒化膜であることが望ましい。また、上記の容量素子に
おいて、前記第２の拡散防止膜は、Ｔｉ、Ｔａ、Ｗ、若
しくはＡｌの窒化物又は酸化物であることが望ましい。
パシタ容量の低下なしに、第１の拡散防止膜の酸化を防
止することができる。また、上記の容量素子において、
前記第２の拡散防止膜は、シリコン酸化膜又はシリコン
窒化膜であることが望ましい。また、上記の容量素子に
おいて、前記第２の拡散防止膜は、Ｔｉ、Ｔａ、Ｗ、若
しくはＡｌの窒化物又は酸化物であることが望ましい。
【００１４】また、上記の容量素子と、前記容量素子の
一方の電極に接続されたトランジスタとにより構成され
たメモリセルを有することを特徴とする半導体装置によ
っても達成される。これにより、容量の大きな容量素子
を小さい領域に形成できるので、記憶容量及び集積度を
向上することができる。
一方の電極に接続されたトランジスタとにより構成され
たメモリセルを有することを特徴とする半導体装置によ
っても達成される。これにより、容量の大きな容量素子
を小さい領域に形成できるので、記憶容量及び集積度を
向上することができる。
【００１５】また、下地基板上に形成され、前記下地基
板に達する接続孔が形成された絶縁膜上に、前記下地基
板を構成する物質が前記上層に形成する素子方向に拡散
することを防止する第１の拡散防止膜を形成する第１の
拡散防止膜形成工程と、前記第１の拡散防止膜上に、第
１の電極を形成する第１の電極形成工程と、前記接続孔
が形成された領域の前記第１の電極上に、膜中を酸素原
子が拡散しない第２の拡散防止膜を形成する第２の拡散
防止膜形成工程と、前記第２の拡散防止膜が形成された
前記第１の電極上に、酸化性雰囲気中において誘電体膜
を形成する誘電体膜形成工程と、前記誘電体膜上に、第
２の電極を形成する第２の電極形成工程とを有すること
を特徴とする容量素子の製造方法によっても達成され
る。
板に達する接続孔が形成された絶縁膜上に、前記下地基
板を構成する物質が前記上層に形成する素子方向に拡散
することを防止する第１の拡散防止膜を形成する第１の
拡散防止膜形成工程と、前記第１の拡散防止膜上に、第
１の電極を形成する第１の電極形成工程と、前記接続孔
が形成された領域の前記第１の電極上に、膜中を酸素原
子が拡散しない第２の拡散防止膜を形成する第２の拡散
防止膜形成工程と、前記第２の拡散防止膜が形成された
前記第１の電極上に、酸化性雰囲気中において誘電体膜
を形成する誘電体膜形成工程と、前記誘電体膜上に、第
２の電極を形成する第２の電極形成工程とを有すること
を特徴とする容量素子の製造方法によっても達成され
る。
【００１６】これにより、酸化性雰囲気において誘電体
膜を成膜する際に、第１の拡散防止膜が酸化されること
はなく、第１の電極と下地基板とのコンタクト抵抗を低
い状態で維持することができる。また、上記の容量素子
の製造方法において、前記第２の拡散防止膜形成工程の
後に、前記第２の拡散防止膜が形成された前記第１の電
極上に、耐酸化性の導電膜を形成する導電膜形成工程を
更に有することが望ましい。
膜を成膜する際に、第１の拡散防止膜が酸化されること
はなく、第１の電極と下地基板とのコンタクト抵抗を低
い状態で維持することができる。また、上記の容量素子
の製造方法において、前記第２の拡散防止膜形成工程の
後に、前記第２の拡散防止膜が形成された前記第１の電
極上に、耐酸化性の導電膜を形成する導電膜形成工程を
更に有することが望ましい。
【００１７】これにより、第２の拡散防止膜によるキャ
パシタ容量の低下なしに、第１の拡散防止膜の酸化を防
止することができる。
パシタ容量の低下なしに、第１の拡散防止膜の酸化を防
止することができる。
【００１８】
【発明の実施の形態】本発明の第１実施形態による容量
素子の製造方法を図１乃至図３を用いて説明する。図１
はシリコン基板上に堆積したＴｉＮ膜をＸ線回折法によ
り分析した結果を示す回折スペクトル、図２は本実施形
態による容量素子の製造方法を示す工程断面図、図３は
本実施形態による容量素子の製造方法により製造した容
量素子のリーク電流を示すグラフである。
素子の製造方法を図１乃至図３を用いて説明する。図１
はシリコン基板上に堆積したＴｉＮ膜をＸ線回折法によ
り分析した結果を示す回折スペクトル、図２は本実施形
態による容量素子の製造方法を示す工程断面図、図３は
本実施形態による容量素子の製造方法により製造した容
量素子のリーク電流を示すグラフである。
【００１９】始めに、ＴｉＮ膜（窒化チタン膜）の酸化
耐性を調査した結果を示す。実験に用いた試料は、シリ
コン基板上にスパッタ法により膜厚約１００ｎｍのＴｉ
Ｎ膜を堆積することにより形成した。成膜にあたって
は、基板温度を３００℃、成長真空度を１ｍＴｏｒｒと
し、ターゲットにＴｉを、スパッタガスにＡｒ（アルゴ
ン）ガスとＮ2（窒素）ガスを用いた。また、成膜時の
ガス比を変化し、以下の３種類の試料を形成した。
耐性を調査した結果を示す。実験に用いた試料は、シリ
コン基板上にスパッタ法により膜厚約１００ｎｍのＴｉ
Ｎ膜を堆積することにより形成した。成膜にあたって
は、基板温度を３００℃、成長真空度を１ｍＴｏｒｒと
し、ターゲットにＴｉを、スパッタガスにＡｒ（アルゴ
ン）ガスとＮ2（窒素）ガスを用いた。また、成膜時の
ガス比を変化し、以下の３種類の試料を形成した。
【００２０】 ［試料１］ ＡｒとＮ2とのガス比を１：１とした。 ［試料２］ ＡｒとＮ2とのガス比を１：４とした。 ［試料３］ ＡｒとＮ2とのガス比を１：１０とした。 このようにして形成したＴｉＮ膜を、Ｘ線回折法により
分析した結果を図１に示す。
分析した結果を図１に示す。
【００２１】ＡｒとＮ2とのガス比を１：１とした試料
１では、基板シリコンの回折ピークと、ＴｉＮ（１１
１）の回折ピークとが検出された。即ち、シリコン基板
上には（１１１）配向したＴｉＮ膜が形成されている
（図１（ａ））。Ｎ2のガス比増加し、ＡｒとＮ2のガス
比を１：４とした試料２では、ＴｉＮ（１１１）の回折
ピークの他に、ＴｉＮ（２００）の回折ピークが検出さ
れ、ＴｉＮ（１１１）の回折ピークは小さくなってい
る。即ち、シリコン基板上には、（１１１）配向したＴ
ｉＮ膜と、（２００）配向したＴｉＮ膜とが混在して形
成されている（図１（ｂ））。
１では、基板シリコンの回折ピークと、ＴｉＮ（１１
１）の回折ピークとが検出された。即ち、シリコン基板
上には（１１１）配向したＴｉＮ膜が形成されている
（図１（ａ））。Ｎ2のガス比増加し、ＡｒとＮ2のガス
比を１：４とした試料２では、ＴｉＮ（１１１）の回折
ピークの他に、ＴｉＮ（２００）の回折ピークが検出さ
れ、ＴｉＮ（１１１）の回折ピークは小さくなってい
る。即ち、シリコン基板上には、（１１１）配向したＴ
ｉＮ膜と、（２００）配向したＴｉＮ膜とが混在して形
成されている（図１（ｂ））。
【００２２】更にＮ2のガス比増加し、ＡｒとＮ2のガス
比を１：１０とした試料３では、ＴｉＮ（１１１）の回
折ピークは消滅し、ＴｉＮの回折ピークはＴｉＮ（２０
０）のみが検出された。即ち、シリコン基板上には、
（２００）配向したＴｉＮ膜が形成されている（図１
（ｃ））。このように、ＴｉＮ膜の配向性は、Ｎ2ガス
の比率が増加するにつれ、（１１１）配向から（２０
０）配向に変化する。
比を１：１０とした試料３では、ＴｉＮ（１１１）の回
折ピークは消滅し、ＴｉＮの回折ピークはＴｉＮ（２０
０）のみが検出された。即ち、シリコン基板上には、
（２００）配向したＴｉＮ膜が形成されている（図１
（ｃ））。このように、ＴｉＮ膜の配向性は、Ｎ2ガス
の比率が増加するにつれ、（１１１）配向から（２０
０）配向に変化する。
【００２３】次に、ＴｉＮ膜の配向性と、耐酸化性との
関係を調査するため、上記各試料を酸素雰囲気中にてア
ニールした。アニール条件は、温度を６００℃、時間３
０分、１気圧とした。表１に、アニール前後でのＴｉＮ
膜の比抵抗の変化を示す。
関係を調査するため、上記各試料を酸素雰囲気中にてア
ニールした。アニール条件は、温度を６００℃、時間３
０分、１気圧とした。表１に、アニール前後でのＴｉＮ
膜の比抵抗の変化を示す。
【００２４】
【表１】表１に示すように、成膜条件によってアニール
前の比抵抗の値は異なるが、アニールを行うことによっ
て比抵抗が増加していることが判る。特に、（１１１）
配向のＴｉＮ膜よりなる試料１では、ＴｉＮ膜が酸化さ
れ、絶縁性のＴｉＯ2が形成されたため、測定ができな
いほどに比抵抗が増加した。
前の比抵抗の値は異なるが、アニールを行うことによっ
て比抵抗が増加していることが判る。特に、（１１１）
配向のＴｉＮ膜よりなる試料１では、ＴｉＮ膜が酸化さ
れ、絶縁性のＴｉＯ2が形成されたため、測定ができな
いほどに比抵抗が増加した。
【００２５】一方、（２００）配向のＴｉＮ膜を含む試
料２、試料３では比抵抗の増加分は小さく、特に、（２
００）配向のＴｉＮ膜よりなる試料３では、その増加分
は非常に小さかった。このように、本願発明者等は、
（２００）配向したＴｉＮ膜が耐酸化性を有しており、
酸化性雰囲気に曝された場合にも比抵抗の増加を抑える
ことができることを初めて見いだした。
料２、試料３では比抵抗の増加分は小さく、特に、（２
００）配向のＴｉＮ膜よりなる試料３では、その増加分
は非常に小さかった。このように、本願発明者等は、
（２００）配向したＴｉＮ膜が耐酸化性を有しており、
酸化性雰囲気に曝された場合にも比抵抗の増加を抑える
ことができることを初めて見いだした。
【００２６】このように耐酸化性を有するＴｉＮ膜は、
ＳｒＴｉＯ3膜やＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜等の高誘電体
材料の電極として望ましいと考えられる。そこで、（２
００）配向のＴｉＮ膜を用いたキャパシタの形成を試み
た。次に、本実施形態による容量素子の製造方法を図２
を用いて説明する。まず、（１００）シリコン基板１０
上にシリコン酸化膜１２が形成された下地基板上に、膜
厚約１００ｎｍのＴｉ膜１４と、膜厚約２００ｎｍのＴ
ｉＮ膜１６とをスパッタ法により連続して成膜した。
ＳｒＴｉＯ3膜やＰｂ（Ｚｒ，Ｔｉ）Ｏ3膜等の高誘電体
材料の電極として望ましいと考えられる。そこで、（２
００）配向のＴｉＮ膜を用いたキャパシタの形成を試み
た。次に、本実施形態による容量素子の製造方法を図２
を用いて説明する。まず、（１００）シリコン基板１０
上にシリコン酸化膜１２が形成された下地基板上に、膜
厚約１００ｎｍのＴｉ膜１４と、膜厚約２００ｎｍのＴ
ｉＮ膜１６とをスパッタ法により連続して成膜した。
【００２７】Ｔｉ膜１４は、基板温度を３００℃、成長
真空度を１ｍＴｏｒｒとし、ターゲットにＴｉを、スパ
ッタガスにＡｒを用いて堆積した。ＴｉＮ膜１６は、基
板温度を３００℃、成長真空度を１ｍＴｏｒｒとし、タ
ーゲットにＴｉを、スパッタガスにＡｒとＮ2を用いて
堆積した。なお、ＡｒとＮ2とのガス比は１：１０と
し、（２００）配向のＴｉＮ膜を堆積した。ＡｒとＮ2
とのガス比を１：４としたキャパシタについても別途作
成した。
真空度を１ｍＴｏｒｒとし、ターゲットにＴｉを、スパ
ッタガスにＡｒを用いて堆積した。ＴｉＮ膜１６は、基
板温度を３００℃、成長真空度を１ｍＴｏｒｒとし、タ
ーゲットにＴｉを、スパッタガスにＡｒとＮ2を用いて
堆積した。なお、ＡｒとＮ2とのガス比は１：１０と
し、（２００）配向のＴｉＮ膜を堆積した。ＡｒとＮ2
とのガス比を１：４としたキャパシタについても別途作
成した。
【００２８】次いで、通常のリソグラフィー技術とエッ
チング技術により、ＴｉＮ膜１６とＴｉ膜１４とを同一
パターンに加工した（図２（ａ））。ＴｉＮ膜１６とＴ
ｉ膜１４は、基板温度を６０℃、圧力を２００ｍＴｏｒ
ｒ、投入電力を２００Ｗとし、エッチングガスにＣｌ2
（塩素）ガスを用いてエッチングした。このようにし
て、ＴｉＮ膜１６、Ｔｉ膜１４よりなる下部電極１８を
形成した。
チング技術により、ＴｉＮ膜１６とＴｉ膜１４とを同一
パターンに加工した（図２（ａ））。ＴｉＮ膜１６とＴ
ｉ膜１４は、基板温度を６０℃、圧力を２００ｍＴｏｒ
ｒ、投入電力を２００Ｗとし、エッチングガスにＣｌ2
（塩素）ガスを用いてエッチングした。このようにし
て、ＴｉＮ膜１６、Ｔｉ膜１４よりなる下部電極１８を
形成した。
【００２９】続いて、膜厚約１００ｎｍのＳｒＴｉＯ3
膜をスパッタ法により堆積した。ＳｒＴｉＯ3膜は、基
板温度を４５０℃、成長真空度を１０ｍＴｏｒｒとし、
ターゲットにＳｒＴｉＯ3を、スパッタガスにＯ2ガスを
１０％添加したＡｒガスを用いて堆積した。この後、通
常のリソグラフィー技術及びエッチング技術により、Ｓ
ｒＴｉＯ3膜をパターニングし、キャパシタ誘電体膜２
０を形成した。ＳｒＴｉＯ3膜は、５％に希釈した弗酸
水溶液を用いてエッチングした（図２（ｂ））。
膜をスパッタ法により堆積した。ＳｒＴｉＯ3膜は、基
板温度を４５０℃、成長真空度を１０ｍＴｏｒｒとし、
ターゲットにＳｒＴｉＯ3を、スパッタガスにＯ2ガスを
１０％添加したＡｒガスを用いて堆積した。この後、通
常のリソグラフィー技術及びエッチング技術により、Ｓ
ｒＴｉＯ3膜をパターニングし、キャパシタ誘電体膜２
０を形成した。ＳｒＴｉＯ3膜は、５％に希釈した弗酸
水溶液を用いてエッチングした（図２（ｂ））。
【００３０】次いで、膜厚約１００ｎｍのＴｉＮ膜をス
パッタ法により堆積した。ＴｉＮ膜は、基板温度を３０
０℃、成長真空度を１ｍＴｏｒｒとし、ターゲットにＴ
ｉを、スパッタガスにＡｒとＮ2を用いて堆積した。な
お、ＡｒとＮ2とのガス比は１：１０とし、（２００）
配向のＴｉＮ膜を堆積した。ＡｒとＮ2とのガス比を
１：４としたキャパシタについても別途作成した。
パッタ法により堆積した。ＴｉＮ膜は、基板温度を３０
０℃、成長真空度を１ｍＴｏｒｒとし、ターゲットにＴ
ｉを、スパッタガスにＡｒとＮ2を用いて堆積した。な
お、ＡｒとＮ2とのガス比は１：１０とし、（２００）
配向のＴｉＮ膜を堆積した。ＡｒとＮ2とのガス比を
１：４としたキャパシタについても別途作成した。
【００３１】続いて、通常のリソグラフィー技術とエッ
チング技術によりＴｉＮ膜をパターニングし、上部電極
２２を形成した（図２（ｃ））。ＴｉＮ膜２０は、基板
温度を６０℃、圧力を２００ｍＴｏｒｒ、投入電力を２
００Ｗとし、エッチングガスにＣｌ2（塩素）ガスを用
いてエッチングした。なお、キャパシタ誘電体膜２０上
にＴｉＮ膜を残して上部電極２２を形成する他に、下部
電極１８上にもＴｉＮ膜を残し、電極２４を形成してい
る。
チング技術によりＴｉＮ膜をパターニングし、上部電極
２２を形成した（図２（ｃ））。ＴｉＮ膜２０は、基板
温度を６０℃、圧力を２００ｍＴｏｒｒ、投入電力を２
００Ｗとし、エッチングガスにＣｌ2（塩素）ガスを用
いてエッチングした。なお、キャパシタ誘電体膜２０上
にＴｉＮ膜を残して上部電極２２を形成する他に、下部
電極１８上にもＴｉＮ膜を残し、電極２４を形成してい
る。
【００３２】この後、膜厚約２５０ｎｍのシリコン酸化
膜を堆積し、層間絶縁膜２６を形成した。シリコン酸化
膜は、基板温度を３２０℃、投入電力を２０Ｗ、成長レ
ートを１２５ｎｍ／ｍｉｎ、圧力を１Ｔｏｒｒとし、原
料ガスにＳｉＨ4、Ｎ2Ｏ、Ｎ 2の混合ガスを用いて堆積
した。次いで、層間絶縁膜２６をパターニングし、上部
電極２２及び下部電極１８より配線を引き出すコンタク
トホールを開口した。
膜を堆積し、層間絶縁膜２６を形成した。シリコン酸化
膜は、基板温度を３２０℃、投入電力を２０Ｗ、成長レ
ートを１２５ｎｍ／ｍｉｎ、圧力を１Ｔｏｒｒとし、原
料ガスにＳｉＨ4、Ｎ2Ｏ、Ｎ 2の混合ガスを用いて堆積
した。次いで、層間絶縁膜２６をパターニングし、上部
電極２２及び下部電極１８より配線を引き出すコンタク
トホールを開口した。
【００３３】層間絶縁膜２６は、基板温度を４０℃、投
入電力を２００Ｗ、圧力を２００ｍＴｏｒｒ、エッチン
グレートを７０ｎｍ／ｍｉｎとし、エッチングガスにＣ
Ｆ4：ＣＨＦ3＝１：１の混合ガスを用いてエッチングし
た。続いて、上部電極２２及び下部電極１８に接続され
た配線２８を形成するために、膜厚約６００ｎｍのＡｌ
をスパッタ法により堆積し、通常のリソグラフィー技術
及びエッチング技術によりパターニングした（図２
（ｄ））。
入電力を２００Ｗ、圧力を２００ｍＴｏｒｒ、エッチン
グレートを７０ｎｍ／ｍｉｎとし、エッチングガスにＣ
Ｆ4：ＣＨＦ3＝１：１の混合ガスを用いてエッチングし
た。続いて、上部電極２２及び下部電極１８に接続され
た配線２８を形成するために、膜厚約６００ｎｍのＡｌ
をスパッタ法により堆積し、通常のリソグラフィー技術
及びエッチング技術によりパターニングした（図２
（ｄ））。
【００３４】Ａｌは、基板温度を室温、投入電力を７ｋ
Ｗ、圧力を１ｍＴｏｒｒ、成長レートを６００ｎｍ／ｍ
ｉｎとし、スパッタガスにＡｒを用いて成膜し、基板温
度を４０℃、投入電力を２００Ｗ，圧力を２００ｍＴｏ
ｒｒ、エッチングレートを５００ｎｍ／ｍｉｎとし、エ
ッチングガスにＣｌ2を用いてエッチングした。このよ
うにして、ＳｒＴｉＯ3膜を誘電体膜とするキャパシタ
を形成した。
Ｗ、圧力を１ｍＴｏｒｒ、成長レートを６００ｎｍ／ｍ
ｉｎとし、スパッタガスにＡｒを用いて成膜し、基板温
度を４０℃、投入電力を２００Ｗ，圧力を２００ｍＴｏ
ｒｒ、エッチングレートを５００ｎｍ／ｍｉｎとし、エ
ッチングガスにＣｌ2を用いてエッチングした。このよ
うにして、ＳｒＴｉＯ3膜を誘電体膜とするキャパシタ
を形成した。
【００３５】上記の製造方法により、面積が１００×１
００μｍ2のキャパシタを形成し、上部電極２２と下部
電極１８との間に流れるリーク電流を測定した結果を図
３に示す。○及び●が、ＡｒとＮ2とのガス比を１：１
０とした場合の結果、△及び▲が、ＡｒとＮ2とのガス
比を１：４とした場合の結果である。
００μｍ2のキャパシタを形成し、上部電極２２と下部
電極１８との間に流れるリーク電流を測定した結果を図
３に示す。○及び●が、ＡｒとＮ2とのガス比を１：１
０とした場合の結果、△及び▲が、ＡｒとＮ2とのガス
比を１：４とした場合の結果である。
【００３６】図示するように、Ｎ2のガス比を増加する
ことによりリーク電流は減少していることが判る。特
に、ＡｒとＮ2とのガス比を１：１０とした場合には、
１０Ｖ印加した際のリーク電流を約１×１０-6Ａ・ｃｍ
-2まで減少でき、良質なキャパシタを形成できることが
判った。このようにリーク電流が減少するのは、ＴｉＮ
膜の耐酸化性が向上するため、ＳｒＴｉＯ3膜中の酸素
が上部電極２２、下部電極１８のＴｉＮ膜によって吸い
上げられず、リーク電流を低いまま維持できるためと考
えられる。
ことによりリーク電流は減少していることが判る。特
に、ＡｒとＮ2とのガス比を１：１０とした場合には、
１０Ｖ印加した際のリーク電流を約１×１０-6Ａ・ｃｍ
-2まで減少でき、良質なキャパシタを形成できることが
判った。このようにリーク電流が減少するのは、ＴｉＮ
膜の耐酸化性が向上するため、ＳｒＴｉＯ3膜中の酸素
が上部電極２２、下部電極１８のＴｉＮ膜によって吸い
上げられず、リーク電流を低いまま維持できるためと考
えられる。
【００３７】また、上記のキャパシタにおいて、比誘電
率は約２００程度と十分高い値を得ることができた。こ
のように、本実施形態によれば、耐酸化性の高い（２０
０）配向のＴｉＮ膜によりキャパシタの電極を形成した
ので、酸化性雰囲気で成長する高誘電体薄膜をキャパシ
タ誘電体膜として用いる場合にも、良質なキャパシタを
形成することができる。
率は約２００程度と十分高い値を得ることができた。こ
のように、本実施形態によれば、耐酸化性の高い（２０
０）配向のＴｉＮ膜によりキャパシタの電極を形成した
ので、酸化性雰囲気で成長する高誘電体薄膜をキャパシ
タ誘電体膜として用いる場合にも、良質なキャパシタを
形成することができる。
【００３８】また、キャパシタの電極をＴｉＮ膜により
形成したので、電極のパターニングはＲＩＥ法により行
うことができる。これにより、電極のパターニング時の
加工精度とスループットを大幅に改善することができ
る。なお、本実施形態は、キャパシタ電極に（２００）
配向のＴｉＮを含むことを特徴とするものであり、上述
のキャパシタ構造、プロセス条件はその一例を示したに
すぎない。キャパシタ構造等を他の構造に変更したとし
ても、本発明の効果にはなんら影響を及ぼすものではな
い。
形成したので、電極のパターニングはＲＩＥ法により行
うことができる。これにより、電極のパターニング時の
加工精度とスループットを大幅に改善することができ
る。なお、本実施形態は、キャパシタ電極に（２００）
配向のＴｉＮを含むことを特徴とするものであり、上述
のキャパシタ構造、プロセス条件はその一例を示したに
すぎない。キャパシタ構造等を他の構造に変更したとし
ても、本発明の効果にはなんら影響を及ぼすものではな
い。
【００３９】次に、本発明の第２実施形態による容量素
子及びその製造方法について図４及び図５を用いて説明
する。図４は本実施形態による容量素子の構造を示す概
略断面図、図５は本実施形態による容量素子の製造方法
を示す概略断面図である。本実施形態による容量素子
は、高誘電体薄膜を成膜する際に、半導体基板と下部電
極とを密着させる密着層が酸化されないように、密着層
と半導体基板とを接続する接続孔が形成された領域の下
部電極上に、酸素の拡散を防止する拡散防止膜を設けた
ことに特徴がある。
子及びその製造方法について図４及び図５を用いて説明
する。図４は本実施形態による容量素子の構造を示す概
略断面図、図５は本実施形態による容量素子の製造方法
を示す概略断面図である。本実施形態による容量素子
は、高誘電体薄膜を成膜する際に、半導体基板と下部電
極とを密着させる密着層が酸化されないように、密着層
と半導体基板とを接続する接続孔が形成された領域の下
部電極上に、酸素の拡散を防止する拡散防止膜を設けた
ことに特徴がある。
【００４０】即ち、シリコン基板３０上には、素子分離
膜３２によって画定された接続孔３４が形成されてい
る。素子分離膜３２上には、接続孔３４においてシリコ
ン基板３０に接続された密着層３６が形成されている。
密着層３６上には、Ｐｔよりなる下部電極３８が形成さ
れている。下部電極３８上の、接続孔３４が開口された
領域には拡散防止膜４０が形成されている。拡散防止膜
４０が形成された下部電極３８上には、ＳｒＴｉＯ3膜
よりなるキャパシタ誘電体膜４２が形成されている。キ
ャパシタ誘電体膜４２上には、Ｐｔ膜よりなる上部電極
４４が形成されている。
膜３２によって画定された接続孔３４が形成されてい
る。素子分離膜３２上には、接続孔３４においてシリコ
ン基板３０に接続された密着層３６が形成されている。
密着層３６上には、Ｐｔよりなる下部電極３８が形成さ
れている。下部電極３８上の、接続孔３４が開口された
領域には拡散防止膜４０が形成されている。拡散防止膜
４０が形成された下部電極３８上には、ＳｒＴｉＯ3膜
よりなるキャパシタ誘電体膜４２が形成されている。キ
ャパシタ誘電体膜４２上には、Ｐｔ膜よりなる上部電極
４４が形成されている。
【００４１】次に、本実施形態による容量素子の製造方
法を図５を用いて説明する。まず、シリコン基板３０上
に素子分離膜３２を形成し、素子分離膜３２により画定
された接続孔３４を形成する。次いで、Ｔｉよりなる密
着層３６と、Ｐｔよりなる下部電極３８とを堆積する。
下部電極３８とシリコン基板３０とは、密着層３６を介
して接続孔３４において接続される。密着層３６は、下
部電極３８とシリコン基板３０との密着性を向上すると
ともに、シリコン基板中のシリコン原子が下部電極３８
方向に拡散すること防止する、拡散防止膜としても機能
する。
法を図５を用いて説明する。まず、シリコン基板３０上
に素子分離膜３２を形成し、素子分離膜３２により画定
された接続孔３４を形成する。次いで、Ｔｉよりなる密
着層３６と、Ｐｔよりなる下部電極３８とを堆積する。
下部電極３８とシリコン基板３０とは、密着層３６を介
して接続孔３４において接続される。密着層３６は、下
部電極３８とシリコン基板３０との密着性を向上すると
ともに、シリコン基板中のシリコン原子が下部電極３８
方向に拡散すること防止する、拡散防止膜としても機能
する。
【００４２】続いて、下部電極３８上にシリコン酸化膜
を堆積後、接続孔３４が開口された領域の下部電極３８
上にシリコン酸化膜が残留するようにパターニングし、
拡散防止膜４０を形成する（図５（ａ））。この後、拡
散防止膜４０がパターニングされた下部電極３８上に、
ＳｒＴｉＯ 3膜よりなるキャパシタ誘電体膜４２を形成
する。
を堆積後、接続孔３４が開口された領域の下部電極３８
上にシリコン酸化膜が残留するようにパターニングし、
拡散防止膜４０を形成する（図５（ａ））。この後、拡
散防止膜４０がパターニングされた下部電極３８上に、
ＳｒＴｉＯ 3膜よりなるキャパシタ誘電体膜４２を形成
する。
【００４３】ＳｒＴｉＯ3膜の堆積は、通常、酸化性雰
囲気中にて行われる。このため、雰囲気中の酸素がＰｔ
膜を拡散してＴｉと反応し、密着層３６は高抵抗化され
る。しかしながら、接続孔３４上の下部電極３８の領域
には拡散防止膜４０が形成されているため、雰囲気中の
酸素は接続孔３４が形成された領域の密着層３６には達
しないので、シリコン基板３０と下部電極３８との間の
コンタクト抵抗は低いままで維持される。
囲気中にて行われる。このため、雰囲気中の酸素がＰｔ
膜を拡散してＴｉと反応し、密着層３６は高抵抗化され
る。しかしながら、接続孔３４上の下部電極３８の領域
には拡散防止膜４０が形成されているため、雰囲気中の
酸素は接続孔３４が形成された領域の密着層３６には達
しないので、シリコン基板３０と下部電極３８との間の
コンタクト抵抗は低いままで維持される。
【００４４】次いで、キャパシタ誘電体膜４２上にＰｔ
よりなる上部電極４４を形成する（図５（ｂ）） 続いて、上部電極４４、キャパシタ誘電体膜４２、下部
電極３８、密着層３６を同一のパターンに加工し、キャ
パシタを形成する（図５（ｃ））。このように、本実施
形態によれば、接続孔３４が形成された領域の下部電極
３８上に拡散防止膜４０を形成するので、酸化性雰囲気
においてキャパシタ誘電体膜４２を成膜する際にも、下
部電極３８とシリコン基板３０とのコンタクト抵抗を低
い状態で維持することができる。
よりなる上部電極４４を形成する（図５（ｂ）） 続いて、上部電極４４、キャパシタ誘電体膜４２、下部
電極３８、密着層３６を同一のパターンに加工し、キャ
パシタを形成する（図５（ｃ））。このように、本実施
形態によれば、接続孔３４が形成された領域の下部電極
３８上に拡散防止膜４０を形成するので、酸化性雰囲気
においてキャパシタ誘電体膜４２を成膜する際にも、下
部電極３８とシリコン基板３０とのコンタクト抵抗を低
い状態で維持することができる。
【００４５】次に、本発明の第３実施形態による容量素
子及びその製造方法について図６及び図７を用いて説明
する。図６は本実施形態による容量素子の構造を示す概
略断面図、図７は本実施形態による容量素子の製造方法
を示す概略断面図である。本実施形態による容量素子
は、第２実施形態による容量素子において、下部電極の
内部に拡散防止膜が形成されていることに特徴がある。
子及びその製造方法について図６及び図７を用いて説明
する。図６は本実施形態による容量素子の構造を示す概
略断面図、図７は本実施形態による容量素子の製造方法
を示す概略断面図である。本実施形態による容量素子
は、第２実施形態による容量素子において、下部電極の
内部に拡散防止膜が形成されていることに特徴がある。
【００４６】即ち、シリコン基板３０上には、素子分離
膜３２によって画定された接続孔３４が形成されてい
る。素子分離膜３２上には、接続孔３４においてシリコ
ン基板３０に接続された密着層３６が形成されている。
密着層３６上には、Ｐｔよりなる下部電極３８ａが形成
されている。下部電極３８ａ上の、接続孔３４が開口さ
れた領域には拡散防止膜４０が形成されている。拡散防
止膜４０が形成された下部電極３８ａ上には、Ｐｔより
なる下部電極３８ｂが形成されており、下部電極３８
ａ、３８ｂによって拡散防止膜４０が囲われている。下
部電極３８ｂ上には、ＳｒＴｉＯ3膜よりなるキャパシ
タ誘電体膜４２が形成されている。キャパシタ誘電体膜
４２上には、Ｐｔ膜よりなる上部電極４４が形成されて
いる。
膜３２によって画定された接続孔３４が形成されてい
る。素子分離膜３２上には、接続孔３４においてシリコ
ン基板３０に接続された密着層３６が形成されている。
密着層３６上には、Ｐｔよりなる下部電極３８ａが形成
されている。下部電極３８ａ上の、接続孔３４が開口さ
れた領域には拡散防止膜４０が形成されている。拡散防
止膜４０が形成された下部電極３８ａ上には、Ｐｔより
なる下部電極３８ｂが形成されており、下部電極３８
ａ、３８ｂによって拡散防止膜４０が囲われている。下
部電極３８ｂ上には、ＳｒＴｉＯ3膜よりなるキャパシ
タ誘電体膜４２が形成されている。キャパシタ誘電体膜
４２上には、Ｐｔ膜よりなる上部電極４４が形成されて
いる。
【００４７】次に、本実施形態による容量素子の製造方
法を図７を用いて説明する。まず、シリコン基板３０上
に素子分離膜３２を形成し、素子分離膜３２により画定
された接続孔３４を形成する。次いで、Ｔｉよりなる密
着層３６と、Ｐｔよりなる下部電極３８ａを堆積する。
下部電極３８ａとシリコン基板３０とは、密着層３６を
介して接続孔３４において接続される。
法を図７を用いて説明する。まず、シリコン基板３０上
に素子分離膜３２を形成し、素子分離膜３２により画定
された接続孔３４を形成する。次いで、Ｔｉよりなる密
着層３６と、Ｐｔよりなる下部電極３８ａを堆積する。
下部電極３８ａとシリコン基板３０とは、密着層３６を
介して接続孔３４において接続される。
【００４８】続いて、下部電極３８ａ上にシリコン酸化
膜を堆積後、接続孔３４が開口された領域の下部電極３
８ａ上にシリコン酸化膜が残留するようにパターニング
し、拡散防止膜４０を形成する（図７（ａ））。この
後、拡散防止膜４０が形成された下部電極３８ａ上に、
Ｐｔよりなる下部電極３８ｂを堆積する。これにより、
拡散防止膜４０はＰｔにより完全に囲われる。
膜を堆積後、接続孔３４が開口された領域の下部電極３
８ａ上にシリコン酸化膜が残留するようにパターニング
し、拡散防止膜４０を形成する（図７（ａ））。この
後、拡散防止膜４０が形成された下部電極３８ａ上に、
Ｐｔよりなる下部電極３８ｂを堆積する。これにより、
拡散防止膜４０はＰｔにより完全に囲われる。
【００４９】次いで、下部電極３８ｂ上に、ＳｒＴｉＯ
3膜よりなるキャパシタ誘電体膜４２を形成する。Ｓｒ
ＴｉＯ3膜の堆積は、通常、酸化性雰囲気中にて行われ
る。このため、雰囲気中の酸素が下部電極３８ａ、３８
ｂを拡散してＴｉと反応し、密着層３６は高抵抗化され
る。しかしながら、接続孔３４上の下部電極３８ａの領
域には拡散防止膜４０が形成されているため、雰囲気中
の酸素は接続孔３４が形成された領域の密着層３６には
達しないので、シリコン基板３０と下部電極３８との間
のコンタクト抵抗は低いままで維持される。
3膜よりなるキャパシタ誘電体膜４２を形成する。Ｓｒ
ＴｉＯ3膜の堆積は、通常、酸化性雰囲気中にて行われ
る。このため、雰囲気中の酸素が下部電極３８ａ、３８
ｂを拡散してＴｉと反応し、密着層３６は高抵抗化され
る。しかしながら、接続孔３４上の下部電極３８ａの領
域には拡散防止膜４０が形成されているため、雰囲気中
の酸素は接続孔３４が形成された領域の密着層３６には
達しないので、シリコン基板３０と下部電極３８との間
のコンタクト抵抗は低いままで維持される。
【００５０】続いて、キャパシタ誘電体膜４２上にＰｔ
よりなる上部電極４４を形成する（図７（ｂ））。この
後、上部電極４４、キャパシタ誘電体膜４２、下部電極
３８、密着層３６を同一のパターンに加工し、キャパシ
タを形成する（図７（ｃ））。このように、本実施形態
によれば、接続孔３４が形成された領域の下部電極３８
上に拡散防止膜４０を形成するので、酸化性雰囲気にお
いてキャパシタ誘電体膜４２を成膜する際にも、下部電
極３８とシリコン基板３０とのコンタクト抵抗を低い状
態で維持することができる。
よりなる上部電極４４を形成する（図７（ｂ））。この
後、上部電極４４、キャパシタ誘電体膜４２、下部電極
３８、密着層３６を同一のパターンに加工し、キャパシ
タを形成する（図７（ｃ））。このように、本実施形態
によれば、接続孔３４が形成された領域の下部電極３８
上に拡散防止膜４０を形成するので、酸化性雰囲気にお
いてキャパシタ誘電体膜４２を成膜する際にも、下部電
極３８とシリコン基板３０とのコンタクト抵抗を低い状
態で維持することができる。
【００５１】また、拡散防止膜４０は、下部電極３８
ａ、３８ｂとの間に形成されているので、第２実施形態
のようにキャパシタ誘電体膜の一部としては作用しな
い。このため、本実施形態による容量素子では、キャパ
シタ容量を減少せずに上記の効果を得ることができる。
なお、上記第２及び第３実施形態では、拡散防止膜４０
としてシリコン酸化膜を用いたが、酸素の拡散を防止で
きる物質であればよいので、これに限定されるものでは
ない。例えば、シリコン窒化膜、又はＴｉ、Ｔａ（タン
タル）、Ｗ（タングステン）、若しくはＡｌ、又はこれ
ら金属の窒化物若しくは酸化物等を用いることができ
る。
ａ、３８ｂとの間に形成されているので、第２実施形態
のようにキャパシタ誘電体膜の一部としては作用しな
い。このため、本実施形態による容量素子では、キャパ
シタ容量を減少せずに上記の効果を得ることができる。
なお、上記第２及び第３実施形態では、拡散防止膜４０
としてシリコン酸化膜を用いたが、酸素の拡散を防止で
きる物質であればよいので、これに限定されるものでは
ない。例えば、シリコン窒化膜、又はＴｉ、Ｔａ（タン
タル）、Ｗ（タングステン）、若しくはＡｌ、又はこれ
ら金属の窒化物若しくは酸化物等を用いることができ
る。
【００５２】また、拡散防止膜４０としてＴｉＮ膜を用
いる場合には、第１実施形態において示した（２００）
配向のＴｉＮ膜を用いれば更に効果的である。耐酸化性
に優れており、キャパシタ容量を減少することなく、下
部電極３８とシリコン基板３０との間のコンタクト抵抗
を低い状態で維持することができる。また、上記実施形
態では密着層３６としてＴｉ膜を用いたが、シリコン基
板３０よりシリコン原子が拡散してＰｔ膜と反応するこ
とを防止できればよいので、これに限定されるものでは
ない。例えば、Ｔａ、Ｗ等の金属、又はこれらの窒化
物、又はこれらのシリサイド（硅化物）を用いてもよ
い。また、例えば、ＴｉＮ／Ｔｉ等の積層膜であっても
よい。
いる場合には、第１実施形態において示した（２００）
配向のＴｉＮ膜を用いれば更に効果的である。耐酸化性
に優れており、キャパシタ容量を減少することなく、下
部電極３８とシリコン基板３０との間のコンタクト抵抗
を低い状態で維持することができる。また、上記実施形
態では密着層３６としてＴｉ膜を用いたが、シリコン基
板３０よりシリコン原子が拡散してＰｔ膜と反応するこ
とを防止できればよいので、これに限定されるものでは
ない。例えば、Ｔａ、Ｗ等の金属、又はこれらの窒化
物、又はこれらのシリサイド（硅化物）を用いてもよ
い。また、例えば、ＴｉＮ／Ｔｉ等の積層膜であっても
よい。
【００５３】また、上部電極又は下部電極に用いたＰｔ
膜は、耐酸化性のある他の物質を用いて構成してもよ
い。例えば、Ｐｄ（パラジウム）、又はＲｕ（ルテニウ
ム）若しくはＩｒ（イリジウム）等の導電性酸化物を用
いることができる。次に、本発明の第４実施形態による
半導体装置及びその製造方法について図８及び図９を用
いて説明する。
膜は、耐酸化性のある他の物質を用いて構成してもよ
い。例えば、Ｐｄ（パラジウム）、又はＲｕ（ルテニウ
ム）若しくはＩｒ（イリジウム）等の導電性酸化物を用
いることができる。次に、本発明の第４実施形態による
半導体装置及びその製造方法について図８及び図９を用
いて説明する。
【００５４】図８は本実施形態による半導体装置の構造
を示す概略断面図、図９は本実施形態による半導体装置
の製造方法を示す工程断面図である。本実施形態では、
第３実施形態による容量素子をＤＲＡＭのキャパシタに
適用する例を説明する。本実施形態による半導体装置で
は、図８に示すように、１トランジスタ、１キャパシタ
よりなるＤＲＡＭを、第３実施形態による容量素子を用
いて構成している。
を示す概略断面図、図９は本実施形態による半導体装置
の製造方法を示す工程断面図である。本実施形態では、
第３実施形態による容量素子をＤＲＡＭのキャパシタに
適用する例を説明する。本実施形態による半導体装置で
は、図８に示すように、１トランジスタ、１キャパシタ
よりなるＤＲＡＭを、第３実施形態による容量素子を用
いて構成している。
【００５５】即ち、メモリセルトランジスタ５４より引
き出されたプラグ６２には、シリコン酸化膜６８よりな
る拡散防止膜がその間に挟まれ、Ｐｔ膜６６、７０との
積層膜よりなるキャパシタ蓄積電極７２が形成され、キ
ャパシタ蓄積電極７２上には、キャパシタ誘電体膜７４
と、キャパシタ対向電極７６とが形成されている。次
に、本実施形態による半導体装置の製造方法を図９を用
いて説明する。
き出されたプラグ６２には、シリコン酸化膜６８よりな
る拡散防止膜がその間に挟まれ、Ｐｔ膜６６、７０との
積層膜よりなるキャパシタ蓄積電極７２が形成され、キ
ャパシタ蓄積電極７２上には、キャパシタ誘電体膜７４
と、キャパシタ対向電極７６とが形成されている。次
に、本実施形態による半導体装置の製造方法を図９を用
いて説明する。
【００５６】まず、通常のＤＲＡＭの製造プロセスによ
り、メモリセルトランジスタ５４と、ビット線５６とを
シリコン基板５０上に形成する。次いで、メモリセルト
ランジスタ５４及びビット線５６上に層間絶縁膜５８を
堆積し、その表面を平坦化する。続いて、メモリセルト
ランジスタ５４と、上層に形成するキャパシタの蓄積電
極とを接続するコンタクトホールを開口する。この後、
多結晶シリコン膜を堆積してエッチバックし、多結晶シ
リコンよりなるプラグ６２をコンタクトホール内に埋め
込む。
り、メモリセルトランジスタ５４と、ビット線５６とを
シリコン基板５０上に形成する。次いで、メモリセルト
ランジスタ５４及びビット線５６上に層間絶縁膜５８を
堆積し、その表面を平坦化する。続いて、メモリセルト
ランジスタ５４と、上層に形成するキャパシタの蓄積電
極とを接続するコンタクトホールを開口する。この後、
多結晶シリコン膜を堆積してエッチバックし、多結晶シ
リコンよりなるプラグ６２をコンタクトホール内に埋め
込む。
【００５７】次いで、Ｔｉ膜６４とＰｔ膜６６とを連続
して成膜する。Ｔｉ膜６４は、プラグ６２中のシリコン
原子がＰｔ膜６６中を拡散することを防止する拡散防止
膜として機能する。続いて、シリコン酸化膜を堆積して
パターニングし、立体型の蓄積電極部を形成する。この
ようにパターニングされたシリコン酸化膜６８は、上層
に誘電体膜を酸化性雰囲気中にて堆積する際に、酸素原
子の拡散を抑止する拡散防止膜として機能する。
して成膜する。Ｔｉ膜６４は、プラグ６２中のシリコン
原子がＰｔ膜６６中を拡散することを防止する拡散防止
膜として機能する。続いて、シリコン酸化膜を堆積して
パターニングし、立体型の蓄積電極部を形成する。この
ようにパターニングされたシリコン酸化膜６８は、上層
に誘電体膜を酸化性雰囲気中にて堆積する際に、酸素原
子の拡散を抑止する拡散防止膜として機能する。
【００５８】この後、Ｐｔ膜６６及びシリコン酸化膜６
８上にＰｔ膜７０を堆積し（図９（ａ））、Ｐｔ膜７
０、６６、Ｔｉ膜６４を同一パターンに加工する。こう
して、シリコン酸化膜６８がその間に挟まれた、Ｐｔ膜
６６、７０との積層膜よりなるキャパシタ蓄積電極７２
を形成する（図９（ｂ））。次いで、キャパシタ蓄積電
極７２上に、ＳｒＴｉＯ3膜よりなるキャパシタ誘電体
膜７４を形成する。
８上にＰｔ膜７０を堆積し（図９（ａ））、Ｐｔ膜７
０、６６、Ｔｉ膜６４を同一パターンに加工する。こう
して、シリコン酸化膜６８がその間に挟まれた、Ｐｔ膜
６６、７０との積層膜よりなるキャパシタ蓄積電極７２
を形成する（図９（ｂ））。次いで、キャパシタ蓄積電
極７２上に、ＳｒＴｉＯ3膜よりなるキャパシタ誘電体
膜７４を形成する。
【００５９】ＳｒＴｉＯ3膜の堆積は、通常、酸化性雰
囲気中にて行われる。このため、雰囲気中の酸素がＰｔ
膜６６、７０中を拡散してＴｉ膜６４と反応し、Ｔｉ膜
６４は高抵抗化される。しかしながら、プラグ６２上の
キャパシタ蓄積電極７２中にはシリコン酸化膜６８より
なる拡散防止膜が形成されているため、雰囲気中の酸素
はプラグ６２が形成された領域のＴｉ膜６４には達しな
いので、プラグ６２とキャパシタ蓄積電極７２との間の
コンタクト抵抗は低いままで維持される。
囲気中にて行われる。このため、雰囲気中の酸素がＰｔ
膜６６、７０中を拡散してＴｉ膜６４と反応し、Ｔｉ膜
６４は高抵抗化される。しかしながら、プラグ６２上の
キャパシタ蓄積電極７２中にはシリコン酸化膜６８より
なる拡散防止膜が形成されているため、雰囲気中の酸素
はプラグ６２が形成された領域のＴｉ膜６４には達しな
いので、プラグ６２とキャパシタ蓄積電極７２との間の
コンタクト抵抗は低いままで維持される。
【００６０】続いて、キャパシタ誘電体膜７４上にＰｔ
膜よりなるキャパシタ対向電極７６を形成し、メモリセ
ルトランジスタ５４に接続されたキャパシタを形成する
（図９（ｃ））。こうして、１キャパシタ、１トランジ
スタよりなるＤＲＡＭを形成する。このように、本実施
形態によれば、キャパシタ容量の低下を招くことなくキ
ャパシタ蓄積電極とメモリセルトランジスタとの電気的
接続を確保することができるので、酸化物高誘電体を用
いたキャパシタを、高集積化されたＤＲＡＭのキャパシ
タとして用いることができる。
膜よりなるキャパシタ対向電極７６を形成し、メモリセ
ルトランジスタ５４に接続されたキャパシタを形成する
（図９（ｃ））。こうして、１キャパシタ、１トランジ
スタよりなるＤＲＡＭを形成する。このように、本実施
形態によれば、キャパシタ容量の低下を招くことなくキ
ャパシタ蓄積電極とメモリセルトランジスタとの電気的
接続を確保することができるので、酸化物高誘電体を用
いたキャパシタを、高集積化されたＤＲＡＭのキャパシ
タとして用いることができる。
【００６１】なお、上記実施形態では、層間絶縁膜５８
を平坦化した後にプラグ６２を形成し、プラグ６２に接
続されたキャパシタを形成したが、Ｔｉ膜６４を直接メ
モリセルトランジスタ５４に接続してもよい。例えば、
メモリセルトランジスタの拡散層上にコンタクトホール
を開口した後、メモリセルトランジスタに直接接続され
たキャパシタ蓄積電極７２を形成し（図１０（ａ）乃至
（ｂ））、その上層にキャパシタ誘電体膜７４、キャパ
シタ対向電極７６を形成することもできる（図１０
（ｃ））。
を平坦化した後にプラグ６２を形成し、プラグ６２に接
続されたキャパシタを形成したが、Ｔｉ膜６４を直接メ
モリセルトランジスタ５４に接続してもよい。例えば、
メモリセルトランジスタの拡散層上にコンタクトホール
を開口した後、メモリセルトランジスタに直接接続され
たキャパシタ蓄積電極７２を形成し（図１０（ａ）乃至
（ｂ））、その上層にキャパシタ誘電体膜７４、キャパ
シタ対向電極７６を形成することもできる（図１０
（ｃ））。
【００６２】こうした場合にも、Ｔｉ膜６４は、シリコ
ン基板５０中のシリコン原子がＰｔ膜６６方向に拡散す
ることを防止する拡散防止膜として機能するので、これ
による容量低下を防止することができる。また、上記実
施形態では、第３実施形態による容量素子を用いて半導
体装置を形成したが、第１又は第２実施形態による容量
素子を用いて半導体装置を構成してもよい。
ン基板５０中のシリコン原子がＰｔ膜６６方向に拡散す
ることを防止する拡散防止膜として機能するので、これ
による容量低下を防止することができる。また、上記実
施形態では、第３実施形態による容量素子を用いて半導
体装置を形成したが、第１又は第２実施形態による容量
素子を用いて半導体装置を構成してもよい。
【００６３】また、ＤＲＡＭに使用するキャパシタの構
造も、上記の構造には限られない。例えばフィン構造な
ど、種々の形状のキャパシタに適用することができる。
造も、上記の構造には限られない。例えばフィン構造な
ど、種々の形状のキャパシタに適用することができる。
【００６４】
【発明の効果】以上の通り、本発明によれば、一対の電
極と、一対の電極の間に形成された誘電体膜とを有する
容量素子において、一対の電極のうち少なくとも一方
を、（２００）配向した窒化チタンを含む材料により形
成するので、酸化性雰囲気で成長する高誘電体薄膜をキ
ャパシタ誘電体膜として用いる場合にも、良質な容量素
子を形成することができる。
極と、一対の電極の間に形成された誘電体膜とを有する
容量素子において、一対の電極のうち少なくとも一方
を、（２００）配向した窒化チタンを含む材料により形
成するので、酸化性雰囲気で成長する高誘電体薄膜をキ
ャパシタ誘電体膜として用いる場合にも、良質な容量素
子を形成することができる。
【００６５】また、容量素子の電極をＴｉＮ膜により形
成するので、電極のパターニングはＲＩＥ法により行う
ことができる。これにより、電極のパターニング時の加
工精度とスループットを大幅に改善することができる。
また、下地基板上に形成され、下地基板に達する接続孔
が形成された絶縁膜と、絶縁膜上に形成され、絶縁膜に
形成された接続孔を介して下地基板と電気的に接続され
た第１の電極と、第１の電極上に形成された誘電体膜
と、誘電体膜上に形成された第２の電極と、下地基板と
第１の電極との間に形成され、下地基板を構成する物質
が第１の電極方向に拡散することを防止する第１の拡散
防止膜と、接続孔が形成された領域上の第１の電極と誘
電体膜との間に形成され、誘電体膜を堆積する際に、酸
化性雰囲気中の酸素が第１の電極方向に拡散することを
防止する第２の拡散防止膜とにより容量素子を構成する
ので、酸化性雰囲気において誘電体膜を成膜する際に
も、第１の拡散防止膜が酸化されることはなく、第１の
電極と下地基板とのコンタクト抵抗を低い状態で維持す
ることができる。
成するので、電極のパターニングはＲＩＥ法により行う
ことができる。これにより、電極のパターニング時の加
工精度とスループットを大幅に改善することができる。
また、下地基板上に形成され、下地基板に達する接続孔
が形成された絶縁膜と、絶縁膜上に形成され、絶縁膜に
形成された接続孔を介して下地基板と電気的に接続され
た第１の電極と、第１の電極上に形成された誘電体膜
と、誘電体膜上に形成された第２の電極と、下地基板と
第１の電極との間に形成され、下地基板を構成する物質
が第１の電極方向に拡散することを防止する第１の拡散
防止膜と、接続孔が形成された領域上の第１の電極と誘
電体膜との間に形成され、誘電体膜を堆積する際に、酸
化性雰囲気中の酸素が第１の電極方向に拡散することを
防止する第２の拡散防止膜とにより容量素子を構成する
ので、酸化性雰囲気において誘電体膜を成膜する際に
も、第１の拡散防止膜が酸化されることはなく、第１の
電極と下地基板とのコンタクト抵抗を低い状態で維持す
ることができる。
【００６６】また、上記の容量素子において、第２の拡
散防止膜と誘電体膜との間に、耐酸化性の導電膜を形成
すれば、第２の拡散防止膜によるキャパシタ容量の低下
なしに、第１の拡散防止膜の酸化を防止することができ
る。また、上記の容量素子において、第２の拡散防止膜
には、シリコン酸化膜又はシリコン窒化膜を適用するこ
とができる。
散防止膜と誘電体膜との間に、耐酸化性の導電膜を形成
すれば、第２の拡散防止膜によるキャパシタ容量の低下
なしに、第１の拡散防止膜の酸化を防止することができ
る。また、上記の容量素子において、第２の拡散防止膜
には、シリコン酸化膜又はシリコン窒化膜を適用するこ
とができる。
【００６７】また、上記の容量素子において、第２の拡
散防止膜には、Ｔｉ、Ｔａ、Ｗ、若しくはＡｌの窒化物
又は酸化物を適用することができる。また、上記の容量
素子と、容量素子の一方の電極に接続されたトランジス
タとにより構成されたメモリセルを有する半導体装置を
構成すれば、容量の大きな容量素子を小さい領域に形成
できるので、記憶容量及び集積度を向上することができ
る。
散防止膜には、Ｔｉ、Ｔａ、Ｗ、若しくはＡｌの窒化物
又は酸化物を適用することができる。また、上記の容量
素子と、容量素子の一方の電極に接続されたトランジス
タとにより構成されたメモリセルを有する半導体装置を
構成すれば、容量の大きな容量素子を小さい領域に形成
できるので、記憶容量及び集積度を向上することができ
る。
【００６８】また、下地基板上に形成され、下地基板に
達する接続孔が形成された絶縁膜上に、下地基板を構成
する物質が上層に形成する素子方向に拡散することを防
止する第１の拡散防止膜を形成する第１の拡散防止膜形
成工程と、第１の拡散防止膜上に、第１の電極を形成す
る第１の電極形成工程と、接続孔が形成された領域の第
１の電極上に、膜中を酸素原子が拡散しない第２の拡散
防止膜を形成する第２の拡散防止膜形成工程と、第２の
拡散防止膜が形成された第１の電極上に、酸化性雰囲気
中において誘電体膜を形成する誘電体膜形成工程と、誘
電体膜上に、第２の電極を形成する第２の電極形成工程
とにより容量素子を製造方法するので、酸化性雰囲気に
おいて誘電体膜を成膜する際に、第１の拡散防止膜が酸
化されることはなく、第１の電極と下地基板とのコンタ
クト抵抗を低い状態で維持することができる。
達する接続孔が形成された絶縁膜上に、下地基板を構成
する物質が上層に形成する素子方向に拡散することを防
止する第１の拡散防止膜を形成する第１の拡散防止膜形
成工程と、第１の拡散防止膜上に、第１の電極を形成す
る第１の電極形成工程と、接続孔が形成された領域の第
１の電極上に、膜中を酸素原子が拡散しない第２の拡散
防止膜を形成する第２の拡散防止膜形成工程と、第２の
拡散防止膜が形成された第１の電極上に、酸化性雰囲気
中において誘電体膜を形成する誘電体膜形成工程と、誘
電体膜上に、第２の電極を形成する第２の電極形成工程
とにより容量素子を製造方法するので、酸化性雰囲気に
おいて誘電体膜を成膜する際に、第１の拡散防止膜が酸
化されることはなく、第１の電極と下地基板とのコンタ
クト抵抗を低い状態で維持することができる。
【００６９】また、上記の容量素子の製造方法におい
て、第２の拡散防止膜形成工程の後に、第２の拡散防止
膜が形成された第１の電極上に、耐酸化性の導電膜を形
成する導電膜形成工程を行えば、第２の拡散防止膜によ
るキャパシタ容量の低下なしに、第１の拡散防止膜の酸
化を防止することができる。
て、第２の拡散防止膜形成工程の後に、第２の拡散防止
膜が形成された第１の電極上に、耐酸化性の導電膜を形
成する導電膜形成工程を行えば、第２の拡散防止膜によ
るキャパシタ容量の低下なしに、第１の拡散防止膜の酸
化を防止することができる。
【図１】シリコン基板上に堆積したＴｉＮ膜をＸ線回折
法により分析した結果を示すＸ線回折スペクトルであ
る。
法により分析した結果を示すＸ線回折スペクトルであ
る。
【図２】本発明の第１実施形態による容量素子の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図３】本発明の第１実施形態による容量素子の製造方
法により製造した容量素子におけるリーク電流を示すグ
ラフである。
法により製造した容量素子におけるリーク電流を示すグ
ラフである。
【図４】本発明の第２実施形態による容量素子の構造を
示す概略断面図である。
示す概略断面図である。
【図５】本発明の第２実施形態による容量素子の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図６】本発明の第３実施形態による容量素子の構造を
示す概略断面図である。
示す概略断面図である。
【図７】本発明の第３実施形態による容量素子の製造方
法を示す工程断面図である。
法を示す工程断面図である。
【図８】本発明の第４実施形態による半導体装置の構造
を示す概略断面図である。
を示す概略断面図である。
【図９】本発明の第４実施形態による半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図１０】本発明の第４実施形態の変形例による半導体
装置及びその製造方法を示す工程断面図である。
装置及びその製造方法を示す工程断面図である。
１０…シリコン基板 １２…シリコン酸化膜 １４…Ｔｉ膜 １６…ＴｉＮ膜 １８…下部電極 ２０…キャパシタ誘電体膜 ２２…上部電極 ２４…電極 ２６…層間絶縁膜 ２８…配線 ３０…シリコン基板 ３２…素子分離膜 ３４…接続孔 ３６…密着層 ３８…下部電極 ４０…拡散防止膜 ４２…キャパシタ誘電体膜 ４４…上部電極 ５０…シリコン基板 ５４…メモリセルトランジスタ ５６…ビット線 ５８…層間絶縁膜 ６２…プラグ ６４…Ｔｉ膜 ６６…Ｐｔ膜 ６８…シリコン酸化膜 ７０…Ｐｔ膜 ７２…キャパシタ蓄積電極 ７４…キャパシタ誘電体膜 ７６…キャパシタ対向電極
Claims (8)
- 【請求項１】 一対の電極と、前記一対の電極の間に形
成された誘電体膜とを有する容量素子において、 前記一対の電極のうち少なくとも一方が、（２００）配
向した窒化チタンを含む材料により形成されていること
を特徴とする容量素子。 - 【請求項２】 下地基板上に形成され、前記下地基板に
達する接続孔が形成された絶縁膜と、 前記絶縁膜上に形成され、前記絶縁膜に形成された接続
孔を介して前記下地基板と電気的に接続された第１の電
極と、 前記第１の電極上に形成された誘電体膜と、 前記誘電体膜上に形成された第２の電極と、 前記下地基板と前記第１の電極との間に形成され、前記
下地基板を構成する物質が前記第１の電極方向に拡散す
ることを防止する第１の拡散防止膜と、 前記接続孔が形成された領域上の前記第１の電極と前記
誘電体膜との間に形成され、前記誘電体膜を堆積する際
に、酸化性雰囲気中の酸素が前記第１の電極方向に拡散
することを防止する第２の拡散防止膜とを有することを
特徴とする容量素子。 - 【請求項３】 請求項２記載の容量素子において、 前記第２の拡散防止膜と前記誘電体膜との間に、耐酸化
性の導電膜を更に有することを特徴とする容量素子。 - 【請求項４】 請求項２又は３記載の容量素子におい
て、 前記第２の拡散防止膜は、シリコン酸化膜又はシリコン
窒化膜であることを特徴とする容量素子。 - 【請求項５】 請求項２又は３記載の容量素子におい
て、 前記第２の拡散防止膜は、Ｔｉ、Ｔａ、Ｗ、若しくはＡ
ｌの窒化物又は酸化物であることを特徴とする容量素
子。 - 【請求項６】 請求項１乃至５のいずれかに記載の容量
素子と、前記容量素子の一方の電極に接続されたトラン
ジスタとにより構成されたメモリセルを有することを特
徴とする半導体装置。 - 【請求項７】 下地基板上に形成され、前記下地基板に
達する接続孔が形成された絶縁膜上に、前記下地基板を
構成する物質が前記上層に形成する素子方向に拡散する
ことを防止する第１の拡散防止膜を形成する第１の拡散
防止膜形成工程と、 前記第１の拡散防止膜上に、第１の電極を形成する第１
の電極形成工程と、 前記接続孔が形成された領域の前記第１の電極上に、膜
中を酸素原子が拡散しない第２の拡散防止膜を形成する
第２の拡散防止膜形成工程と、 前記第２の拡散防止膜が形成された前記第１の電極上
に、酸化性雰囲気中において誘電体膜を形成する誘電体
膜形成工程と、 前記誘電体膜上に、第２の電極を形成する第２の電極形
成工程とを有することを特徴とする容量素子の製造方
法。 - 【請求項８】 請求項７記載の容量素子の製造方法にお
いて、 前記第２の拡散防止膜形成工程の後に、前記第２の拡散
防止膜が形成された前記第１の電極上に、耐酸化性の導
電膜を形成する導電膜形成工程を更に有することを特徴
とする容量素子の製造方法。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24583695A JP3621162B2 (ja) | 1995-09-25 | 1995-09-25 | 容量素子及びその製造方法、並びに半導体装置 |
| US08/621,597 US5874364A (en) | 1995-03-27 | 1996-03-26 | Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same |
| KR1019960008522A KR100235545B1 (ko) | 1995-03-27 | 1996-03-27 | 박막형성방법 |
| US09/166,141 US6515843B2 (en) | 1995-03-27 | 1998-10-02 | Semiconductor capacitive device |
| KR1019990021702A KR100307463B1 (ko) | 1995-03-27 | 1999-06-11 | 박막형성방법 및 반도체장치의 제조방법 |
| US09/434,168 US6271077B1 (en) | 1995-03-27 | 1999-11-04 | Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same |
| KR1020000001132A KR100300289B1 (ko) | 1995-03-27 | 2000-01-11 | 박막형성방법 |
| KR1020000044140A KR100310558B1 (ko) | 1995-03-27 | 2000-07-31 | 용량소자 및 반도체장치 |
| KR1020000083543A KR100304797B1 (ko) | 1995-03-27 | 2000-12-28 | 용량소자 및 그 제조방법과 반도체장치 |
| KR1020000083544A KR100334206B1 (ko) | 1995-03-27 | 2000-12-28 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24583695A JP3621162B2 (ja) | 1995-09-25 | 1995-09-25 | 容量素子及びその製造方法、並びに半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992795A true JPH0992795A (ja) | 1997-04-04 |
| JP3621162B2 JP3621162B2 (ja) | 2005-02-16 |
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ID=17139579
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24583695A Expired - Lifetime JP3621162B2 (ja) | 1995-03-27 | 1995-09-25 | 容量素子及びその製造方法、並びに半導体装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3621162B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999066558A1 (fr) * | 1998-06-19 | 1999-12-23 | Hitachi, Ltd. | Dispositif a semiconducteur et son procede de production |
| US6225156B1 (en) | 1998-04-17 | 2001-05-01 | Symetrix Corporation | Ferroelectric integrated circuit having low sensitivity to hydrogen exposure and method for fabricating same |
| JP2002064186A (ja) * | 2000-08-18 | 2002-02-28 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US6420190B1 (en) | 1999-06-04 | 2002-07-16 | Seiko Epson Corporation | Method of manufacturing ferroelectric memory device |
| KR20020088719A (ko) * | 2001-05-21 | 2002-11-29 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
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