JP2002280524A - 容量素子の形成方法 - Google Patents
容量素子の形成方法Info
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Abstract
(57)【要約】
【課題】 上部電極／誘電体／下部電極／バリア層から
なる微細な容量素子を、上部電極上に形成したＳｉＯ2
ハードマスクを用いてエッチングにより製造する際に、
ＳｉＯ2カバー層のコンタクト孔のアスペクト比を抑制
する。 【解決手段】 ＳｉＯ2ハードマスク１０を共通に用い
て、上部電極９／強誘電体８／下部電極７／バリア層
６、５の積層構造をエッチングにより形成する。バリア
層６、５をエッチングする時にフッ素系ガスを用いるこ
とにより、ハードマスク１０を自動的にエッチバック
し、エッチング終了時にハードマスク１０を消滅させ
る。積層構造上に形成されるＳｉＯ2カバー層のコンタ
クト孔のアスペクト比が減少する。
なる微細な容量素子を、上部電極上に形成したＳｉＯ2
ハードマスクを用いてエッチングにより製造する際に、
ＳｉＯ2カバー層のコンタクト孔のアスペクト比を抑制
する。 【解決手段】 ＳｉＯ2ハードマスク１０を共通に用い
て、上部電極９／強誘電体８／下部電極７／バリア層
６、５の積層構造をエッチングにより形成する。バリア
層６、５をエッチングする時にフッ素系ガスを用いるこ
とにより、ハードマスク１０を自動的にエッチバック
し、エッチング終了時にハードマスク１０を消滅させ
る。積層構造上に形成されるＳｉＯ2カバー層のコンタ
クト孔のアスペクト比が減少する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体薄膜を誘
電体材料として使用した容量素子の形成方法に関する。
本発明は、いわゆる強誘電体メモリ（Ferroelectric Ra
ndom-Access Memory,ＦｅＲＡＭまたはＦＲＡＭ（登録
商標））の各メモリセルに使用されている容量素子の形
成に好適に使用できるが、強誘電体薄膜を誘電体材料と
して使用した容量素子であれば、それ以外の容量素子の
形成にも適用可能である。
電体材料として使用した容量素子の形成方法に関する。
本発明は、いわゆる強誘電体メモリ（Ferroelectric Ra
ndom-Access Memory,ＦｅＲＡＭまたはＦＲＡＭ（登録
商標））の各メモリセルに使用されている容量素子の形
成に好適に使用できるが、強誘電体薄膜を誘電体材料と
して使用した容量素子であれば、それ以外の容量素子の
形成にも適用可能である。
【０００２】
【従来の技術】近年、通常の半導体を用いたダイナミッ
ク・ランダムアクセス・メモリ（Dynamic Random-Acces
s Memory,ＤＲＡＭ）と同様な機能が得られる新たな情
報記憶装置として、「強誘電体メモリ」が注目されてい
る。これは、強誘電体メモリは、高い集積度が得られる
と共に高速アクセスが可能であり、しかも不揮発性記憶
ができるという特徴を有しているからである。
ク・ランダムアクセス・メモリ（Dynamic Random-Acces
s Memory,ＤＲＡＭ）と同様な機能が得られる新たな情
報記憶装置として、「強誘電体メモリ」が注目されてい
る。これは、強誘電体メモリは、高い集積度が得られる
と共に高速アクセスが可能であり、しかも不揮発性記憶
ができるという特徴を有しているからである。
【０００３】強誘電体メモリの基本的構成は、通常のＤ
ＲＡＭと同じである。すなわち、アレイ状に配置された
多数のメモリセルに情報を電気的に書き込み、また書き
込まれた情報を電気的に読み出す。各メモリセルは、金
属−酸化物−半導体（Metal-Oxide-Semiconductor,ＭＯ
Ｓ）電界効果トランジスタ（以下、ＭＯＳトランジスタ
という）と容量素子から構成される。容量素子を構成す
る一対の電極のうちの一方がＭＯＳトランジスタの一対
のソース・ドレイン領域の一方に接続され、他方の電極
はすべてのメモリセルで共用される。各メモリセルにお
ける２値情報（０または１）の記憶は、容量素子の一対
の電極間に挟まれた強誘電体層の正・反転の残留分極を
利用して行う。
ＲＡＭと同じである。すなわち、アレイ状に配置された
多数のメモリセルに情報を電気的に書き込み、また書き
込まれた情報を電気的に読み出す。各メモリセルは、金
属−酸化物−半導体（Metal-Oxide-Semiconductor,ＭＯ
Ｓ）電界効果トランジスタ（以下、ＭＯＳトランジスタ
という）と容量素子から構成される。容量素子を構成す
る一対の電極のうちの一方がＭＯＳトランジスタの一対
のソース・ドレイン領域の一方に接続され、他方の電極
はすべてのメモリセルで共用される。各メモリセルにお
ける２値情報（０または１）の記憶は、容量素子の一対
の電極間に挟まれた強誘電体層の正・反転の残留分極を
利用して行う。
【０００４】容量素子の強誘電体層に使用する強誘電体
材料としては、Ｐｂ（Ｚｒ1-x，Ｔｉx）Ｏ3（つまりＰ
ＺＴ）等が挙げられ、その電極に使用する導電性材料と
しては、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウ
ム（Ｒｕ）等の貴金属が挙げられる。
材料としては、Ｐｂ（Ｚｒ1-x，Ｔｉx）Ｏ3（つまりＰ
ＺＴ）等が挙げられ、その電極に使用する導電性材料と
しては、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウ
ム（Ｒｕ）等の貴金属が挙げられる。
【０００５】他方、４Ｇｂ以上の集積度を持つＤＲＡＭ
には、メモリセルの容量素子に強誘電体層を用いたもの
が存在する。この種のＤＲＡＭでは、強誘電体材料とし
て（ＢａxＳｒ1-x）ＴｉＯ3等を使用し、電極材料とし
てＰｔ、Ｉｒ、Ｒｕ等の貴金属を用いている。
には、メモリセルの容量素子に強誘電体層を用いたもの
が存在する。この種のＤＲＡＭでは、強誘電体材料とし
て（ＢａxＳｒ1-x）ＴｉＯ3等を使用し、電極材料とし
てＰｔ、Ｉｒ、Ｒｕ等の貴金属を用いている。
【０００６】次に、上述した構造を持つ容量素子の形成
方法について説明する。
方法について説明する。
【０００７】一般に、この種の容量素子は、下部電極、
強誘電体、上部電極の三層をこの順に積層したサンドイ
ッチ構造を持ち、ＭＯＳトランジスタと共に半導体基板
上に形成される。その場合、積層された下部電極、強誘
電体、上部電極の三層を所望の形状にパターン化するに
は、通常は所定のマスクを用いたドライエッチング法が
使用される。
強誘電体、上部電極の三層をこの順に積層したサンドイ
ッチ構造を持ち、ＭＯＳトランジスタと共に半導体基板
上に形成される。その場合、積層された下部電極、強誘
電体、上部電極の三層を所望の形状にパターン化するに
は、通常は所定のマスクを用いたドライエッチング法が
使用される。
【０００８】微細な容量素子を得るためには、ドライエ
ッチングのプロセスにおいて、単一の共通マスクを用い
て、積層された下部電極、強誘電体、上部電極の三層を
エッチングすることが必要である。この際に用いるマス
クとしては、一般的な「レジストマスク」と、ＳｉＯ2
等の堅い層を用いた「ハードマスク」がある。「レジス
トマスク」は、所定のフォトレジスト膜をパターン化し
て形成される。「ハードマスク」は、フォトレジスト膜
に代えて、ＳｉＯ2等の堅い膜を使用し、これをパター
ン化して形成される。
ッチングのプロセスにおいて、単一の共通マスクを用い
て、積層された下部電極、強誘電体、上部電極の三層を
エッチングすることが必要である。この際に用いるマス
クとしては、一般的な「レジストマスク」と、ＳｉＯ2
等の堅い層を用いた「ハードマスク」がある。「レジス
トマスク」は、所定のフォトレジスト膜をパターン化し
て形成される。「ハードマスク」は、フォトレジスト膜
に代えて、ＳｉＯ2等の堅い膜を使用し、これをパター
ン化して形成される。
【０００９】上部電極、下部電極の材料としてＲｕを用
いた場合、特開平８−７８３９６号公報に開示されてい
るように、エッチングガスとしてＯ2とＣｌ2の混合ガス
を使用するのが微細加工に有効である。しかし、この方
法では、Ｒｕ膜とレジストマスクとの間で所望のエッチ
ング選択比が得られないため、すなわちエッチング中に
レジストマスクが消失してしまうため、「ハードマス
ク」を使用せざるを得ない。特に、ＳｉＯ2層をパター
ン化して用いるのが有効である。
いた場合、特開平８−７８３９６号公報に開示されてい
るように、エッチングガスとしてＯ2とＣｌ2の混合ガス
を使用するのが微細加工に有効である。しかし、この方
法では、Ｒｕ膜とレジストマスクとの間で所望のエッチ
ング選択比が得られないため、すなわちエッチング中に
レジストマスクが消失してしまうため、「ハードマス
ク」を使用せざるを得ない。特に、ＳｉＯ2層をパター
ン化して用いるのが有効である。
【００１０】次に、特開平８−７８３９６号公報に開示
された技術を利用した従来の容量素子の形成方法を、図
５〜図８を参照しながら説明する。この形成方法では、
各メモリセルの容量素子の上部電極と下部電極をそれぞ
れＲｕ層で形成し、強誘電体層をＰＺＴで形成してい
る。使用するマスクは、パターン化したＳｉＯ2層であ
る。
された技術を利用した従来の容量素子の形成方法を、図
５〜図８を参照しながら説明する。この形成方法では、
各メモリセルの容量素子の上部電極と下部電極をそれぞ
れＲｕ層で形成し、強誘電体層をＰＺＴで形成してい
る。使用するマスクは、パターン化したＳｉＯ2層であ
る。
【００１１】まず最初に、図５（ａ）に示す構成を形成
する。この構成では、図５（ａ）に示すように、メモリ
セルのＭＯＳトランジスタ（図示せず）のソース・ドレ
イン領域１０２が表面に形成されたシリコン（Ｓｉ）基
板１０１を備えている。Ｓｉ基板１０１の上には、ソー
ス・ドレイン領域１０２を覆う厚い層間絶縁層１０４が
形成されている。層間絶縁層１０４の中には、タングス
テン（Ｗ）よりなるコンタクト・プラグ１０３が形成さ
れており、そのコンタクト・プラグ１０３の下端はソー
ス・ドレイン領域１０２に接触している。当該メモリセ
ルの容量素子は、層間絶縁層１０４の上に形成される。
する。この構成では、図５（ａ）に示すように、メモリ
セルのＭＯＳトランジスタ（図示せず）のソース・ドレ
イン領域１０２が表面に形成されたシリコン（Ｓｉ）基
板１０１を備えている。Ｓｉ基板１０１の上には、ソー
ス・ドレイン領域１０２を覆う厚い層間絶縁層１０４が
形成されている。層間絶縁層１０４の中には、タングス
テン（Ｗ）よりなるコンタクト・プラグ１０３が形成さ
れており、そのコンタクト・プラグ１０３の下端はソー
ス・ドレイン領域１０２に接触している。当該メモリセ
ルの容量素子は、層間絶縁層１０４の上に形成される。
【００１２】層間絶縁層１０４の上には、チタニウム
（Ｔｉ）層１０５、窒化チタン（ＴｉＮ）層１０６、ル
テニウム（Ｒｕ）層１０７、ＰＺＴ層１０８、Ｒｕ層１
０９がこの順に積層形成されている。最下位にあるＴｉ
層１０５は、コンタクト・プラグ１０３の上端に接触し
ている。
（Ｔｉ）層１０５、窒化チタン（ＴｉＮ）層１０６、ル
テニウム（Ｒｕ）層１０７、ＰＺＴ層１０８、Ｒｕ層１
０９がこの順に積層形成されている。最下位にあるＴｉ
層１０５は、コンタクト・プラグ１０３の上端に接触し
ている。
【００１３】Ｒｕ層１０７は容量素子の下部電極、ＰＺ
Ｔ層１０８はその誘電体、Ｒｕ層１０９はその上部電極
となる。ＴｉＮ層１０６とＴｉ層１０５は、Ｒｕ層１０
７と層間絶縁層１０４との密着性を向上させる役割と、
ＰＺＴ層１０８からの酸素（Ｏ）と鉛（Ｐｂ）の拡散を
防止するバリア（barrier,障壁）の役割を果たす。
Ｔ層１０８はその誘電体、Ｒｕ層１０９はその上部電極
となる。ＴｉＮ層１０６とＴｉ層１０５は、Ｒｕ層１０
７と層間絶縁層１０４との密着性を向上させる役割と、
ＰＺＴ層１０８からの酸素（Ｏ）と鉛（Ｐｂ）の拡散を
防止するバリア（barrier,障壁）の役割を果たす。
【００１４】次に、図５（ｂ）に示すように、最上位に
あるＲｕ層１０９の上に、マスクとなるＳｉＯ2層１１
０を形成した後、所望の容量素子の形状にパターニング
する。この時、ＳｉＯ2層１１０の厚さは、これから行
うドライエッチング・プロセスに十分耐える程度に大き
くする、換言すれば、それらのプロセスの終了まで十分
な厚さが残存する程度に厚く設定する必要がある。例え
ば、エッチングされるＲｕ層１０９が１００ｎｍ、ＰＺ
Ｔ層１０８が２００ｎｍ、Ｒｕ層１０７が１００ｎｍ、
ＴｉＮ層１０６が５０ｎｍ、Ｔｉ層１０５が２０ｎｍの
場合、ＳｉＯ2層１１０の厚さは５００ｎｍ程度にする
必要がある。
あるＲｕ層１０９の上に、マスクとなるＳｉＯ2層１１
０を形成した後、所望の容量素子の形状にパターニング
する。この時、ＳｉＯ2層１１０の厚さは、これから行
うドライエッチング・プロセスに十分耐える程度に大き
くする、換言すれば、それらのプロセスの終了まで十分
な厚さが残存する程度に厚く設定する必要がある。例え
ば、エッチングされるＲｕ層１０９が１００ｎｍ、ＰＺ
Ｔ層１０８が２００ｎｍ、Ｒｕ層１０７が１００ｎｍ、
ＴｉＮ層１０６が５０ｎｍ、Ｔｉ層１０５が２０ｎｍの
場合、ＳｉＯ2層１１０の厚さは５００ｎｍ程度にする
必要がある。
【００１５】次に、図５（ｃ）に示すように、パターン
化されたＳｉＯ2層１１０をマスクとして、上部電極用
のＲｕ層１０９のドライエッチングを行い、Ｒｕ層１０
９を選択的に除去する。この際に使用するエッチングガ
スとしては、特開平８−７８３９６号公報に開示されて
いるように、Ｏ2とＣｌ2の混合ガスを用いる。
化されたＳｉＯ2層１１０をマスクとして、上部電極用
のＲｕ層１０９のドライエッチングを行い、Ｒｕ層１０
９を選択的に除去する。この際に使用するエッチングガ
スとしては、特開平８−７８３９６号公報に開示されて
いるように、Ｏ2とＣｌ2の混合ガスを用いる。
【００１６】そして、この形態を保ったままで、パター
ン化されたＳｉＯ2層１１０をマスクとして、図６
（ａ）に示すように、誘電体用のＰＺＴ層１０８をドラ
イエッチングして選択的に除去する。この際のエッチン
グガスとしては、ＰＺＴとＳｉＯ 2とのエッチング選択
比が比較的大きく取れるもの、例えばＣＦ4とＯ2の混合
ガスが有効である。
ン化されたＳｉＯ2層１１０をマスクとして、図６
（ａ）に示すように、誘電体用のＰＺＴ層１０８をドラ
イエッチングして選択的に除去する。この際のエッチン
グガスとしては、ＰＺＴとＳｉＯ 2とのエッチング選択
比が比較的大きく取れるもの、例えばＣＦ4とＯ2の混合
ガスが有効である。
【００１７】次に、パターン化されたＳｉＯ2層１１０
をマスクとして、図６（ｂ）に示すように、下部電極用
のＲｕ層１０７をドライエッチングして選択的に除去す
る。このとき、上部電極用のＲｕ層１０９のドライエッ
チングの場合と同様に、Ｏ2とＣｌ2の混合ガスをエッチ
ングガスとして用いる。
をマスクとして、図６（ｂ）に示すように、下部電極用
のＲｕ層１０７をドライエッチングして選択的に除去す
る。このとき、上部電極用のＲｕ層１０９のドライエッ
チングの場合と同様に、Ｏ2とＣｌ2の混合ガスをエッチ
ングガスとして用いる。
【００１８】次に、パターン化されたＳｉＯ2層１１０
をマスクとして、図６（ｃ）に示すように、ＴｉＮ層１
０６とＴｉ層１０５を続けてドライエッチングして選択
的に除去する。このときには、Ｃｌ2ガスのみ、あるい
はＣｌ2ガスとＢＣｌ3ガスとの混合ガスをエッチングガ
スとして用いる。
をマスクとして、図６（ｃ）に示すように、ＴｉＮ層１
０６とＴｉ層１０５を続けてドライエッチングして選択
的に除去する。このときには、Ｃｌ2ガスのみ、あるい
はＣｌ2ガスとＢＣｌ3ガスとの混合ガスをエッチングガ
スとして用いる。
【００１９】上述したドライエッチング工程において使
用するエッチングガスの種類と、ＳｉＯ2に対するエッ
チング選択比の関係を表１に示す。
用するエッチングガスの種類と、ＳｉＯ2に対するエッ
チング選択比の関係を表１に示す。
【００２０】
【表１】
【００２１】以上のドライエッチング工程を実行するこ
とにより、図７（ａ）に示すように、上部電極用Ｒｕ層
１０９と、誘電体層用ＰＺＴ層１０８と、下部電極用Ｒ
ｕ層１０７と、バリア用ＴｉＮ層１０６およびＴｉ層１
０５からなる積層構造１２０が得られる。こうして得ら
れる積層構造１２０の中のＲｕ層１０９とＰＺＴ層１０
８とＲｕ層１０７が、メモリセルの容量素子を構成す
る。マスクとして使用したＳｉＯ2層１１０は、上部電
極用Ｒｕ層１０９の上に残存している。
とにより、図７（ａ）に示すように、上部電極用Ｒｕ層
１０９と、誘電体層用ＰＺＴ層１０８と、下部電極用Ｒ
ｕ層１０７と、バリア用ＴｉＮ層１０６およびＴｉ層１
０５からなる積層構造１２０が得られる。こうして得ら
れる積層構造１２０の中のＲｕ層１０９とＰＺＴ層１０
８とＲｕ層１０７が、メモリセルの容量素子を構成す
る。マスクとして使用したＳｉＯ2層１１０は、上部電
極用Ｒｕ層１０９の上に残存している。
【００２２】この状態では、マスクとして使用したＳｉ
Ｏ2層１１０は、上記のドライエッチング工程で徐々に
エッチングされるために、当初の５００ｎｍ程度の厚さ
が、中心部において２００ｎｍ程度まで減少する。Ｓｉ
Ｏ2層１１０の端部はテーパー状になる。この状態を図
７（ａ）に示す。
Ｏ2層１１０は、上記のドライエッチング工程で徐々に
エッチングされるために、当初の５００ｎｍ程度の厚さ
が、中心部において２００ｎｍ程度まで減少する。Ｓｉ
Ｏ2層１１０の端部はテーパー状になる。この状態を図
７（ａ）に示す。
【００２３】ＳｉＯ2層１１０の当初の厚さが５００ｎ
ｍ程度より小さいと、上記のドライエッチング工程が終
了した時に中心部に残存する厚さは２００ｎｍより小さ
くなり、それと同時に端部では、ＳｉＯ2層１１０が消
失して下にあるＲｕ層１０９が露出してしまう。Ｒｕ層
１０９は、塩素系のガスによってエッチングされるため
（エッチングレートは小さいが）、上部電極用Ｒｕ層１
０９もＳｉＯ2層１１０のようにテーパー状になってし
まう。すなわち、上部電極用Ｒｕ層１０９に対しては所
望の形状が得られなくなる。したがって、ＳｉＯ2層１
１０の当初の厚さを５００ｎｍ程度より小さくすること
は好ましくない。
ｍ程度より小さいと、上記のドライエッチング工程が終
了した時に中心部に残存する厚さは２００ｎｍより小さ
くなり、それと同時に端部では、ＳｉＯ2層１１０が消
失して下にあるＲｕ層１０９が露出してしまう。Ｒｕ層
１０９は、塩素系のガスによってエッチングされるため
（エッチングレートは小さいが）、上部電極用Ｒｕ層１
０９もＳｉＯ2層１１０のようにテーパー状になってし
まう。すなわち、上部電極用Ｒｕ層１０９に対しては所
望の形状が得られなくなる。したがって、ＳｉＯ2層１
１０の当初の厚さを５００ｎｍ程度より小さくすること
は好ましくない。
【００２４】その後、図７（ｂ）に示すように、マスク
として使用したＳｉＯ2層１１０を残したまま、基板１
０１の全体に容量素子のカバー膜としてＳｉＯ2層１１
１を形成する。ＳｉＯ2層１１１の厚さは５００ｎｍ程
度とする。
として使用したＳｉＯ2層１１０を残したまま、基板１
０１の全体に容量素子のカバー膜としてＳｉＯ2層１１
１を形成する。ＳｉＯ2層１１１の厚さは５００ｎｍ程
度とする。
【００２５】そして、図７（ｃ）に示すように、カバー
膜としてのＳｉＯ2層１１１と、マスクとして使用した
ＳｉＯ2層１１０を上下に貫通するコンタクト孔１１２
を、ドライエッチングにより形成する。コンタクト孔１
１２により、上部電極用Ｒｕ層１０９が露出せしめられ
る。
膜としてのＳｉＯ2層１１１と、マスクとして使用した
ＳｉＯ2層１１０を上下に貫通するコンタクト孔１１２
を、ドライエッチングにより形成する。コンタクト孔１
１２により、上部電極用Ｒｕ層１０９が露出せしめられ
る。
【００２６】最後に、図８に示すように、カバー膜とし
てのＳｉＯ2層１１１の上に、配線用のアルミニウム
（Ａｌ）層１１３を形成する。Ａｌ層１１３は、コンタ
クト孔１１２を介して上部電極用Ｒｕ層１０９に接触す
る。
てのＳｉＯ2層１１１の上に、配線用のアルミニウム
（Ａｌ）層１１３を形成する。Ａｌ層１１３は、コンタ
クト孔１１２を介して上部電極用Ｒｕ層１０９に接触す
る。
【００２７】コンタクト孔１１２の大きさ（直径）は、
容量素子の大きさによって変わる。例えば、高集積度の
ＦｅＲＡＭの場合、容量素子サイズ（これは上部電極サ
イズに等しい）は１μｍ以下とする必要がある。この場
合、コンタクト孔１１２の直径は０．４μｍ以下とする
必要がある。
容量素子の大きさによって変わる。例えば、高集積度の
ＦｅＲＡＭの場合、容量素子サイズ（これは上部電極サ
イズに等しい）は１μｍ以下とする必要がある。この場
合、コンタクト孔１１２の直径は０．４μｍ以下とする
必要がある。
【００２８】
【発明が解決しようとする課題】図５〜図８を参照して
説明した上記従来の容量素子の形成方法には、以下のよ
うな問題点がある。
説明した上記従来の容量素子の形成方法には、以下のよ
うな問題点がある。
【００２９】上述した容量素子の形成方法では、マスク
としてパターン化されたＳｉＯ2層１１０を用いてい
る。その理由は、主として、上部電極と下部電極にＲｕ
を用いているため、そのエッチングガスとしてＣｌ2と
Ｏ2の混合ガスを用いる必要があり、その結果としてレ
ジストマスクが使用できなくなるためである。
としてパターン化されたＳｉＯ2層１１０を用いてい
る。その理由は、主として、上部電極と下部電極にＲｕ
を用いているため、そのエッチングガスとしてＣｌ2と
Ｏ2の混合ガスを用いる必要があり、その結果としてレ
ジストマスクが使用できなくなるためである。
【００３０】他方、容量素子１２０が形成された後に、
カバー膜として使用するＳｉＯ2層１１１をさらに形成
している。このため、上部電極上においてＳｉＯ2層１
１０と１１１の厚さの合計は、７００ｎｍ程度となる。
カバー膜として使用するＳｉＯ2層１１１をさらに形成
している。このため、上部電極上においてＳｉＯ2層１
１０と１１１の厚さの合計は、７００ｎｍ程度となる。
【００３１】上述したように、サイズが１μｍ以下の微
細な容量素子の場合には、コンタクト孔１１２の直径は
０．４μｍ以下まで減少する。したがって、コンタクト
孔１１２のアスペクト比は１．７５程度まで上昇する。
細な容量素子の場合には、コンタクト孔１１２の直径は
０．４μｍ以下まで減少する。したがって、コンタクト
孔１１２のアスペクト比は１．７５程度まで上昇する。
【００３２】通常のＬＳＩ（たとえばＤＲＡＭ）を形成
するプロセスの場合では、アスペクト比の大きなコンタ
クト孔の内部に配線を形成する際に、例えば、化学気相
成長法（Chemical Vapor Deposition,ＣＶＤ）で形成し
たタングステン（Ｗ）層が用いられる。この方法によれ
ば、高アスペクト比のコンタクト孔をＷ層で埋め込むこ
とができるから、容量素子の上部電極とＡｌ配線層の導
通を得ることが可能である。また、上述したようなアス
ペクト比１．７５程度のコンタクト孔に対して、容易に
対処することができる。なお、Ｗ層を形成するＣＶＤプ
ロセスでは、通常、ＷＦ6とＨ2の混合ガスなどが用いら
れる。
するプロセスの場合では、アスペクト比の大きなコンタ
クト孔の内部に配線を形成する際に、例えば、化学気相
成長法（Chemical Vapor Deposition,ＣＶＤ）で形成し
たタングステン（Ｗ）層が用いられる。この方法によれ
ば、高アスペクト比のコンタクト孔をＷ層で埋め込むこ
とができるから、容量素子の上部電極とＡｌ配線層の導
通を得ることが可能である。また、上述したようなアス
ペクト比１．７５程度のコンタクト孔に対して、容易に
対処することができる。なお、Ｗ層を形成するＣＶＤプ
ロセスでは、通常、ＷＦ6とＨ2の混合ガスなどが用いら
れる。
【００３３】しかしながら、ＦｅＲＡＭの容量素子の場
合には、ＣＶＤ法で形成したＷ層を使用することは不可
能である。その理由は、ＣＶＤプロセスにおいて反応ガ
スとして用いるＨ2が、ＰＺＴ等の強誘電体を還元して
その強誘電体特性を劣化させてしまうからである。強誘
電体特性の劣化により、強誘電体の残留分極の減少、絶
縁抵抗の減少等が起こるので、メモリセルとしての動作
が不可能になるのである。
合には、ＣＶＤ法で形成したＷ層を使用することは不可
能である。その理由は、ＣＶＤプロセスにおいて反応ガ
スとして用いるＨ2が、ＰＺＴ等の強誘電体を還元して
その強誘電体特性を劣化させてしまうからである。強誘
電体特性の劣化により、強誘電体の残留分極の減少、絶
縁抵抗の減少等が起こるので、メモリセルとしての動作
が不可能になるのである。
【００３４】Ｗ以外の他の金属材料やＨ2以外の反応ガ
スを用いる場合でも、ＣＶＤプロセスは本質的に、原料
ガスを還元してその原料ガスの構成元素である金属を析
出させる技術であるため、強誘電体が同時に還元されて
しまうことは避けられない。
スを用いる場合でも、ＣＶＤプロセスは本質的に、原料
ガスを還元してその原料ガスの構成元素である金属を析
出させる技術であるため、強誘電体が同時に還元されて
しまうことは避けられない。
【００３５】従って、容量素子上に配線を形成する方法
としては、通常は還元反応を生じない方法、例えばＤＣ
スパッタ法が用いられる。しかし、ＤＣスパッタ法は、
コンタクト孔の埋め込み性あるいは段差被覆性が、Ｗ層
形成用のＣＶＤプロセスに比べて大幅に劣るため、高ア
スペクト比のコンタクト孔には適用できない。すなわ
ち、容量素子のサイズが大きく、コンタクト孔が大きい
ときは適用可能であるが、上述したような１μｍ以下の
微細な容量素子でコンタクト孔のアスペクト比が１．５
以上の場合には、適用できない。
としては、通常は還元反応を生じない方法、例えばＤＣ
スパッタ法が用いられる。しかし、ＤＣスパッタ法は、
コンタクト孔の埋め込み性あるいは段差被覆性が、Ｗ層
形成用のＣＶＤプロセスに比べて大幅に劣るため、高ア
スペクト比のコンタクト孔には適用できない。すなわ
ち、容量素子のサイズが大きく、コンタクト孔が大きい
ときは適用可能であるが、上述したような１μｍ以下の
微細な容量素子でコンタクト孔のアスペクト比が１．５
以上の場合には、適用できない。
【００３６】従って、上述した容量素子の形成方法で
は、微細な容量素子を得ることはできないという問題点
がある。
は、微細な容量素子を得ることはできないという問題点
がある。
【００３７】本発明は、この問題点を解決するためにな
されたものであり、その目的とするところは、誘電体と
して強誘電体材料を用いた微細な容量素子が得られる容
量素子の形成方法を提供することにある。
されたものであり、その目的とするところは、誘電体と
して強誘電体材料を用いた微細な容量素子が得られる容
量素子の形成方法を提供することにある。
【００３８】本発明の他の目的は、容量素子の上部電極
に達するコンタクト孔のアスペクト比を低減できる容量
素子の形成方法を提供することにある。
に達するコンタクト孔のアスペクト比を低減できる容量
素子の形成方法を提供することにある。
【００３９】本発明のさらに他の目的は、ＤＣスパッタ
法のような、コンタクト孔の埋め込み性あるいは段差被
覆性が劣る方法で配線層を形成できる容量素子の形成方
法を提供することにある。
法のような、コンタクト孔の埋め込み性あるいは段差被
覆性が劣る方法で配線層を形成できる容量素子の形成方
法を提供することにある。
【００４０】本発明の他の目的は、以下の説明から明ら
かになる。
かになる。
【００４１】
【課題を解決するための手段】（１） 本発明の容量素
子の形成方法は、（ａ） 絶縁層上にバリア層を形成す
る工程と、（ｂ）前記バリア層上に、下部電極層と強誘
電体層と上部電極層をこの順に積層形成する工程と、
（ｃ） 所望の容量素子のパターンを持つエッチング用
マスク層を前記上部電極層上に形成する工程と、（ｄ）
前記マスク層を利用してドライエッチング法により前
記上部電極層を選択的に除去する工程と、（ｅ） 前記
マスク層を利用してドライエッチング法により前記強誘
電体層を選択的に除去する工程と、（ｆ） 前記マスク
層を利用してドライエッチング法により前記下部電極層
を選択的に除去する工程と、（ｇ） 前記マスク層を利
用して、弗素（Ｆ）を構成元素に含むガスを用いたドラ
イエッチング法により前記バリア層を選択的に除去する
工程とを備え、前記工程（ｇ）では、前記バリア層を除
去するエッチング作用により、前記マスク層がエッチバ
ックされて消滅せしめられるようにしたものである。
子の形成方法は、（ａ） 絶縁層上にバリア層を形成す
る工程と、（ｂ）前記バリア層上に、下部電極層と強誘
電体層と上部電極層をこの順に積層形成する工程と、
（ｃ） 所望の容量素子のパターンを持つエッチング用
マスク層を前記上部電極層上に形成する工程と、（ｄ）
前記マスク層を利用してドライエッチング法により前
記上部電極層を選択的に除去する工程と、（ｅ） 前記
マスク層を利用してドライエッチング法により前記強誘
電体層を選択的に除去する工程と、（ｆ） 前記マスク
層を利用してドライエッチング法により前記下部電極層
を選択的に除去する工程と、（ｇ） 前記マスク層を利
用して、弗素（Ｆ）を構成元素に含むガスを用いたドラ
イエッチング法により前記バリア層を選択的に除去する
工程とを備え、前記工程（ｇ）では、前記バリア層を除
去するエッチング作用により、前記マスク層がエッチバ
ックされて消滅せしめられるようにしたものである。
【００４２】（２） 本発明の容量素子の形成方法で
は、絶縁層上にバリア層を形成した後、その上に下部電
極層と強誘電体層と上部電極層をこの順に積層形成し、
その後、前記上部電極層上に形成した所望の容量素子の
パターンを持つエッチング用マスク層を用いて、ドライ
エッチング法により、前記上部電極層、前記強誘電体
層、前記下部電極層、前記バリア層を選択的に除去す
る。そして、前記バリア層を選択的に除去する工程にお
いて、弗素（Ｆ）を構成元素に含むガスを用い、前記バ
リア層を除去するエッチング作用により前記マスク層が
エッチバックされて消滅せしめられるようにしている。
は、絶縁層上にバリア層を形成した後、その上に下部電
極層と強誘電体層と上部電極層をこの順に積層形成し、
その後、前記上部電極層上に形成した所望の容量素子の
パターンを持つエッチング用マスク層を用いて、ドライ
エッチング法により、前記上部電極層、前記強誘電体
層、前記下部電極層、前記バリア層を選択的に除去す
る。そして、前記バリア層を選択的に除去する工程にお
いて、弗素（Ｆ）を構成元素に含むガスを用い、前記バ
リア層を除去するエッチング作用により前記マスク層が
エッチバックされて消滅せしめられるようにしている。
【００４３】このため、容量素子の上部電極に達するコ
ンタクト孔のアスペクト比を、前記マスク層の残存厚さ
の分だけ低減することができる。よって、ＤＣスパッタ
法のような、容量素子を劣化させないが、コンタクト孔
の埋め込み性あるいは段差被覆性が劣る方法によって、
上部電極接続用の配線層を形成することが可能となる。
つまり、誘電体として強誘電体材料を用いた微細な容量
素子を得ることができる。
ンタクト孔のアスペクト比を、前記マスク層の残存厚さ
の分だけ低減することができる。よって、ＤＣスパッタ
法のような、容量素子を劣化させないが、コンタクト孔
の埋め込み性あるいは段差被覆性が劣る方法によって、
上部電極接続用の配線層を形成することが可能となる。
つまり、誘電体として強誘電体材料を用いた微細な容量
素子を得ることができる。
【００４４】（３） 本発明の容量素子の形成方法で
は、任意のドライエッチング法が使用できるが、特開平
８−７８３９６号公報に開示されたのと同様のプラズマ
エッチング法が好適である。
は、任意のドライエッチング法が使用できるが、特開平
８−７８３９６号公報に開示されたのと同様のプラズマ
エッチング法が好適である。
【００４５】前記バリア層は、単一層でもよいし、２層
以上の積層体からなっていてもよい。積層体の場合、そ
の積層体を構成する各層は、同じ材料であってもよい
し、異なる材料であってもよい。
以上の積層体からなっていてもよい。積層体の場合、そ
の積層体を構成する各層は、同じ材料であってもよい
し、異なる材料であってもよい。
【００４６】本発明の容量素子の形成方法の好ましい例
では、前記マスク層が、ＳｉＯ2、ＳｉＯ、ＳｉＮ、Ｓ
ｉＯＮ、ＴｉＮおよびＴｉＯ2よりなる群から選ばれた
１種から形成される。
では、前記マスク層が、ＳｉＯ2、ＳｉＯ、ＳｉＮ、Ｓ
ｉＯＮ、ＴｉＮおよびＴｉＯ2よりなる群から選ばれた
１種から形成される。
【００４７】本発明の容量素子の形成方法の他の好まし
い例では、前記バリア層が、Ｔｉ、Ｔｉの化合物、Ｔａ
およびＴａの化合物よりなる群から選ばれた少なくとも
１種から形成される。
い例では、前記バリア層が、Ｔｉ、Ｔｉの化合物、Ｔａ
およびＴａの化合物よりなる群から選ばれた少なくとも
１種から形成される。
【００４８】本発明の容量素子の形成方法のさらに他の
好ましい例では、前記下部電極層および前記上部電極層
が、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、ＰｔおよびＳｒＲ
ｕＯ 3よりなる群から選ばれた少なくとも１種を含むも
のとされる。
好ましい例では、前記下部電極層および前記上部電極層
が、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、ＰｔおよびＳｒＲ
ｕＯ 3よりなる群から選ばれた少なくとも１種を含むも
のとされる。
【００４９】本発明の容量素子の形成方法のさらに他の
好ましい例では、前記強誘電体層が、Ｐｂ（Ｚｒ1-x，
Ｔｉx）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9および（ＢａxＳ
ｒ1-x）ＴｉＯ3よりなる群から選ばれた１種を含むもの
とされる。
好ましい例では、前記強誘電体層が、Ｐｂ（Ｚｒ1-x，
Ｔｉx）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9および（ＢａxＳ
ｒ1-x）ＴｉＯ3よりなる群から選ばれた１種を含むもの
とされる。
【００５０】本発明の容量素子の形成方法のさらに他の
好ましい例では、弗素を構成元素に含む前記ガスは、Ｃ
Ｆ4、ＣＨＦ3、Ｃ4Ｆ8およびＣ5Ｆ8よりなる群から選ば
れた１種とされる。
好ましい例では、弗素を構成元素に含む前記ガスは、Ｃ
Ｆ4、ＣＨＦ3、Ｃ4Ｆ8およびＣ5Ｆ8よりなる群から選ば
れた１種とされる。
【００５１】なお、前記バリア層の下にある前記絶縁層
が、導電性プラグを含んでおり、その導電性プラグの上
端が前記バリア層に接触しているのが好ましい。
が、導電性プラグを含んでおり、その導電性プラグの上
端が前記バリア層に接触しているのが好ましい。
【００５２】
【発明の実施の形態】以下、本発明の好適な実施の形態
について添付図面を参照しながら説明する。
について添付図面を参照しながら説明する。
【００５３】図１〜図４は、本発明の一実施形態の容量
素子の形成方法の各工程を示す要部断面図である。
素子の形成方法の各工程を示す要部断面図である。
【００５４】この形成方法では、各メモリセルの容量素
子の上部電極と下部電極をそれぞれＲｕ膜で形成し、強
誘電体層をＰＺＴで形成している。使用するマスクは、
パターン化したＳｉＯ2層である。
子の上部電極と下部電極をそれぞれＲｕ膜で形成し、強
誘電体層をＰＺＴで形成している。使用するマスクは、
パターン化したＳｉＯ2層である。
【００５５】まず最初に、図１（ａ）に示す構成を形成
する。この構成では、図１（ａ）に示すように、メモリ
セルのＭＯＳトランジスタ（図示せず）のソース・ドレ
イン領域２が表面に形成されたＳｉ基板１を備えてい
る。Ｓｉ基板１の上には、ソース・ドレイン領域２を覆
う厚い層間絶縁層４が形成されている。層間絶縁層４の
中には、Ｗよりなるコンタクト・プラグ３が形成されて
おり、そのコンタクト・プラグ３の下端はソース・ドレ
イン領域２に接触している。当該メモリセルの容量素子
は、層間絶縁層４の上に形成される。
する。この構成では、図１（ａ）に示すように、メモリ
セルのＭＯＳトランジスタ（図示せず）のソース・ドレ
イン領域２が表面に形成されたＳｉ基板１を備えてい
る。Ｓｉ基板１の上には、ソース・ドレイン領域２を覆
う厚い層間絶縁層４が形成されている。層間絶縁層４の
中には、Ｗよりなるコンタクト・プラグ３が形成されて
おり、そのコンタクト・プラグ３の下端はソース・ドレ
イン領域２に接触している。当該メモリセルの容量素子
は、層間絶縁層４の上に形成される。
【００５６】層間絶縁層４の上には、Ｔｉ層５（厚さ：
２０ｎｍ）、ＴｉＮ層６（厚さ：５０ｎｍ）、Ｒｕ層７
（厚さ：１００ｎｍ）、ＰＺＴ層８（厚さ：２００ｎ
ｍ）、Ｒｕ層９（厚さ：１００ｎｍ）がこの順に積層形
成されている。最下位にあるＴｉ層５は、コンタクト・
プラグ３の上端に接触している。
２０ｎｍ）、ＴｉＮ層６（厚さ：５０ｎｍ）、Ｒｕ層７
（厚さ：１００ｎｍ）、ＰＺＴ層８（厚さ：２００ｎ
ｍ）、Ｒｕ層９（厚さ：１００ｎｍ）がこの順に積層形
成されている。最下位にあるＴｉ層５は、コンタクト・
プラグ３の上端に接触している。
【００５７】下位にあるＲｕ層７は容量素子の下部電
極、ＰＺＴ層８はその誘電体、上位にあるＲｕ層９はそ
の上部電極となる。ＴｉＮ層６とＴｉ層５は、Ｒｕ層７
と層間絶縁層４との密着性を向上させる役割と、ＰＺＴ
層８からのＯとＰｂの拡散を防止する「バリア」の役割
を果たす。
極、ＰＺＴ層８はその誘電体、上位にあるＲｕ層９はそ
の上部電極となる。ＴｉＮ層６とＴｉ層５は、Ｒｕ層７
と層間絶縁層４との密着性を向上させる役割と、ＰＺＴ
層８からのＯとＰｂの拡散を防止する「バリア」の役割
を果たす。
【００５８】次に、図１（ｂ）に示すように、最上位に
あるＲｕ層９の上に、マスクとなるＳｉＯ2層１０（厚
さ：４００ｎｍ）を形成した後、所定形状にパターニン
グする。この時、ＳｉＯ2層１０の厚さは、これから行
うドライエッチング・プロセスに十分耐えるようにす
る、換言すれば、それらのプロセスの終了まで十分な厚
さが残存する程度に大きく設定する必要がある。４００
ｎｍ程度より厚くても問題はないが、被エッチング層の
厚さに応じて最適な厚さに設定するのが好ましい。被エ
ッチング層の厚さに応じて最適な厚さは異なる。
あるＲｕ層９の上に、マスクとなるＳｉＯ2層１０（厚
さ：４００ｎｍ）を形成した後、所定形状にパターニン
グする。この時、ＳｉＯ2層１０の厚さは、これから行
うドライエッチング・プロセスに十分耐えるようにす
る、換言すれば、それらのプロセスの終了まで十分な厚
さが残存する程度に大きく設定する必要がある。４００
ｎｍ程度より厚くても問題はないが、被エッチング層の
厚さに応じて最適な厚さに設定するのが好ましい。被エ
ッチング層の厚さに応じて最適な厚さは異なる。
【００５９】次に、図１（ｃ）に示すように、パターン
化されたＳｉＯ2層１０をマスクとして、上部電極用の
Ｒｕ層９のドライエッチングを行い、Ｒｕ層９を選択的
に除去する。このドライエッチング・プロセスでは、公
知のプラズマエッチング装置を使用する。エッチング条
件は、特開平８−７８３９６号公報に開示されているの
と同様に設定する。この際に使用するエッチングガスと
しては、特開平８−７８３９６号公報に開示されている
ように、Ｏ2とＣｌ2の混合ガスを用いる。このドライエ
ッチング・プロセスでは、Ｒｕ層９のＳｉＯ2層１０に
対するエッチング選択比は５程度であるから、Ｒｕ層９
のエッチングが終了したときのＳｉＯ2層１０の残存厚
さは、３８０ｎｍ程度となる。
化されたＳｉＯ2層１０をマスクとして、上部電極用の
Ｒｕ層９のドライエッチングを行い、Ｒｕ層９を選択的
に除去する。このドライエッチング・プロセスでは、公
知のプラズマエッチング装置を使用する。エッチング条
件は、特開平８−７８３９６号公報に開示されているの
と同様に設定する。この際に使用するエッチングガスと
しては、特開平８−７８３９６号公報に開示されている
ように、Ｏ2とＣｌ2の混合ガスを用いる。このドライエ
ッチング・プロセスでは、Ｒｕ層９のＳｉＯ2層１０に
対するエッチング選択比は５程度であるから、Ｒｕ層９
のエッチングが終了したときのＳｉＯ2層１０の残存厚
さは、３８０ｎｍ程度となる。
【００６０】そして、この形態を保ったままで、同じプ
ラズマエッチング装置を使用して、パターン化されたＳ
ｉＯ2層１０をマスクとして、図２（ａ）に示すよう
に、誘電体用のＰＺＴ層８をドライエッチングして選択
的に除去する。この際のエッチングガスとしては、ＰＺ
ＴとＳｉＯ2とのエッチング選択比が比較的大きく取れ
るもの、例えばＣＦ4とＯ2の混合ガスが有効である。こ
のドライエッチング・プロセスでは、ＰＺＴ層８のＳｉ
Ｏ2層１０に対するエッチング選択比は１程度であるか
ら、ＰＺＴ層８のエッチングが終了したときのＳｉＯ2
層１０の残存厚さは、１８０ｎｍ程度となる。
ラズマエッチング装置を使用して、パターン化されたＳ
ｉＯ2層１０をマスクとして、図２（ａ）に示すよう
に、誘電体用のＰＺＴ層８をドライエッチングして選択
的に除去する。この際のエッチングガスとしては、ＰＺ
ＴとＳｉＯ2とのエッチング選択比が比較的大きく取れ
るもの、例えばＣＦ4とＯ2の混合ガスが有効である。こ
のドライエッチング・プロセスでは、ＰＺＴ層８のＳｉ
Ｏ2層１０に対するエッチング選択比は１程度であるか
ら、ＰＺＴ層８のエッチングが終了したときのＳｉＯ2
層１０の残存厚さは、１８０ｎｍ程度となる。
【００６１】次に、パターン化されたＳｉＯ2層１０を
マスクとして、同じプラズマエッチング装置を使用し
て、図２（ｂ）に示すように、下部電極用のＲｕ層７を
ドライエッチングして選択的に除去する。このとき、上
部電極用のＲｕ層９のドライエッチングの場合と同様
に、Ｏ2とＣｌ2の混合ガスをエッチングガスとして用い
る。このドライエッチング・プロセスでは、Ｒｕ層７の
ＳｉＯ2層１０に対するエッチング選択比は５程度であ
るから、Ｒｕ層７のエッチングが終了したときのＳｉＯ
2層１０の残存厚さは、１６０ｎｍ程度となる。
マスクとして、同じプラズマエッチング装置を使用し
て、図２（ｂ）に示すように、下部電極用のＲｕ層７を
ドライエッチングして選択的に除去する。このとき、上
部電極用のＲｕ層９のドライエッチングの場合と同様
に、Ｏ2とＣｌ2の混合ガスをエッチングガスとして用い
る。このドライエッチング・プロセスでは、Ｒｕ層７の
ＳｉＯ2層１０に対するエッチング選択比は５程度であ
るから、Ｒｕ層７のエッチングが終了したときのＳｉＯ
2層１０の残存厚さは、１６０ｎｍ程度となる。
【００６２】次に、同じプラズマエッチング装置を使用
して、パターン化されたＳｉＯ2層１０をマスクとし
て、図２（ｃ）に示すように、ＴｉＮ層６とＴｉ層５を
続けてエッチングする。このときには、弗素（Ｆ）を含
んだガスをエッチングガスとして用いる。例えばＣＦ4
である。すると、ＴｉはＦとの反応で揮発性の反応生成
物を生じると共に、Ｓｉとも反応して揮発性の反応生成
物を生じる。したがって、ＴｉＮ層６とＴｉ層５を続け
てエッチングする間に、マスクとして使用していたＳｉ
Ｏ2層１０がエッチバックされる。このときのＴｉのＳ
ｉＯ2に対するエッチング選択比は３程度であるから、
厚さが５０ｎｍのＴｉＮ層６と厚さが２０ｎｍのＴｉ層
５がエッチングされる間に、厚さが１６０ｎｍ程度であ
ったＳｉＯ2層１０は完全に除去される。この時の状態
を図３（ａ）に示す。
して、パターン化されたＳｉＯ2層１０をマスクとし
て、図２（ｃ）に示すように、ＴｉＮ層６とＴｉ層５を
続けてエッチングする。このときには、弗素（Ｆ）を含
んだガスをエッチングガスとして用いる。例えばＣＦ4
である。すると、ＴｉはＦとの反応で揮発性の反応生成
物を生じると共に、Ｓｉとも反応して揮発性の反応生成
物を生じる。したがって、ＴｉＮ層６とＴｉ層５を続け
てエッチングする間に、マスクとして使用していたＳｉ
Ｏ2層１０がエッチバックされる。このときのＴｉのＳ
ｉＯ2に対するエッチング選択比は３程度であるから、
厚さが５０ｎｍのＴｉＮ層６と厚さが２０ｎｍのＴｉ層
５がエッチングされる間に、厚さが１６０ｎｍ程度であ
ったＳｉＯ2層１０は完全に除去される。この時の状態
を図３（ａ）に示す。
【００６３】これらのドライエッチング工程において使
用するエッチングガスの種類と、ＳｉＯ2に対するエッ
チング選択比の関係を表２に示す。
用するエッチングガスの種類と、ＳｉＯ2に対するエッ
チング選択比の関係を表２に示す。
【００６４】
【表２】
【００６５】ＴｉＮ層６とＴｉ層５をドライエッチング
するこのプロセスでは、ＲｕとＦとの間で揮発性の反応
生成物を生じない。したがって、ＴｉやＳｉＯ2に対す
るＲｕのエッチング選択比は１０以上という十分大きな
値が得られる。このため、上部、下部電極用のＲｕ層
９、７に対する悪影響はなく、それらの間のＰＺＴ層８
に対しても同様である。他方、層間絶縁層としてのＳｉ
Ｏ2層４に対するエッチング選択比は３程度であって低
いので、オーバーエッチング状態になると層間絶縁層と
してのＳｉＯ2層４のエッチング量が増えるという問題
がある。しかし、この問題は、エッチング中にＴｉの発
光をモニターすることでエッチング・プロセスの終点検
出を正確に行うことにより、抑制することが可能であ
る。例えば、層間絶縁層としてのＳｉＯ2層４のエッチ
ング量を問題が生じない程度（エッチング厚さ１００ｎ
ｍ以下）に抑えることは容易である。
するこのプロセスでは、ＲｕとＦとの間で揮発性の反応
生成物を生じない。したがって、ＴｉやＳｉＯ2に対す
るＲｕのエッチング選択比は１０以上という十分大きな
値が得られる。このため、上部、下部電極用のＲｕ層
９、７に対する悪影響はなく、それらの間のＰＺＴ層８
に対しても同様である。他方、層間絶縁層としてのＳｉ
Ｏ2層４に対するエッチング選択比は３程度であって低
いので、オーバーエッチング状態になると層間絶縁層と
してのＳｉＯ2層４のエッチング量が増えるという問題
がある。しかし、この問題は、エッチング中にＴｉの発
光をモニターすることでエッチング・プロセスの終点検
出を正確に行うことにより、抑制することが可能であ
る。例えば、層間絶縁層としてのＳｉＯ2層４のエッチ
ング量を問題が生じない程度（エッチング厚さ１００ｎ
ｍ以下）に抑えることは容易である。
【００６６】上述したようなドライエッチング工程を実
行することにより、図３（ａ）に示すように、上部電極
用Ｒｕ層９と、誘電体層用ＰＺＴ層８と、下部電極用Ｒ
ｕ層７と、バリア用ＴｉＮ層６およびＴｉ層５からなる
積層構造２０が得られる。こうして得られる積層構造２
０の中で、上部電極用Ｒｕ層９と誘電体層用ＰＺＴ層８
と下部電極用Ｒｕ層７がメモリセルの容量素子を構成す
る。先に述べた従来の方法とは異なり、ドライエッチン
グ工程の終了時には、マスクとして使用したＳｉＯ2層
１０は上部電極用Ｒｕ層９の上には存在しない。
行することにより、図３（ａ）に示すように、上部電極
用Ｒｕ層９と、誘電体層用ＰＺＴ層８と、下部電極用Ｒ
ｕ層７と、バリア用ＴｉＮ層６およびＴｉ層５からなる
積層構造２０が得られる。こうして得られる積層構造２
０の中で、上部電極用Ｒｕ層９と誘電体層用ＰＺＴ層８
と下部電極用Ｒｕ層７がメモリセルの容量素子を構成す
る。先に述べた従来の方法とは異なり、ドライエッチン
グ工程の終了時には、マスクとして使用したＳｉＯ2層
１０は上部電極用Ｒｕ層９の上には存在しない。
【００６７】その後、図３（ｂ）に示すように、基板１
の全体に容量素子のカバー膜としてＳｉＯ2層１１を形
成する。このＳｉＯ2層１１は、オゾン（Ｏ3）とテトラ
エトキシシラン（ＴＥＯＳ）を用いた常圧ＣＶＤ法によ
って形成する。ＳｉＯ2層１１の厚さは５００ｎｍ程度
とする。
の全体に容量素子のカバー膜としてＳｉＯ2層１１を形
成する。このＳｉＯ2層１１は、オゾン（Ｏ3）とテトラ
エトキシシラン（ＴＥＯＳ）を用いた常圧ＣＶＤ法によ
って形成する。ＳｉＯ2層１１の厚さは５００ｎｍ程度
とする。
【００６８】そして、図３（ｃ）に示すように、カバー
膜としてのＳｉＯ2層１１を上下に貫通するコンタクト
孔１２を形成する。コンタクト孔１２は、ＣＦ4をエッ
チングガスとして用いてＳｉＯ2層１１をドライエッチ
ングすることにより、形成する。コンタクト孔１２によ
り、上部電極用Ｒｕ層９が露出せしめられる。
膜としてのＳｉＯ2層１１を上下に貫通するコンタクト
孔１２を形成する。コンタクト孔１２は、ＣＦ4をエッ
チングガスとして用いてＳｉＯ2層１１をドライエッチ
ングすることにより、形成する。コンタクト孔１２によ
り、上部電極用Ｒｕ層９が露出せしめられる。
【００６９】この時のコンタクト孔１２の深さは、カバ
ー膜としてのＳｉＯ2層１１の厚さに等しいので、５０
０ｎｍ程度となる。つまり、コンタクト孔１２の直径を
０．４μｍとした場合でも、そのアスペクト比は１．２
５程度に抑制される。
ー膜としてのＳｉＯ2層１１の厚さに等しいので、５０
０ｎｍ程度となる。つまり、コンタクト孔１２の直径を
０．４μｍとした場合でも、そのアスペクト比は１．２
５程度に抑制される。
【００７０】最後に、図４に示すように、カバー膜とし
てのＳｉＯ2層１１の上に、ＤＣスパッタ法により配線
用のＡｌ層１３を形成する。Ａｌ層１３は、コンタクト
孔１２を介して上部電極用Ｒｕ層９に接触する。Ａｌ層
１３は、ＰＺＴ層８を劣化させないようにＤＣスパッタ
法で形成する。これは、上述した従来の方法とは異な
り、コンタクト孔１２のアスペクト比が１．２５程度に
抑えられるため、Ａｌ層１３を形成するに際してＤＣス
パッタ法等のＰＺＴ層８を劣化させない方法を適用でき
るからである。
てのＳｉＯ2層１１の上に、ＤＣスパッタ法により配線
用のＡｌ層１３を形成する。Ａｌ層１３は、コンタクト
孔１２を介して上部電極用Ｒｕ層９に接触する。Ａｌ層
１３は、ＰＺＴ層８を劣化させないようにＤＣスパッタ
法で形成する。これは、上述した従来の方法とは異な
り、コンタクト孔１２のアスペクト比が１．２５程度に
抑えられるため、Ａｌ層１３を形成するに際してＤＣス
パッタ法等のＰＺＴ層８を劣化させない方法を適用でき
るからである。
【００７１】以上説明したように、本発明の上記実施形
態の容量素子の形成方法では、バリア用のＴｉＮ層６と
Ｔｉ層５を選択的に除去するドライエッチング工程にお
いて、Ｆを構成元素に含むガスを用い、バリア用のＴｉ
Ｎ層６とＴｉ層５を除去するエッチング作用によってマ
スクのＳｉＯ2層１０がエッチバックされて消滅せしめ
られる。このため、容量素子の上部電極に達するコンタ
クト孔１２のアスペクト比を、マスク用のＳｉＯ2層１
０の残存厚さの分だけ低減することができる。よって、
ＤＣスパッタ法のような、容量素子を劣化させないが、
コンタクト孔１２の埋め込み性あるいは段差被覆性が劣
る方法によって、上部電極接続用のＡｌ配線層１３を形
成することが可能となる。つまり、誘電体として強誘電
体材料を用いた微細な（例えば１μｍ以下の）容量素子
を得ることができる。
態の容量素子の形成方法では、バリア用のＴｉＮ層６と
Ｔｉ層５を選択的に除去するドライエッチング工程にお
いて、Ｆを構成元素に含むガスを用い、バリア用のＴｉ
Ｎ層６とＴｉ層５を除去するエッチング作用によってマ
スクのＳｉＯ2層１０がエッチバックされて消滅せしめ
られる。このため、容量素子の上部電極に達するコンタ
クト孔１２のアスペクト比を、マスク用のＳｉＯ2層１
０の残存厚さの分だけ低減することができる。よって、
ＤＣスパッタ法のような、容量素子を劣化させないが、
コンタクト孔１２の埋め込み性あるいは段差被覆性が劣
る方法によって、上部電極接続用のＡｌ配線層１３を形
成することが可能となる。つまり、誘電体として強誘電
体材料を用いた微細な（例えば１μｍ以下の）容量素子
を得ることができる。
【００７２】（変形例）上記の実施形態では、エッチン
グ用のマスクとしてＳｉＯ2層を使用しているが、本発
明はこれには限定されない。ＳｉＯ2層に代えて、他の
材料、例えばＴｉＮの層を使用することも可能である。
この場合、ＴｉＮが導電体であるため、マスクとしての
ＴｉＮ層を除去しなくとも、コンタクト孔が深くなると
いう上記従来方法の問題は発生しない。しかし、容量素
子２０の特性向上のために、通常、容量素子２０の形成
後にこれを酸素ガス中で熱処理するという工程が用いら
れる。その際に、マスクとしてのＴｉＮ層が上部電極上
に残存していると、熱処理中にそのＴｉＮ層が酸化され
て上部電極から剥離するという現象が生ずる。従って、
エッチング用のマスクとしてＴｉＮ層を使用する場合で
あっても、本発明の形成方法にしたがってマスクとして
のＴｉＮ層を除去しておくことは同様に可能であり、ま
た有効である。
グ用のマスクとしてＳｉＯ2層を使用しているが、本発
明はこれには限定されない。ＳｉＯ2層に代えて、他の
材料、例えばＴｉＮの層を使用することも可能である。
この場合、ＴｉＮが導電体であるため、マスクとしての
ＴｉＮ層を除去しなくとも、コンタクト孔が深くなると
いう上記従来方法の問題は発生しない。しかし、容量素
子２０の特性向上のために、通常、容量素子２０の形成
後にこれを酸素ガス中で熱処理するという工程が用いら
れる。その際に、マスクとしてのＴｉＮ層が上部電極上
に残存していると、熱処理中にそのＴｉＮ層が酸化され
て上部電極から剥離するという現象が生ずる。従って、
エッチング用のマスクとしてＴｉＮ層を使用する場合で
あっても、本発明の形成方法にしたがってマスクとして
のＴｉＮ層を除去しておくことは同様に可能であり、ま
た有効である。
【００７３】また、エッチング用のマスクをＳｉＮ、Ｓ
ｉＯＮ、ＴｉＯ2等で形成しても、上記実施形態と同様
の作用効果が得られる。
ｉＯＮ、ＴｉＯ2等で形成しても、上記実施形態と同様
の作用効果が得られる。
【００７４】上記実施形態では、バリア層としてはＴｉ
Ｎ層とＴｉ層の組み合わせを用いているが、本発明はこ
れには限定されない。バリア層の材料や層構造は任意で
あり、例えばＴａＮ層のみとしてもよい。
Ｎ層とＴｉ層の組み合わせを用いているが、本発明はこ
れには限定されない。バリア層の材料や層構造は任意で
あり、例えばＴａＮ層のみとしてもよい。
【００７５】上記実施形態では、上部電極、下部電極と
もにＲｕで形成しているが、本発明はこれには限定され
ない。Ｒｕ以外の任意の電極材料を使用できる。例え
ば、Ｒｕの酸化物で形成してもよいし、ＰｔやＩｒで形
成してもよい。ＰｔやＩｒの酸化物で形成してもよい。
下部電極の下に配置されるバリア層がＴｉ系の材料を用
いていれば、いずれの電極材料も有効である。
もにＲｕで形成しているが、本発明はこれには限定され
ない。Ｒｕ以外の任意の電極材料を使用できる。例え
ば、Ｒｕの酸化物で形成してもよいし、ＰｔやＩｒで形
成してもよい。ＰｔやＩｒの酸化物で形成してもよい。
下部電極の下に配置されるバリア層がＴｉ系の材料を用
いていれば、いずれの電極材料も有効である。
【００７６】上記実施形態では、強誘電体材料としてＰ
ＺＴを用いているが、これを他の強誘電体材料、例えば
ＳｒＢｉ2Ｔａ2Ｏ9、（ＢａxＳｒ1-x）ＴｉＯ3として
も、上記実施形態の場合と全く同様の作用効果が得られ
る。
ＺＴを用いているが、これを他の強誘電体材料、例えば
ＳｒＢｉ2Ｔａ2Ｏ9、（ＢａxＳｒ1-x）ＴｉＯ3として
も、上記実施形態の場合と全く同様の作用効果が得られ
る。
【００７７】
【発明の効果】以上説明したように、本発明の容量素子
の形成方法によれば、容量素子の上部電極に達するコン
タクト孔のアスペクト比を低減できる。このため、ＤＣ
スパッタ法のような、コンタクト孔の埋め込み性あるい
は段差被覆性が劣る方法で配線層を形成できる。その結
果、誘電体として強誘電体材料を用いた微細な容量素子
が得られる。
の形成方法によれば、容量素子の上部電極に達するコン
タクト孔のアスペクト比を低減できる。このため、ＤＣ
スパッタ法のような、コンタクト孔の埋め込み性あるい
は段差被覆性が劣る方法で配線層を形成できる。その結
果、誘電体として強誘電体材料を用いた微細な容量素子
が得られる。
【図１】本発明の一実施形態の容量素子の形成方法の各
工程を示す要部断面図である。
工程を示す要部断面図である。
【図２】本発明の一実施形態の容量素子の形成方法の各
工程を示す要部断面図で、図１の続きである。
工程を示す要部断面図で、図１の続きである。
【図３】本発明の一実施形態の容量素子の形成方法の各
工程を示す要部断面図で、図２の続きである。
工程を示す要部断面図で、図２の続きである。
【図４】本発明の一実施形態の容量素子の形成方法の各
工程を示す要部断面図で、図３の続きである。
工程を示す要部断面図で、図３の続きである。
【図５】従来の容量素子の形成方法の各工程を示す要部
断面図である。
断面図である。
【図６】従来の容量素子の形成方法の各工程を示す要部
断面図で、図５の続きである。
断面図で、図５の続きである。
【図７】従来の容量素子の形成方法の各工程を示す要部
断面図で、図６の続きである。
断面図で、図６の続きである。
【図８】従来の容量素子の形成方法の各工程を示す要部
断面図で、図７の続きである。
断面図で、図７の続きである。
１ Ｓｉ基板 ２ ソース・ドレイン領域 ３ Ｗプラグ ４ 層間絶縁層（ＳｉＯ2） ５ Ｔｉ層（バリア） ６ ＴｉＮ層（バリア） ７ Ｒｕ層（下部電極） ８ ＰＺＴ層（誘電体） ９ Ｒｕ層（上部電極） １０ マスク層（ＳｉＯ2） １１ 容量素子カバー層（ＳｉＯ2） １２ コンタクト孔 １３ Ａｌ配線層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA05 DA00 DA01 DA04 DA11 DA16 DA26 DB03 DB08 EA05 EA06 EA07 EA28 EB02 EB03 5F083 AD21 AD49 GA30 JA14 JA15 JA17 JA38 JA39 JA40 JA43 JA45 JA56 MA04 MA05 MA06 MA17 MA18 PR03 PR07
Claims (7)
- 【請求項１】 （ａ） 絶縁層上にバリア層を形成する
工程と、 （ｂ）前記バリア層上に、下部電極層と強誘電体層と上
部電極層をこの順に積層形成する工程と、 （ｃ） 所望の容量素子のパターンを持つエッチング用
マスク層を前記上部電極層上に形成する工程と、 （ｄ） 前記マスク層を利用してドライエッチング法に
より前記上部電極層を選択的に除去する工程と、 （ｅ） 前記マスク層を利用してドライエッチング法に
より前記強誘電体層を選択的に除去する工程と、 （ｆ） 前記マスク層を利用してドライエッチング法に
より前記下部電極層を選択的に除去する工程と、 （ｇ） 前記マスク層を利用して、弗素（Ｆ）を構成元
素に含むガスを用いたドライエッチング法により前記バ
リア層を選択的に除去する工程とを備え、 前記工程（ｇ）では、前記バリア層を除去するエッチン
グ作用により、前記マスク層がエッチバックされて消滅
せしめられるようにした容量素子の形成方法。 - 【請求項２】 前記マスク層が、ＳｉＯ2、ＳｉＯ、Ｓ
ｉＮ、ＳｉＯＮ、ＴｉＮおよびＴｉＯ2よりなる群から
選ばれた１種から形成されている請求項１記載の容量素
子の形成方法。 - 【請求項３】 前記バリア層が、Ｔｉ、Ｔｉの化合物、
ＴａおよびＴａの化合物よりなる群から選ばれた少なく
とも１種から形成される請求項１または２に記載の容量
素子の形成方法。 - 【請求項４】 前記下部電極層および前記上部電極層
が、Ｒｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、ＰｔおよびＳｒＲ
ｕＯ3よりなる群から選ばれた少なくとも１種を含んで
いる請求項１〜３のいずれか１に記載の容量素子の形成
方法。 - 【請求項５】 前記強誘電体層が、Ｐｂ（Ｚｒ1-x，Ｔ
ｉx）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9および（ＢａxＳｒ1-x）
ＴｉＯ3よりなる群から選ばれた１種を含む請求項１〜
４のいずれか１に記載の容量素子の形成方法。 - 【請求項６】 弗素を構成元素に含む前記ガスは、ＣＦ
4、ＣＨＦ3、Ｃ4Ｆ8およびＣ5Ｆ8よりなる群から選ばれ
た１種である請求項１〜５のいずれか１に記載の容量素
子の形成方法。 - 【請求項７】 前記バリア層の下にある前記絶縁層が、
導電性プラグを含んでおり、その導電性プラグの上端が
前記バリア層に接触している請求項１〜６のいずれか１
に記載の容量素子の形成方法。
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