JP4674747B2 - Ｒｒａｍに応用するための単一マスクｐｔ／ｐｃｍｏ／ｐｔスタックのエッチングプロセス - Google Patents

Ｒｒａｍに応用するための単一マスクｐｔ／ｐｃｍｏ／ｐｔスタックのエッチングプロセス Download PDF

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Description

本発明は、ＲＲＡＭ（抵抗ランダムアクセスメモリ）に応用するためのＰｔ／ＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）／Ｐｔスタックドライエッチングプロセスに関するが、本発明の方法は、ＤＲＡＭＳ、キャパシタ、センサ、光ディスプレイ、光スイッチ、トランスデューサ、イメージャ、および他の磁気デバイスの製造にも用いられ得る。
（発明の背景）
ＰＣＭＯ金属酸化物は、ドライエッチングプロセスによってエッチングするにはひどく硬質である。ＰＣＭＯエッチングは、クロリンおよびアルゴンを使用するが、商業的に利用するにはエッチング速度が過度に遅く、プロセスにおいて用いられるマスクが不安定であり、損傷を免れないことが報告されている。ＰＣＭＯ層は、純アルゴンを用いてスパッタリングされているが、マスク材料および下に位置する任意の層と比較すると、ＰＣＭＯ層のエッチングの選択性に乏しいという点で、同じ問題の多くが生じることも報告されている。
本発明の目的は、Ｐｔ／ＰＣＭＯ／Ｐｔスタックをドライエッチングする方法を提供することである。
本発明の別の目的は、単一のハードマスクを用いてＰｔ／ＰＣＭＯ／Ｐｔスタックをドライエッチングして、クリーンなサイドウォールおよびフィールドを提供することである。
本発明のさらなる目的は、ＲＲＡＭに応用するため、特に、ＰＣＭＯ層を有するＲＲＡＭ、またはその中にドーピングされたＰＣＭＯ層を有するＲＲＡＭを作製するためのハードマスクおよび下に位置する層にわたって高い選択性を示すＰｔ／ＰＣＭＯ／Ｐｔスタックをドライエッチングする方法を提供することである。
本発明による方法は、Ｐｒ１−ｘＣａｘＭｎＯ３層としてのＰＣＭＯ層を含む積層構造を単一マスクを用いてドライエッチングする方法であって、基板を準備するステップと、該基板上にバリア層を堆積するステップと、該バリア層上にＰｔからなる下部電極を堆積するステップと、該下部電極上にＰＣＭＯ層を堆積するステップと、該ＰＣＭＯ層上にＰｔからなる上部電極を堆積するステップと、該上部電極上にハードマスク層を堆積するステップと、該ハードマスク層上にフォトレジストを付与し、該フォトレジスト層をパターニングするステップと、該パターニングしたフォトレジスト層をマスクとして、該ハードマスク層をエッチングするステップと、該エッチングしたハードマスク層を該単一マスクとして用いて該上部電極をドライエッチングするステップと、該エッチングしたハードマスク層を該単一マスクとして用いて複数ステップのエッチングプロセスで該ＰＣＭＯ層をドライエッチングするステップと、該エッチングしたハードマスク層を該単一マスクとして用いて該下部電極をドライエッチングするステップとを包含し、該エッチングしたハードマスク層を該単一マスクとして用いて該ＰＣＭＯ層をドライエッチングするステップでは、Ａｒ、Ｏ２および塩素含有ガスからなるエッチング化学物質を用いて該ＰＣＭＯ層をエッチングする第１のエッチング処理を行い、その後、ＡｒおよびＯ２からなるエッチング化学物質を用いて該ＰＣＭＯ層をエッチングする第２のエッチング処理を行い、それにより上記目的を達成する。
前記上部電極をドライエッチングするステップは、Ａｒと、Ｏ２と、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いてエッチングするステップを包含し、該混合ガスにおける酸素の容量パーセンテージは、１％〜５０％の範囲、あるいは、５％〜３０％の範囲であり、該混合ガスにおけるＡｒの容量パーセンテージは、５％〜８０％の範囲、あるいは、４０％〜８０％の範囲であり、該混合ガスにおける残りのガス成分はＣｌ含有ガスからなっていてもよい。
前記上部電極をドライエッチングするステップは、１ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力、あるいは、３ｍＴｏｒｒ〜１０ｍＴｏｒｒの圧力で、４００Ｗ〜１０００Ｗのマイクロ波電力で、１０Ｗ〜１０００Ｗの基板ＲＦバイアス電力で、および−５０℃〜５００℃の基板温度で、２０ｓｃｃｍ〜１００ｓｃｃｍのガス流速、あるいは、４０ｓｃｃｍ〜７０ｓｃｃｍのガス流速で、該上部電極をドライエッチングするステップを包含してもよい。
前記第１のエッチング処理および前記第２のエッチング処理は、前記ＰＣＭＯ層がエッチングされるまで交互に行われてもよい。
前記第１のエッチング処理は、Ａｒと、Ｏ２と、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いて、該ＰＣＭＯ層をエッチングするステップを包含し、該混合ガスにおける酸素の容量パーセンテージは１％〜５０％の範囲、あるいは、５％〜３０％の範囲であり、該混合ガスにおけるＡｒの容量パーセンテージは５％〜８０％の範囲、あるいは、４０％〜８０％の範囲であり、該混合ガスにおける残りのガス成分はＣｌ含有ガスからなり、かつ、該第１のエッチング処理は、１ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力、あるいは、３ｍＴｏｒｒ〜１０ｍＴｏｒｒの圧力で、４００Ｗ〜１０００Ｗのマイクロ波電力で、１０Ｗ〜１０００Ｗの基板ＲＦバイアス電力で、および−５０℃〜５００℃の基板温度で、２０ｓｃｃｍ〜１００ｓｃｃｍの範囲、あるいは、４０ｓｃｃｍ〜７０ｓｃｃｍの範囲のガス流速で、該ＰＣＭＯ層をエッチングするステップをさらに包含してもよい。
前記第２のエッチング処理では、ＡｒおよびＯ２からなる混合ガスを用い、該混合ガスにおける酸素の容量パーセンテージは１％〜５０％の範囲、あるいは、５％〜３０％の範囲であり、該混合ガスにおけるＡｒの容量パーセンテージは５％〜８０％の範囲、あるいは、４０％〜８０％の範囲であり、該第２のエッチング処理は、１ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力、あるいは、３ｍＴｏｒｒ〜１０ｍＴｏｒｒの圧力で、４００Ｗ〜１０００Ｗのマイクロ波電力で、１０Ｗ〜１０００Ｗの基板ＲＦバイアス電力で、および−５０℃〜５００℃の基板温度で、２０ｓｃｃｍ〜１００ｓｃｃｍの範囲、あるいは、４０ｓｃｃｍ〜７０ｓｃｃｍの範囲のガス流速で、該ＰＣＭＯ層をエッチングするステップをさらに包含してもよい。
前記下部電極をドライエッチングするステップは、Ａｒと、Ｏ２と、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いて該下部電極をエッチングするステップを備え、該混合ガスにおける酸素の容量パーセンテージは１％〜５０％の範囲、あるいは、５％〜３０％の範囲であり、該混合ガスにおけるＡｒの容量パーセンテージは５％〜８０％の範囲、あるいは、４０％〜８０％の範囲であり、該混合ガスにおける残りのガス成分は、Ｃｌ含有ガスからなっていてもよい。
前記下部電極をドライエッチングするステップは、１ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力、あるいは、３ｍＴｏｒｒ〜１０ｍＴｏｒｒの圧力で、４００Ｗ〜１０００Ｗのマイクロ波電力で、１０Ｗ〜１０００Ｗの基板ＲＦバイアス電力で、および−５０℃〜５００℃の基板温度で、２０ｓｃｃｍ〜１００ｓｃｃｍのガス流速、あるいは、４０ｓｃｃｍ〜７０ｓｃｃｍのガス流速で、該下部電極をエッチングするステップを包含してもよい。
前記上部電極と前記ハードマスク層との間に５ｎｍ〜５０ｎｍの範囲の厚さを有するＴｉの層をさらに堆積して、該ハードマスク層の接着力を強化するステップをさらに包含してもよい。
本発明に係る方法は、Ｐｒ１−ｘＣａｘＭｎＯ３層としてのＰＣＭＯ層を含む積層構造を単一マスクを用いてドライエッチングする方法であって、基板を準備するステップと、該基板上にバリア層を堆積するステップと、該バリア層上にＰｔからなる下部電極を堆積するステップと、該下部電極上にＰＣＭＯ層を堆積するステップと、該ＰＣＭＯ層上にＰｔからなる上部電極を堆積するステップと、該上部電極上にハードマスク層を堆積するステップと、該ハードマスク層上にフォトレジストを付与し、該フォトレジスト層をパターニングするステップと、該パターニングされたフォトレジスト層をマスクとして、該ハードマスク層をエッチングするステップと、該エッチングしたハードマスク層を該単一マスクとして用いて該上部電極をドライエッチングするステップと、該エッチングしたハードマスク層を該単一マスクとして用いて複数ステップのエッチングプロセスで該ＰＣＭＯ層をドライエッチングするステップであって、Ａｒ、Ｏ２、および塩素含有ガスからなるエッチング化学物質を用いる第１のエッチング処理と、ＡｒおよびＯ２からなるエッチング化学物質を用いる第２のエッチング処理とを行うステップと、該エッチングしたハードマスク層を該単一マスクとして用いて該下部電極をドライエッチングするステップと、を包含し、該上部電極および該下部電極をドライエッチングするエッチング処理、ならびに該ＰＣＭＯ層をエッチングする第１のエッチング処理では、Ａｒと、Ｏ２と、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用い、該混合ガスにおける酸素の容量パーセンテージは１％〜５０％の範囲、あるいは５％〜３０％の範囲であり、該混合ガスにおけるＡｒの容量パーセンテージは５％〜８０％の範囲、あるいは４０％から８０％の範囲であり、該混合ガスにおける残りのガス成分は、Ｃｌ含有ガスからなり、それにより上記目的を達成する。
前記上部電極および前記下部電極をドライエッチングするエッチング処理、ならびに前記ＰＣＭＯ層をエッチングする第１のエッチング処理は、１ｍＴｏｒｒ〜５０ｍＴｏｒｒ、あるいは、３ｍＴｏｒｒ〜１０ｍＴｏｒｒの圧力で、４００Ｗ〜１０００Ｗのマイクロ波電力で、１０Ｗ〜１０００Ｗの基板ＲＦバイアス電力で、および−５０℃〜５００℃の基板温度で、２０ｓｃｃｍ〜１００ｓｃｃｍのガス流速、あるいは、４０ｓｃｃｍ〜７０ｓｃｃｍのガス流速で行われるステップを包含してもよい。
前記第２のエッチング処理では、ＡｒおよびＯ２からなる混合ガスを用い、該混合ガスにおける酸素の容量パーセンテージは１％〜５％の範囲、あるいは、５％〜３０％の範囲であり、該混合ガスにおけるＡｒの容量パーセンテージは５％〜８０％の範囲、あるいは、４０％〜８０％の範囲であり、該第２のエッチング処理は、２０ｓｃｃｍ〜１００ｓｃｃｍのガス流速、あるいは、４０ｓｃｃｍ〜７０ｓｃｃｍのガス流速を、１ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力、あるいは、３ｍＴｏｒｒ〜１０ｍＴｏｒｒの圧力で、４００Ｗ〜１０００Ｗのマイクロ波電力で、１０Ｗ〜１０００Ｗである基板ＲＦバイアス電力で、および−５０℃〜５００℃の基板温度で行われるステップをさらに包含してもよい。
前記第１のエッチング処理および前記第２のエッチング処理は、前記ＰＣＭＯ層がエッチングされるまで交互に適用されてもよい。
前記上部電極と前記ハードマスク層との間に５ｎｍ〜５０ｎｍの範囲の厚さを有するＴｉの層をさらに堆積して、該ハードマスク層の接着力を強化するステップをさらに包含してもよい。
（発明の要旨）
ＰＣＭＯ層を含む積層構造（ＰＣＭＯスタック）をドライエッチングする方法は、基板を準備するステップと、バリア層を堆積するステップと、下部電極を堆積するステップと、ＰＣＭＯ層を堆積するステップと、上部電極を堆積するステップと、ハードマスク層を堆積するステップと、フォトレジストを付与してパターニングするステップと、ハードマスク層をエッチングするステップと、該エッチングしたハードマスク層を用いて上部電極をドライエッチングするステップと、該エッチングしたハードマスク層を用いて複数ステップのエッチングプロセスでＰＣＭＯ層をドライエッチングするステップと、該エッチングしたハードマスク層を用いて下部電極をドライエッチングするステップであって、このドライエッチングするステップは、Ａｒ、Ｏ２、およびＣｌ含有ガスを含むエッチング化学物質を用いる、ステップとを包含する。
本発明のこの要旨および目的は、本発明の性質を迅速に理解できるように提供される。本発明は、以下に詳述される本発明の好ましい実施形態を図面と共に参照することにより、さらに詳細に理解され得る。
本発明によるエッチング方法は、Ｐｔ／ＰＣＭＯ／Ｐｔスタックをドライエッチングすることにより、単一のハードマスクを用いてクリーンなサイドウォールおよびフィールドを提供し、ＲＲＡＭに応用するため、特に、ＰＣＭＯ層を有するＲＲＡＭ、またはその中にドーピングされたＰＣＭＯ層を有するＲＲＡＭを作製するためのハードマスクおよび下に位置する層にわたって高い選択性を示すという利点がある。
（好ましい実施形態の詳細な説明）
本発明の方法は、単一のマスキングステップを用いてデバイスにおけるＰＣＭＯ層を含む積層構造をドライエッチングする技術を提供する。図１を参照して、本発明の方法は、一般に１０で示される。本発明の方法の最初のステップは、適切な基板を準備することであり、この基板は、シリコン、二酸化シリコン、またはポリシリコンであり得、かつ、複数の構造がこの基板に形成され得る（ブロック１２）。バリア層がこの基板上に堆積され（ブロック１４）、このバリア層材料は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮおよびＴｉＡｌからなる材料の群より選択される。ＩｒＯ２、ＲｕＯ２またはＹｘＢａ２Ｃｕ３Ｏ７−ｘ（ＹＢＣＯ）等のプラチナ、イリジウム、ルテニウム、および、イリジウムおよびルテニウムの酸化物からなる材料の群より選択された材料を用いて、下部電極が約３０ｎｍ〜５００ｎｍの厚さでバリア層上に作製される（ブロック１６）。ＰｒｘＣａ１−ｘＭｎＯ３（ＰＣＭＯ）層が約１０ｎｍ〜５００ｎｍの厚さで下部電極上に堆積される（ブロック１８）。Ｐｔ、Ｉｒ、Ｒｕ、およびこれらの導電性酸化物からなる材料の群から選択された材料で形成される上部電極がＰＣＭＯ層上に堆積され（ブロック２０）、約１０ｎｍ〜３００ｎｍの範囲の厚さを有する。ＴｉＮ、ＴｉＯ２、Ｔａ、ＴａＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮまたはＴｉＡｌ等のハードマスクが上部電極上に堆積される（ブロック２２）。ハードマスクの厚さは、約１０ｎｍ〜３００ｎｍである。本発明の方法の改変された実施形態において、上部電極とハードマスクとの間の接着力を強化するために約５ｎｍ〜５０ｎｍの範囲の厚さを有するＴｉの薄膜が用いられ得る。その後、フォトレジストがハードマスク上に堆積され、かつ、必要なパターンで現像される（ブロック２４）。従来技術を用いてハードマスクがエッチングされた（ブロック２６）後、ウェハにおいては、パターニングしたフォトレジストをマスクとしてエッチングされたハードマスクを単一マスクとして用いてＰｔ／ＰＣＭＯ／Ｐｔスタックをドライエッチングする準備を整える。
上部電極は、本発明の方法により、Ａｒ、Ｏ２、およびＣｌ２の混合ガスを使用してドライエッチングされ得る（ブロック２８）。Ｃｌ２ガスは、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、またはこれらの組み合わせと置換され得る。全ガス流速は、約２０ｓｃｃｍ〜１００ｓｃｃｍ、好ましくは、約４０ｓｃｃｍ〜７０ｓｃｃｍである。プロセス圧力は、約１ｍＴｏｒｒ〜５０ｍＴｏｒｒ、好ましい値は、約１ｍＴｏｒｒ〜１０ｍＴｏｒｒである。マイクロ波電力は約４００Ｗ〜１０００Ｗであり、基板ＲＦバイアス電力は約１０Ｗ〜１０００Ｗである。基板温度は、約−５０℃〜５００℃に維持される。ガス化学物質における酸素のパーセンテージは、約１％〜５０％の範囲であり、好ましくは、約５％〜３０％の範囲である。ガス化学物質におけるＡｒのパーセンテージは、約５％〜８０％の範囲であり、好ましくは、約４０％〜８０％の範囲である。残りのガス成分はＣｌ２からなる。
上部電極がエッチングされた後、ＰＣＭＯ層をエッチングするために同じプロセスが用いられ得る（ブロック３０）が、ＰＣＭＯエッチングについては、２ステップまたは複数のステップのエッチングプロセスが、より良好な結果をもたらすことがわかった。第１のエッチングステップにおいて、ＡｒおよびＯ２ならびに塩素含有ガスは、ＰＣＭＯ薄膜のほとんどを除去するために用いられるエッチング化学物質を含む。第１のＰＣＭＯエッチングステップに、上部電極をエッチングするために用いられたものと同じエッチングプロセスおよびパラメータが用いられる。第２のエッチングステップにおいて、ＡｒおよびＯ２は、ＰＣＭＯ層の残留物を除去するために用いられるエッチング化学物質を含む。これらの２つのステップは、各ステップにおいて用いられるエッチング時間が比較的短い場合に、繰返されるサイクルにおいて交互に適用され得る。Ａｒ、Ｃｌ２およびＯ２エッチング化学物質は、ＡｒおよびＯ２のみの雰囲気で用いる場合よりもエッチング速度が高いが、ＡｒおよびＯ２のみを用いることによって、すべての３つのガスをエッチング化学物質に用いた場合よりもクリーンなサイドウォールおよびフィールドがもたらされ、従って、結果として、デバイスは、より良いスループットレートを有し、かつ、従来技術で行われたように、ＰＣＭＯ層に単一ステップエッチングプロセスが用いられた場合に、より信頼できる性能特性を示す。第２のＰＣＭＯエッチングステップのパラメータは、塩素含有ガスが削除されること、従って、混合ガスの１００％がアルゴンおよび酸素であること以外は、第１のステップのものと同じである。ＰＣＭＯ層のエッチングが完了した後、下部電極は、上部電極をエッチングするために用いられたものと同じプロセスを用いてエッチングされ得る（ブロック３２）。ＰＣＭＯ含有デバイスは、その後、完成する（ブロック３４）。
本発明のドライエッチング方法は、Ｉｒ／ＰＣＭＯ／Ｉｒ、Ｒｕ／ＰＣＭＯ／Ｒｕ、ＩｒＯ２／ＰＣＭＯ／ＩｒＯ２、およびＲｕＯ２／ＰＣＭＯ／ＲｕＯ２キャパシタに適用され得る。キャパシタのＰｔ／ＰＣＭＯ／Ｐｔスタックがエッチングされた後、ＴｉＮハードマスクおよびバリア層は、従来技術のエッチング技術を用いてエッチングされ得る。ハードマスクおよびバリア層の両方に、Ｔｉ／ＴｉＮ／Ｐｔ（下部電極）／ＰＣＭＯ／Ｐｔ（上部電極）／Ｔｉ／ＴｉＮスタック等のほぼ同じ厚さの範囲の同じ材料を用いることが好ましく、これにより、単一のエッチングステップで、ハードマスクおよびバリア層のエッチングによる除去が可能になる。そうではなく、異種の材料が用いられた場合、所望の結果を得るために、複数のマスキングおよびエッチングステップが必要とされ得る。
発明の方法の別の実施形態において、デバイスを完成させるために必要な場合、ＴｉＮハードマスク層が上部電極上に残り得る。別の実施形態において、バリア層は、下部電極が形成される前にパターニングされ得、従って、別個のバリア層除去ステップの必要がなくなる。
図２および図３は、本発明の方法により作製された構造の例を示す。ドライエッチングシステムは、任意の従来技術、すなわち高密度プラズマリアクタで実行され得る。このようなリアクタのある例は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマリアクタである。この場合、プラズマのイオン密度およびイオンエネルギーは、ＥＣＲマイクロ波電力およびＲＦバイアス電力を調整することによって、独立して制御される。図２および図３のガス化学物質は、Ａｒ（４０％〜８０％）、Ｏ２（５％〜３０％）およびＣｌ２（３０％〜５０％）である。プロセス圧力は、１ｍＴｏｒｒ〜１０ｍＴｏｒｒである。マイクロ波電力は５００Ｗ〜８００Ｗであり、ＲＦバイアス電力は１００Ｗ〜４００Ｗである。エッチングは３つのステップで行われる。第１のステップは、Ｃｌ２、ＡｒおよびＯ２雰囲気を用いてＰｔ上部電極をエッチングし、第２のステップは、交互のサイクルを用いてＰＣＭＯ層をエッチングする（例えば、Ｃｌ２＋Ａｒ＋Ｏ２を用いてＰＣＭＯ層のバルクをエッチングし、その後、エッチングステップの間中、ＡｒおよびＯ２を用い、その際、Ａｒは、約９０％〜５０％の範囲であり、Ｏ２は、約１０％〜５０％の範囲である）。第３のステップは、上部電極をエッチングするために用いられたものと同じプロセスを用いて下部電極をエッチングする。第４のステップは、選択的ステップであり、従来のエッチング技術を用いてハードマスクおよびバリア層がエッチングされる。図２は、下部電極上のＰｔ／ＰＣＭＯストップ（ＴｉＮ（８０ｎｍ）／Ｐｔ（５０ｎｍ）／ＰＣＭＯ（１５０ｎｍ）／Ｐｔ（１５０ｎｍ）／Ｔｉ／Ｓｉのエッチングプロファイル）のスタックのエッチングのエッチングプロファイルを示し、図３は、Ｔｉバリア層上のＰｔ／ＰＣＭＯ／Ｐｔストップスタックのエッチング（ＴｉＮ（８０ｎｍ）／Ｐｔ（１２０ｎｍ）／ＰＣＭＯ（１８０ｎｍ）／Ｐｔ（１００ｎｍ）／Ｔｉ／Ｓｉのエッチングプロファイル）である。
本発明の方法の別の変形は、ＴｉＮ、ＴｉＯ２、Ｔａ、ＴａＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、またはＴｉＡｌを単一のハードマスクとして用いて、Ｐｔ／ＰＣＭＯ／Ｐｔ等の上部電極／ＰＣＭＯ／下部電極のスタックをエッチングする。
これまで、ＲＲＡＭに応用するための単一マスクＰｔ／ＰＣＭＯ／Ｐｔスタックのエッチングプロセスを開示してきた。本発明のさらなる変形および改変が添付の請求項の範囲にて定義された本発明の範囲内で成され得ることが理解される。
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
（要約）
本発明によるＰＣＭＯ層を含む積層構造（ＰＣＭＯスタック）をドライエッチングする方法は、基板を準備するステップと、バリア層を堆積するステップと、下部電極を堆積するステップと、ＰＣＭＯ層を堆積するステップと、上部電極を堆積するステップと、ハードマスク層を堆積するステップと、フォトレジストを付与しパターニングするステップと、ハードマスク層をエッチングするステップと、該エッチングしたハードマスク層を用いて上部電極をドライエッチングするステップと、該エッチングしたハードマスク層を用いてＰＣＭＯ層を複数ステップのエッチングプロセスでドライエッチングするステップと、該エッチングしたハードマスク層を用いて下部電極をドライエッチングするステップとを包含する。
図１は、本発明の方法のブロック図である。 図２は、ＴｉＮ／Ｐｔ／ＰＣＭＯ／Ｐｔ／Ｔｉ／Ｓｉスタックのエッチングプロファイルを示す。 図３は、ＴｉＮ／Ｐｔ／ＰＣＭＯ／Ｐｔ／Ｔｉ／Ｓｉスタックのエッチングプロファイルを示す。

Claims (14)

  1. Ｐｒ１−ｘＣａｘＭｎＯ３層としてのＰＣＭＯ層を含む積層構造を単一マスクを用いてドライエッチングする方法であって、
    基板を準備するステップと、
    該基板上にバリア層を堆積するステップと、
    該バリア層上にＰｔからなる下部電極を堆積するステップと、
    該下部電極上にＰＣＭＯ層を堆積するステップと、
    該ＰＣＭＯ層上にＰｔからなる上部電極を堆積するステップと、
    該上部電極上にハードマスク層を堆積するステップと、
    該ハードマスク層上にフォトレジストを付与し、該フォトレジスト層をパターニングするステップと、
    該パターニングしたフォトレジスト層をマスクとして、該ハードマスク層をエッチングするステップと、
    該エッチングしたハードマスク層を該単一マスクとして用いて該上部電極をドライエッチングするステップと、
    該エッチングしたハードマスク層を該単一マスクとして用いて複数ステップのエッチングプロセスで該ＰＣＭＯ層をドライエッチングするステップと、
    該エッチングしたハードマスク層を該単一マスクとして用いて該下部電極をドライエッチングするステップと
    を包含し、
    該エッチングしたハードマスク層を該単一マスクとして用いて該ＰＣＭＯ層をドライエッチングするステップでは、
    Ａｒ、Ｏ２および塩素含有ガスからなるエッチング化学物質を用いて該ＰＣＭＯ層をエッチングする第１のエッチング処理を行い、
    その後、ＡｒおよびＯ２からなるエッチング化学物質を用いて該ＰＣＭＯ層をエッチングする第２のエッチング処理を行う、方法。
  2. 前記上部電極をドライエッチングするステップは、Ａｒと、Ｏ２と、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いてエッチングするステップを包含し、該混合ガスにおける酸素の容量パーセンテージは、１％〜５０％の範囲、あるいは、５％〜３０％の範囲であり、該混合ガスにおけるＡｒの容量パーセンテージは、５％〜８０％の範囲、あるいは、４０％〜８０％の範囲であり、該混合ガスにおける残りのガス成分はＣｌ含有ガスからなる、請求項１に記載の方法。
  3. 前記上部電極をドライエッチングするステップは、１ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力、あるいは、３ｍＴｏｒｒ〜１０ｍＴｏｒｒの圧力で、４００Ｗ〜１０００Ｗのマイクロ波電力で、１０Ｗ〜１０００Ｗの基板ＲＦバイアス電力で、および−５０℃〜５００℃の基板温度で、２０ｓｃｃｍ〜１００ｓｃｃｍのガス流速、あるいは、４０ｓｃｃｍ〜７０ｓｃｃｍのガス流速で、該上部電極をドライエッチングするステップを包含する、請求項２に記載の方法。
  4. 前記第１のエッチング処理および前記第２のエッチング処理は、前記ＰＣＭＯ層がエッチングされるまで交互に行われる、請求項１に記載の方法。
  5. 前記第１のエッチング処理は、Ａｒと、Ｏ２と、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いて、該ＰＣＭＯ層をエッチングするステップを包含し、該混合ガスにおける酸素の容量パーセンテージは１％〜５０％の範囲、あるいは、５％〜３０％の範囲であり、該混合ガスにおけるＡｒの容量パーセンテージは５％〜８０％の範囲、あるいは、４０％〜８０％の範囲であり、該混合ガスにおける残りのガス成分はＣｌ含有ガスからなり、かつ、該第１のエッチング処理は、１ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力、あるいは、３ｍＴｏｒｒ〜１０ｍＴｏｒｒの圧力で、４００Ｗ〜１０００Ｗのマイクロ波電力で、１０Ｗ〜１０００Ｗの基板ＲＦバイアス電力で、および−５０℃〜５００℃の基板温度で、２０ｓｃｃｍ〜１００ｓｃｃｍの範囲、あるいは、４０ｓｃｃｍ〜７０ｓｃｃｍの範囲のガス流速で、該ＰＣＭＯ層をエッチングするステップをさらに包含する、請求項１に記載の方法。
  6. 前記第２のエッチング処理では、ＡｒおよびＯ２からなる混合ガスを用い、該混合ガスにおける酸素の容量パーセンテージは１％〜５０％の範囲、あるいは、５％〜３０％の範囲であり、該混合ガスにおけるＡｒの容量パーセンテージは５％〜８０％の範囲、あるいは、４０％〜８０％の範囲であり、該第２のエッチング処理は、１ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力、あるいは、３ｍＴｏｒｒ〜１０ｍＴｏｒｒの圧力で、４００Ｗ〜１０００Ｗのマイクロ波電力で、１０Ｗ〜１０００Ｗの基板ＲＦバイアス電力で、および−５０℃〜５００℃の基板温度で、２０ｓｃｃｍ〜１００ｓｃｃｍの範囲、あるいは、４０ｓｃｃｍ〜７０ｓｃｃｍの範囲のガス流速で、該ＰＣＭＯ層をエッチングするステップをさらに包含する、請求項１に記載の方法。
  7. 前記下部電極をドライエッチングするステップは、Ａｒと、Ｏ２と、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用いて該下部電極をエッチングするステップを備え、該混合ガスにおける酸素の容量パーセンテージは１％〜５０％の範囲、あるいは、５％〜３０％の範囲であり、該混合ガスにおけるＡｒの容量パーセンテージは５％〜８０％の範囲、あるいは、４０％〜８０％の範囲であり、該混合ガスにおける残りのガス成分は、Ｃｌ含有ガスからなる、請求項１に記載の方法。
  8. 前記下部電極をドライエッチングするステップは、１ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力、あるいは、３ｍＴｏｒｒ〜１０ｍＴｏｒｒの圧力で、４００Ｗ〜１０００Ｗのマイクロ波電力で、１０Ｗ〜１０００Ｗの基板ＲＦバイアス電力で、および−５０℃〜５００℃の基板温度で、２０ｓｃｃｍ〜１００ｓｃｃｍのガス流速、あるいは、４０ｓｃｃｍ〜７０ｓｃｃｍのガス流速で、該下部電極をエッチングするステップを包含する、請求項７に記載の方法。
  9. 前記上部電極と前記ハードマスク層との間に５ｎｍ〜５０ｎｍの範囲の厚さを有するＴｉの層をさらに堆積して、該ハードマスク層の接着力を強化するステップをさらに包含する、請求項１に記載の方法。
  10. Ｐｒ１−ｘＣａｘＭｎＯ３層としてのＰＣＭＯ層を含む積層構造を単一マスクを用いてドライエッチングする方法であって、
    基板を準備するステップと、
    該基板上にバリア層を堆積するステップと、
    該バリア層上にＰｔからなる下部電極を堆積するステップと、
    該下部電極上にＰＣＭＯ層を堆積するステップと、
    該ＰＣＭＯ層上にＰｔからなる上部電極を堆積するステップと、
    該上部電極上にハードマスク層を堆積するステップと、
    該ハードマスク層上にフォトレジストを付与し、該フォトレジスト層をパターニングするステップと、
    該パターニングされたフォトレジスト層をマスクとして、該ハードマスク層をエッチングするステップと、
    該エッチングしたハードマスク層を該単一マスクとして用いて該上部電極をドライエッチングするステップと、
    該エッチングしたハードマスク層を該単一マスクとして用いて複数ステップのエッチングプロセスで該ＰＣＭＯ層をドライエッチングするステップであって、Ａｒ、Ｏ２、および塩素含有ガスからなるエッチング化学物質を用いる第１のエッチング処理と、ＡｒおよびＯ２からなるエッチング化学物質を用いる第２のエッチング処理とを行うステップと、
    該エッチングしたハードマスク層を該単一マスクとして用いて該下部電極をドライエッチングするステップと、
    を包含し、
    該上部電極および該下部電極をドライエッチングするエッチング処理、ならびに該ＰＣＭＯ層をエッチングする第１のエッチング処理では、Ａｒと、Ｏ２と、Ｃｌ２、ＢＣｌ３、ＣＣｌ４、ＳｉＣｌ４、およびこれらの組み合わせからなるガスの群より選択されたガスとの混合ガスを用い、該混合ガスにおける酸素の容量パーセンテージは１％〜５０％の範囲、あるいは５％〜３０％の範囲であり、該混合ガスにおけるＡｒの容量パーセンテージは５％〜８０％の範囲、あるいは４０％から８０％の範囲であり、該混合ガスにおける残りのガス成分は、Ｃｌ含有ガスからなる、方法。
  11. 前記上部電極および前記下部電極をドライエッチングするエッチング処理、ならびに前記ＰＣＭＯ層をエッチングする第１のエッチング処理は、１ｍＴｏｒｒ〜５０ｍＴｏｒｒ、あるいは、３ｍＴｏｒｒ〜１０ｍＴｏｒｒの圧力で、４００Ｗ〜１０００Ｗのマイクロ波電力で、１０Ｗ〜１０００Ｗの基板ＲＦバイアス電力で、および−５０℃〜５００℃の基板温度で、２０ｓｃｃｍ〜１００ｓｃｃｍのガス流速、あるいは、４０ｓｃｃｍ〜７０ｓｃｃｍのガス流速で行われるステップを包含する、請求項１０に記載の方法。
  12. 前記第２のエッチング処理では、ＡｒおよびＯ２からなる混合ガスを用い、該混合ガスにおける酸素の容量パーセンテージは１％〜５％の範囲、あるいは、５％〜３０％の範囲であり、該混合ガスにおけるＡｒの容量パーセンテージは５％〜８０％の範囲、あるいは、４０％〜８０％の範囲であり、該第２のエッチング処理は、２０ｓｃｃｍ〜１００ｓｃｃｍのガス流速、あるいは、４０ｓｃｃｍ〜７０ｓｃｃｍのガス流速を、１ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力、あるいは、３ｍＴｏｒｒ〜１０ｍＴｏｒｒの圧力で、４００Ｗ〜１０００Ｗのマイクロ波電力で、１０Ｗ〜１０００Ｗである基板ＲＦバイアス電力で、および−５０℃〜５００℃の基板温度で行われるステップをさらに包含する、請求項１０に記載の方法。
  13. 前記第１のエッチング処理および前記第２のエッチング処理は、前記ＰＣＭＯ層がエッチングされるまで交互に適用される、請求項１０に記載の方法。
  14. 前記上部電極と前記ハードマスク層との間に５ｎｍ〜５０ｎｍの範囲の厚さを有するＴｉの層をさらに堆積して、該ハードマスク層の接着力を強化するステップをさらに包含する、請求項１０に記載の方法。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962648B2 (en) * 2003-09-15 2005-11-08 Global Silicon Net Corp. Back-biased face target sputtering
JP2005243808A (ja) * 2004-02-25 2005-09-08 Sharp Corp 半導体素子の製造方法
US7186658B2 (en) * 2004-05-24 2007-03-06 Winbond Electronics Corporation Method and resulting structure for PCMO film to obtain etching rate and mask to selectively by inductively coupled plasma
US7169637B2 (en) * 2004-07-01 2007-01-30 Sharp Laboratories Of America, Inc. One mask Pt/PCMO/Pt stack etching process for RRAM applications
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
US20060081466A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima High uniformity 1-D multiple magnet magnetron source
US7425504B2 (en) * 2004-10-15 2008-09-16 4D-S Pty Ltd. Systems and methods for plasma etching
US7482277B2 (en) * 2004-11-23 2009-01-27 Massachusetts Institute Of Technology Multilevel fabrication processing by functional regrouping of material deposition, lithography, and etching
KR100627633B1 (ko) 2005-06-30 2006-09-25 한국화학연구원 원자층 침착법을 이용한 비휘발성 ｒｒａｍ 소자용 니켈산화물 박막의 제조 방법
US20070084717A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile caching data storage
US20070084716A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile data storage
US20070105390A1 (en) * 2005-11-09 2007-05-10 Oh Travis B Oxygen depleted etching process
US8395199B2 (en) 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US8454810B2 (en) 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US7932548B2 (en) 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US20080011603A1 (en) * 2006-07-14 2008-01-17 Makoto Nagashima Ultra high vacuum deposition of PCMO material
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
TWI340473B (en) * 2007-01-12 2011-04-11 Winbond Electronics Corp Nonvolatile memory and fabrication method thereof
CN100495683C (zh) * 2007-06-04 2009-06-03 中国科学院物理研究所 一种制作电阻随机存储单元阵列的方法
US7618894B2 (en) * 2007-07-26 2009-11-17 Unity Semiconductor Corporation Multi-step selective etching for cross-point memory
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8034655B2 (en) * 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
JP5074583B2 (ja) * 2008-05-08 2012-11-14 パナソニック株式会社 不揮発性記憶素子の製造方法、および不揮発性記憶装置の製造方法
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US8227783B2 (en) 2009-07-13 2012-07-24 Seagate Technology Llc Non-volatile resistive sense memory with praseodymium calcium manganese oxide
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8377718B2 (en) 2010-11-10 2013-02-19 Micron Technology, Inc. Methods of forming a crystalline Pr1-xCaxMnO3 (PCMO) material and methods of forming semiconductor device structures comprising crystalline PCMO
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8466031B2 (en) 2011-05-27 2013-06-18 Micron Technology, Inc. Mixed valent oxide memory and method
US8592795B2 (en) * 2011-07-01 2013-11-26 Micron Technology, Inc. Multilevel mixed valence oxide (MVO) memory
US10003022B2 (en) 2014-03-04 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with conductive etch-stop layer
JP6163446B2 (ja) * 2014-03-27 2017-07-12 株式会社東芝 半導体装置の製造方法
CN106435634B (zh) * 2016-09-09 2018-10-09 武汉大学 一种用于熔盐净化烟气体系的惰性阳极
CN106381507B (zh) * 2016-09-09 2018-10-09 武汉大学 一种用于熔融三元碳酸盐电解体系的惰性阳极
CN116034456A (zh) 2020-09-03 2023-04-28 应用材料公司 选择性各向异性金属蚀刻

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280524A (ja) * 2001-03-16 2002-09-27 Nec Corp 容量素子の形成方法
JP2003068983A (ja) * 2001-06-28 2003-03-07 Sharp Corp 電気的にプログラム可能な抵抗特性を有する、クロストークが低いクロスポイントメモリ
JP2003197877A (ja) * 2001-09-26 2003-07-11 Sharp Corp 共有ビット線クロスポイントメモリアレイ
JP2003258201A (ja) * 2002-02-28 2003-09-12 Fujitsu Ltd 半導体装置の製造方法
JP2003282839A (ja) * 2002-03-27 2003-10-03 Seiko Epson Corp 強誘電体メモリ装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774004B1 (en) * 2003-03-17 2004-08-10 Sharp Laboratories Of America, Inc. Nano-scale resistance cross-point memory array
US6774054B1 (en) * 2003-08-13 2004-08-10 Sharp Laboratories Of America, Inc. High temperature annealing of spin coated Pr1-xCaxMnO3 thim film for RRAM application

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280524A (ja) * 2001-03-16 2002-09-27 Nec Corp 容量素子の形成方法
JP2003068983A (ja) * 2001-06-28 2003-03-07 Sharp Corp 電気的にプログラム可能な抵抗特性を有する、クロストークが低いクロスポイントメモリ
JP2003197877A (ja) * 2001-09-26 2003-07-11 Sharp Corp 共有ビット線クロスポイントメモリアレイ
JP2003258201A (ja) * 2002-02-28 2003-09-12 Fujitsu Ltd 半導体装置の製造方法
JP2003282839A (ja) * 2002-03-27 2003-10-03 Seiko Epson Corp 強誘電体メモリ装置の製造方法

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