JP6163446B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置の製造方法に関する。
半導体装置の製造工程において、例えば、難エッチング材料を含む金属酸化物と、下地膜の積層膜構造を有する場合に、下地膜のリセス等の問題を生ずることなく、難エッチング材料を含む金属酸化物を制御性良くエッチングすることは困難であった。
特開２００９−０７６７１１公報
Journal of Plasma and Fusion Research Vol.85, No.4 (2009), 185-192
半導体装置の製造工程において、難エッチング材料を含む金属酸化物と、下地膜の積層膜構造を有する場合に、難エッチング材料を含む金属酸化物を制御性良くエッチングすることが可能な半導体装置の製造方法を提供する。
本実施形態に係る半導体装置の製造方法は、実質的に酸素を含まない材料による第１膜と、第１膜上に形成されランタン、イットリウム、マグネシウム、鉄、コバルト、ニッケル、バリウムの少なくとも何れかを含む金属酸化物による第２膜と、を有する積層膜のうち、第２膜を、反応性イオンエッチング法を用いてエッチングする。このエッチングにおいて、エッチングガスとして三塩化ホウ素を含むガスを用いる第１処理と、エッチングガスとして不活性ガスを用い、バイアスパワーを第２膜のエッチング閾値エネルギー以上とする第２処理と、を交互に複数回繰り返し行うことと、前記第２膜が除去され、前記第１膜が露出した後には、前記第１膜上に前記第１処理に基づく堆積物が形成されており、前記第２処理の加工時間は、前記第２処理によるエッチングによって膜減りする前記堆積物が残存する範囲の時間に制御されること、を特徴とする。
（ａ）及び（ｂ）は実施形態における半導体装置の製造方法を工程順に示す縦断面図の一例 （ａ）〜（ｄ）は、実施形態における半導体装置の製造方法を工程順に示す縦断面図の一例 （ａ）は、第１処理におけるエッチングの実験内容を示す図、（ｂ）は、エッチングガスとして三塩化ホウ素を用いた場合と、アルゴンを用いた場合の実験結果を示す図 （ａ）及び（ｂ）は、第２処理におけるエッチングの実験内容を示す図
（実施形態）
以下、実施形態について、図面を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
図１（ａ）（ｂ）、図２（ａ）〜（ｄ）は、本実施形態における半導体装置の製造方法を工程順に示す縦断面図の一例である。図１（ａ）は本実施形態における処理の直前の半導体装置の構成を模式的に示す縦断面図の一例である。本実施形態は、半導体装置として、例えば、不揮発性半導体記憶装置であるフラットセルＮＡＮＤ型フラッシュメモリ装置に適用することができる。
半導体基板１０上には、例えば、絶縁膜１１、下層膜１２、金属酸化物１４、金属膜１６が積層して形成されている。半導体基板１０としては、例えばシリコン基板を用いることができる。また、半導体基板１０としては、シリコン等の基板上に、例えばシリコン酸化膜等の絶縁膜や導電膜等、又はそれらの積層膜が形成されている状態のものを用いても良い。また、例えばシリコン等の基板上にトランジスタ等の素子を形成した後、それら上部を絶縁膜で覆い、表面を平坦化した状態のものを用いても良い。
絶縁膜１１としては、例えばシリコン酸化膜を用いることができる。絶縁膜１１は、例えばフラットセルＮＡＮＤ型フラッシュメモリ装置のメモリセルゲートのトンネル膜として用いられる。
下層膜１２としては、実質的に酸素を含まない材料による膜、例えば、シリコン（Ｓｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及び、これらの窒化膜であるシリコン窒化膜（ＳｉＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等を用いることができる。下層膜１２は、例えばフラットセルＮＡＮＤ型フラッシュメモリ装置のメモリセルゲートの電荷蓄積層として用いられる。
金属酸化物１４としては、例えば難エッチング材料を含む金属酸化物を用いることができる。難エッチング材料としては、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、バリウム（Ｂａ）等が挙げられる。
難エッチング材料を含む金属酸化物としては、例えば酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、マグネシウム酸化物（ＭｇＯ）等の単一金属の酸化物、又はランタン含有アルミシリケート（ＬａＡｌＳｉＯｘ）、イットリウムアルミシリケート（ＹＡｌＳｉＯｘ）等の金属アルミシリケート等を挙げることができる。この場合、金属酸化物（例えばＬａＡｌＳｉＯｘ）は難エッチング材料（例えばＬａ）を含むため、金属酸化物は全体としても難エッチング材料となる。なお、金属酸化物を構成する元素の組成比は、特に制限されない。
難エッチング材料を含む金属酸化物は、例えばｈｉｇｈ−ｋ膜（高誘電率絶縁膜）として用いられる。ｈｉｇｈ−ｋ膜は、例えば、フラットセルＮＡＮＤ型フラッシュメモリ装置におけるメモリセルゲートの、金属/ｈｉｇｈ−ｋ膜/ポリシリコン膜/シリコン酸化膜/シリコン基板のスタック構造に用いられる。図１（ａ）（ｂ）、図２（ａ）〜（ｄ）に示す積層構造は、例えば、フラットセルＮＡＮＤ型フラッシュメモリ装置のメモリセルゲートに用いられる積層構造を模式的に示している。
金属膜１６としては、例えば、窒化タングステン（ＷＮ）とタングステン（Ｗ）の積層膜を用いることができる。金属膜１６は、例えばフラットセルＮＡＮＤ型フラッシュメモリ装置のメモリセルゲートの制御電極として用いられる。金属膜１６上には、マスク１８が形成されている。マスク１８としては、例えばリソグラフィ法によってパターニングされたレジスト膜を用いることができる。また、マスク１８としては、上述のレジスト膜に代えて、例えば、側壁転写法等のダブルパターニング法によって形成されたハードマスクを用いても良い。
次に、図１（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法による第１エッチングを施すことにより、金属膜１６にマスク１８のパターンを転写する。第１エッチングは、異方性条件の下で行い、金属膜１６をエッチングした後、金属酸化物１４上でストップさせる。
次に、図２（ａ）〜（ｄ）に示すように、引き続きＲＩＥ法を用いた第２エッチングを施すことにより、金属酸化物１４にマスク１８のパターンを転写する。第２エッチングは、金属酸化物１４を選択的にエッチング加工し、下層膜１２の膜減りを抑制しつつ、下層膜１２上でストップするように行う。
第２エッチングは、以下に説明する二つの処理（第１処理及び第２処理）を有し、この二つの処理を交互に複数回連続して繰り返すことにより実行される。
第１処理においては、以下の条件を用いたＲＩＥ法によるエッチングが施される。すなわち、エッチングガスとして三塩化ホウ素（ＢＣｌ３）ガスを用い、エッチング装置のバイアスパワーを下層膜１２のエッチング閾値エネルギー未満の領域（以下、低バイアス領域という）となるように設定する。エッチング装置としては、例えば誘導結合型（ICP：Inductively Coupled Plasma)エッチング装置を用いることができる。
第１処理においては、バイアスパワーは下層膜１２のエッチング閾値エネルギー未満（低バイアス領域）であるため、原理的に下層膜１２はエッチングされない。また、第１処理においては、金属酸化物１４のエッチングレートは極めて低く、また、難エッチング材料に起因したエッチストップが発生する。第１処理において、金属酸化物１４がエッチングされている間は、堆積物２４は形成されない。
第２エッチングにおいて第１処理と第２処理が繰り返し実行されて金属酸化物１４が除去され、下層膜１２が露出した後に、下層膜１２上に選択的に第１処理に基づく堆積物２４が堆積形成される。堆積物２４によって下層膜１２表面が覆われ、これがエッチングのマスクとなることによってエッチングが阻害される。すなわち、第２エッチングで繰り返し実行される第２処理において、下層膜１２のエッチングの進行を抑制しつつオーバーエッチングを行うことが可能となる。また、エッチングレートの面内依存等により第２エッチング中に局所的に金属酸化物１４が速く除去されて下層膜１２表面が露出しても、下層膜１２のエッチングは過度に進行しない。
なお、堆積物２４は、ＢＣｌｘを主成分として有するものと考えられている。第１処理において、堆積物２４は、下層膜１２上に選択的に形成され、金属酸化物１４上には形成されない。これは、ＢＣｌ３を用いたエッチングによってＢＣｌｘを主とする堆積物２４が形成されるが、金属酸化物１４のように酸素を含む膜上ではＢの還元作用により酸素が供給され、ＢＣｌｘから揮発性のＢＯＣｌｘへと反応が進行するからである。これにより、金属酸化物１４上においては、堆積物２４の堆積が生ずることがなく、エッチングが進行する。
一方、酸素を含まない膜である下層膜１２上では、酸素が供給されないため、ＢＣｌｘから揮発性のＢＯＣｌｘへの反応が進行しない。従って、堆積物２４は堆積し続け、これがマスクとなってエッチングの進行が抑制される。なお、成膜雰囲気中の微量の酸素の膜中への混入や成膜後の自然酸化膜の形成等によって下層膜１２中にわずかに酸素が含有されても、不純物レベルの酸素量であれば下層膜１２上への堆積物の堆積が阻害されることはなく、許容することができる。すなわち、下層膜１２は、実質的に酸素を含まない材料による膜であれば許容できる。
第２処理においては、以下の条件を用いたＲＩＥ法によるエッチングが施される。すなわち、エッチングガスとして不活性ガスを用い、エッチング装置のバイアスパワーを金属酸化物１４のエッチング閾値エネルギー以上の領域（以下、高バイアス領域という）となるよう設定する。
金属酸化物１４は難エッチング材料であることから、化学的反応性に乏しい。すなわち、ＲＩＥ法によるエッチングにおいて、エッチングガスとの化学反応によるエッチングが進行しにくい。
そこで、第２処理では高バイアス領域のバイアスパワーを用い、エッチングガスとして不活性ガスを用い、主として不活性ガスによるスパッタリング効果を利用して金属酸化物１４をエッチングする。不活性ガスとしては、例えば、アルゴン（Ａｒ）、キセノン（Ｘｅ）、クリプトン（Ｋｒ）等を用いることができる。このように、バイアスパワーとして高バイアス領域を用い、エッチングガスとして不活性ガスを用いることにより、難エッチング材料を含む膜である金属酸化物１４をエッチングすることができる。
上述のように、下層膜１２が露出した後は、第２エッチングにおいて繰り返し実行される第１処理と第２処理のうち、第１処理において下層膜１２上に堆積物２４が堆積する。ここで、第２処理では、第２処理の進行中に堆積物２４が無くならない程度の時間に制御される。これにより、第２処理で、金属酸化物１４のエッチングを進行させつつ、下層膜１２が露出した後は第１処理で形成された堆積物２４によって下層膜１２を覆い、下層膜１２がエッチングされて膜減り（リセス）が生ずることを抑制可能となる。
第２エッチングにおいて、第１処理と第２処理の繰り返し回数は特に制限がなく、エッチング対象物の膜厚や組成比等に応じて任意に設定できる。また、第１処理、及び第２処理の実行時間も、エッチング対象物の膜厚や組成比、あるいは加工対象物の構造等に応じて任意に設定できる。さらに、第１処理、及び第２処理の実行時間は一定である必要はなく、例えばエッチングの進行に合わせて徐々に短くしていくなど、任意に設定可能である。
以上説明したように、本実施形態を用いれば、難エッチング材料を含む金属酸化物１４と、下層膜１２の積層膜構造を有する場合に、下層膜１２のリセスを生ずることなく、金属酸化物１４を制御性良くエッチングすることが可能となる。
なお、第２処理におけるエッチングガスとして、不活性ガスに、弗素（Ｆ）を含む化合物ガスを添加することができる。弗素（Ｆ）を含む化合物としては、例えば四フッ化メタン（ＣＦ４）、トリフルオロメタン（ＣＨＦ３）、ジフルオロメタン（ＣＨ２Ｆ２）、フルオロメタン（ＣＨ３Ｆ）、ヘキサフルオロ１，３ブタジエン（Ｃ４Ｆ６）、パーフルオロシクロブタン（Ｃ４Ｆ８）、三フッ化窒素（ＮＦ３）、六フッ化硫黄（ＳＦ６）等を用いることができる。これらのガスを添加しても、第２処理において、金属酸化物１４のエッチングレートを向上させ、下層膜のエッチングレートを抑制する効果を得ることができる。すなわち、金属酸化物１４の下層膜１２に対するエッチング選択比を向上させることができる。
また、不活性ガスに、弗素（Ｆ）を含む化合物ガスを添加したものに、さらに水素（Ｈ２）ガスを添加することができる。水素を添加することによって、第２処理において、金属酸化物１４のエッチングレートをさらに向上させ、下層膜のエッチングレートを抑制する効果をさらに高めることができる。すなわち、金属酸化物１４の下層膜１２に対するエッチング選択比をさらに向上させることができる。
図２（ａ）〜（ｄ）に、第２エッチングが進行していく様子を示す。第２エッチングにおいては、第１処理と、第２処理を、交互に、連続して、複数回繰り返す。
図２（ａ）及び（ｂ）は、金属膜１６をエッチングした後、金属酸化物１４がエッチングされていく様子を示している。第２エッチングにおけるエッチング対象は金属酸化物１４である。
図２（ａ）は、金属酸化物１４のエッチング初期の段階であり、第１処理の処理中の様子を示している。図２（ａ）においては、金属酸化物１４が十分存在しており、下層膜１２は露出していない。第１処理においては、加工対象物の表面に対し、第１イオン２０が照射されている。ここで、第１イオン２０とは、第１処理におけるエッチングガス、すなわち三塩化ホウ素（ＢＣｌ３）がプラズマとなって生じたイオンを意味する。
第１処理においては、上述のように、エッチング装置のバイアスパワーが低バイアス領域となるように設定されている。この状況下では金属酸化物１４のエッチングレートが低く、第１処理で下層膜１２表面が露出するほどまでには金属酸化物１４のエッチングは進行せず（ある程度進行する）、下層膜１２表面が露出していないため、堆積物２４の堆積は生じない。
図２（ｂ）は金属酸化物１４のエッチング途中の段階で、第２処理の処理中の様子を示している。図２（ｂ）においては、第１処理と第２処理が複数回繰り返されており、金属酸化物１４が膜厚の中程までエッチングされている。第２処理においては、加工対象物の表面に対し、第２イオン２２が照射されている。ここで、第２イオン２２とは、第２処理におけるエッチングガス（不活性ガス、例えばアルゴン）がプラズマとなって生じた不活性種イオン（例えば、Ａｒ＋イオン）を意味する。
第２処理においては、エッチング装置のバイアスパワーが高バイアス領域となるよう設定されているため、金属酸化物１４のエッチングが進行する。第２処理においては、主として不活性ガスによる物理スパッタリング効果によりエッチングが進行していく。従って、より重い不活性ガス（例えば、Ｘｅ、Ｋｒ）を用いる方が、エッチングレートが高くなる。
図２（ｃ）及び（ｄ）は、第２エッチングにおいて第１処理と第２処理がさらに複数回繰り返され、エッチングが進行することによって金属酸化物１４が除去され、下層膜１２表面が露出した状況での様子を示している。
図２（ｃ）は、第１処理において、下層膜１２表面に選択的に堆積物２４が堆積した様子を示している。第１処理においては、下層膜１２が露出すると、下層膜１２表面に堆積物２４が堆積する。下層膜１２上を堆積物２４が覆っているため、下層膜１２のエッチングは進行しない。なお、第１処理においては、バイアスパワーが下層膜１２のエッチング閾値エネルギー未満（低バイアス領域）であるため、堆積物２４が存在しなくても、下層膜１２のエッチングは進行しない。
図２（ｄ）は、第２処理において、下層膜１２表面に堆積物２４が堆積した状態でのエッチング（オーバーエッチング）の様子を示している。第２処理では、直前の第１処理で堆積した堆積物２４が下層膜１２上を覆っており、これがマスクとなるため、下層膜１２のエッチングは進行しない。
第２処理においては、エッチング装置のバイアスパワーが高バイアス領域となるよう設定され、主として不活性ガスによる物理スパッタリング効果によりエッチングが行われる。従って、下層膜１２上を堆積物２４が覆っていなければ、下層膜１２に対してもエッチングが進行することになる。
そこで、第２処理においては、上述のように、第１処理で形成された堆積物２４が、第２処理のエッチングにより膜減りして無くならない程度のエッチング時間、すなわち堆積物２４が残存する範囲内のエッチング時間となるように制御する。これにより、第２処理が実行される間は下層膜１２表面を堆積物２４が覆っているため、下層膜１２がエッチングされ、リセスが生じることを抑制できる。
また、第２処理における不活性ガスによるエッチングは、上述のように不活性ガスによる物理スパッタリング効果を主とするエッチングであると考えられ、このエッチング方式では、エッチング対象物の加工形状が順テーパ形状となる傾向を有する。一方、第１処理において三塩化ホウ素（ＢＣｌ３）をエッチングガスとして用いたＲＩＥ法によるエッチングでは、エッチング対象物が順テーパ形状とならず、略垂直に加工される。従って、金属酸化物１４が、順テーパ形状とならず、略垂直となるように加工するためには、第１処理も併用することが望まれる。この理由からも、本実施形態では、金属酸化物１４をエッチング対象とする第２エッチングにおいて、第１処理と第２処理を、交互に、繰り返し、複数回行う方式を採用している。
なお、金属酸化物１４が十分な膜厚を有する間は、エッチング中に下層膜１２が露出する可能性が少ない。従って、金属酸化物１４の膜厚が、下層膜１２の露出が懸念される所定の膜厚となるまでは、下層膜１２の膜減りを考慮することなく金属酸化物１４のエッチングを行うことも可能である。そこで、金属酸化物１４の膜厚が所定の膜厚となるまで、第１処理においてバイアスパワーを高く設定して金属酸化物１４のエッチングを高速に進行させる。そして、金属酸化物１４の膜厚が所定の膜厚となった後（金属酸化物１４の膜厚が小さくなり下層膜１２の露出が近くなった後）は、上述の低バイアス領域の第１処理と高バイアス領域の第２処理を繰り返すようにしても良い。
また、金属酸化物１４として、本実施形態では難エッチング材料を含む金属酸化物１４を想定しているが、当然ながら、難エッチング材料ではない材料、すなわち、難エッチング材料よりもエッチング閾値エネルギーが低い金属酸化物である、シリコン酸化膜（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、ハフニウムオキサイド（ＨｆＯ２）、ジルコニウム（ＺｒＯ２）等に対しても本実施形態によるエッチングを適用することができる。さらに、金属酸化膜１４が、難エッチング材料及び難エッチング材料ではない材料を含むランタン含有アルミシリケート（ＬａＡｌＳｉＯｘ）、イットリウムアルミシリケート（ＹＡｌＳｉＯｘ）等の複合金属酸化膜である場合は、第１の処理において難エッチング材料ではない材料が優先的にエッチングされることによって、エッチストップが発生するまでの金属酸化膜１４の加工量を多くすることができ、反応性エッチングによる略垂直な加工を継続しやすい点で本実施形態によるエッチングは特に有効である。
上述のように、第２エッチングは、第１処理と第２処理を所望の回数繰り返した後、終了する。第２エッチングの終了後は、必要であれば、例えば下層膜１２のエッチングに移行し、下層膜１２のエッチングが行われる。第１エッチング、及び第２エッチング、さらに必要に応じて下層膜１２のエッチングは、別工程とする必要はなく、エッチング装置において、一つのエッチング工程内の一続きの連続ステップとして実施することができる。また、第１エッチング、及び第２エッチングの終点は、例えば、エッチングチャンバー内のプラズマ光分析法によって検出することができる。
次に、第２エッチングの第１処理、及び第２処理の内容を、図を参照して詳細に説明する。
図３（ａ）は、第１処理におけるエッチングの実験内容を詳細に示す図である。図３（ａ）において、横軸はエッチング装置のバイアスパワーであり、左側縦軸はエッチングレートを示している。右側縦軸はエッチングの選択比を示している。
エッチング対象としては、フラットセルＮＡＮＤ型フラッシュメモリ装置のメモリセルゲートに用いられる膜構造を想定し、半導体基板上にシリコン酸化膜及び下層膜１２としてポリシリコン（Ｓｉ）を成膜した試料、及び、半導体基板上にシリコン酸化膜及び難エッチング材料を含む金属酸化物１４としてランタン含有アルミシリケート（ＬａＡｌＳｉＯｘ）を成膜した試料を用いた。この二つの試料を用いて、下層膜１２としてのポリシリコン（Ｓｉ）、及び、金属酸化物１４としてのＬａＡｌＳｉＯｘのエッチングを行った。
エッチング装置としては、誘導結合型エッチング装置を用い、チャンバー内圧力を１０ｍＴｏｒｒ、ソースパワーを１０００Ｗ、基板温度を２１０℃としている。エッチングガスとしては、三塩化ホウ素（ＢＣｌ３）ガスを用いている。
図３（ａ）は、ＬａＡｌＳｉＯｘ及びＳｉのエッチングレート、及び、ＬａＡｌＳｉＯｘのＳｉに対するエッチング選択比（以下、単に選択比という）の、バイアスパワー依存性を示している。
図３（ａ）から明らかなように、Ｓｉのエッチングレートは、バイアスパワー増加により飛躍的に増加しているのに対し、ＬａＡｌＳｉＯｘのエッチングレート増加率は低くなっている。一方、バイアスパワーが５０Ｗ未満ではＳｉのエッチングレートは低く、特にバイアスパワーが１０Ｗ以下ではＳｉのエッチングレートが負（すなわち、Ｓｉ上に堆積膜が形成されている）であるのに対し、ＬａＡｌＳｉＯｘのエッチングレートは極めて低いもののエッチングレートの大きな変化はない。選択比は、バイアスパワーが５０Ｗ以上では０．１程度しかないが、バイアスパワーが５０Ｗ未満では、選択比は向上していき、特にバイアスパワーが１０Ｗ以下では飛躍的に大きくなる。
この実験結果から、第１処理において、エッチングガスとして三塩化ホウ素ガスを用い、金属酸化物１４としてランタン含有アルミシリケート（ＬａＡｌＳｉＯｘ）、及び、下層膜１２としてポリシリコン（Ｓｉ）をエッチング対象物とする場合は、以下の知見を得ることができる。すなわち、下層膜１２（Ｓｉ）上に堆積膜が形成され、また、金属酸化物１４（ＬａＡｌＳｉＯｘ）のエッチングレートを確保できる領域として、バイアスパワーを１０Ｗ以下とすることが望ましい。従って、この場合の下層膜１２のエッチング閾値エネルギー未満の領域（低バイアス領域）は、１０Ｗ以下の領域を意味することになる。
図３（ｂ）は、エッチングガスとして三塩化ホウ素（ＢＣｌ３）を用いた場合と、不活性ガスとしてアルゴン（Ａｒ）を用いた場合に、ＬａＡｌＳｉＯｘのエッチングを行った実験結果を示している。この実験では、半導体基板上に、下層膜１２としてポリシリコン（Ｓｉ）を成膜し、その上に難エッチング材料を含む金属酸化物１４としてＬａＡｌＳｉＯｘを成膜した試料を用いてエッチングを実施した。ここでは、エッチング対象はＬａＡｌＳｉＯｘであり、バイアスパワーを３００Ｗとしている。
図３（ｂ）において、横軸はエッチング時間であり、縦軸はエッチング対象物であるＬａＡｌＳｉＯｘのエッチング深さを示している。図３（ｂ）によって明らかなように、三塩化ホウ素（ＢＣｌ３）によるエッチングの場合は、エッチング時間が４０ｓｅｃを過ぎたあたりから、エッチング深さが、深さ約１１．５ｎｍより大きくならない。すなわち、深さ約１１．５ｎｍ程度でエッチングが止まってしまい（エッチング量が飽和する）、それ以上はＬａＡｌＳｉＯｘのエッチングが進行しないことを意味する。
一方、アルゴン（Ａｒ）によるエッチングの場合は、エッチング時間の経過とともにＬａＡｌＳｉＯｘのエッチング量は増大しており、エッチングはストップすることなく進行し続けていることが分かる。この実験による知見から、ＬａＡｌＳｉＯｘ、すなわち難エッチング材料を含む金属酸化物１４のエッチングには、エッチングガスとして、三塩化ホウ素（ＢＣｌ３）を単独で用いることは適さず、物理スパッタリングによるエッチングの採用が望まれるということが言える。そこで、本実施形態では、第２処理において、アルゴン（Ａｒ）等の不活性ガスを用いたエッチングを採用している。
次に、図４（ａ）、（ｂ）を参照して、第２処理におけるエッチングの内容を詳細に説明する。図４（ａ）、（ｂ）は、第２処理におけるエッチングの実験内容を詳細に示す図である。
図４（ａ）は、第２処理におけるエッチング深さの、バイアスパワー依存性を示す図である。ここでは、エッチングガスの不活性ガスとしてアルゴン（Ａｒ）を用い、エッチング対象としては、半導体基板上に、下層膜１２としてポリシリコン（Ｓｉ）を成膜し、その上に難エッチング材料を含む金属酸化物１４としてランタン含有アルミシリケート（ＬａＡｌＳｉＯｘ）を成膜した試料を用いた。
図４（ａ）において、横軸はエッチング時間であり、縦軸はエッチング対象物のエッチング深さである。図４（ａ）は、上記条件下での、バイアスパワーが１００Ｗ、２００Ｗ、及び３００Ｗにおけるエッチング時間とエッチング量の関係を示している。
図４（ａ）から明らかなように、バイアスパワーが２００Ｗ以上ではＬａＡｌＳｉＯｘのエッチングは進行するが、バイアスパワーが１００Ｗではエッチングが進行しない。この実験から、第２処理において、エッチングガスとしてアルゴン（Ａｒ）を用い、エッチング対象物の金属酸化物１４としてＬａＡｌＳｉＯｘをエッチングする場合は、バイアスパワーを２００Ｗ以上とすることが望ましいと言うことができる。すなわち、この場合の、金属酸化物１４のエッチング閾値エネルギー以上の領域（高バイアス領域）とは、バイアスパワーが２００Ｗ以上であることを意味することになる。
次に、図４（ｂ）を参照して、第２処理において、不活性ガスに、弗素（Ｆ）を含むガス、さらには水素（Ｈ２）を添加した場合の効果について説明する。図４（ｂ）においては、エッチング対象としては、半導体基板上にシリコン酸化膜及び下層膜１２としてポリシリコン（Ｓｉ）を成膜した試料、及び、半導体基板上にシリコン酸化膜及び難エッチング材料を含む金属酸化物１４としてランタン含有アルミシリケート（ＬａＡｌＳｉＯｘ）を成膜した試料を用いた。この二つの試料を用いて、下層膜１２としてＳｉ、及び金属酸化物１４としてＬａＡｌＳｉＯｘのエッチングを行った。
また、エッチングガスとしては、不活性ガスとしてアルゴン（Ａｒ）を用い、これにパーフルオロシクロブタン（Ｃ４Ｆ８）、及び水素を添加したガスを用いている。図４（ｂ）は、これらガスの混合比（流量比）を変化させた場合の各エッチング対象物のエッチングレートを示している。
図４（ｂ）において、横軸は、アルゴン（Ａｒ）、パーフルオロシクロブタン（Ｃ４Ｆ８）、水素（Ｈ２）混合ガス総流量中における水素の流量比（すなわち、Ｈ２／Ａｒ＋Ｃ４Ｆ８＋Ｈ２であり、以下、単に水素流量比という）である。左側縦軸はエッチングレートであり、右側縦軸はＬａＡｌＳｉＯｘのＳｉに対するエッチング選択比（以下、単に選択比という）である。
ここで、パーフルオロシクロブタン（Ｃ４Ｆ８）の流量は、混合ガス総流量の４％に固定している。また、バイアスパワーは１２００Ｗであり、高バイアス領域のバイアスパワーに設定されている。
図４（ｂ）から明らかなように、水素（Ｈ２）ガスの添加量が増加することによって、ＬａＡｌＳｉＯｘのエッチングレートは、増加していき、水素流量比が１３％において極大値を有する。さらに水素流量比が大きくなると、ＬａＡｌＳｉＯｘのエッチングレートは下がるものの、水素を添加しない場合、すなわち水素流量比が０付近に比較してエッチングレートは十分に高いと言える。
一方、ポリシリコンのエッチングレートは、水素流量比が大きくなるに従って低下していき、水素流量比が約１３％において極小値を有する。さらに水素流量比が大きくなると、エッチングレートは高くなっていく。
選択比は、水素流量比が大きくなるに従い増加し、１３％付近において約６．７が得られ、極大値となる。さらに水素流量比が大きくなると選択比は低下していく。
上述のように、第２処理において、不活性ガスに、弗素を含むガス及び水素ガスを添加した場合には、水素流量比のほぼ全域にわたり難エッチング材料を含む金属酸化物１４としてのＬａＡｌＳｉＯｘのエッチングレートが大きくなる。
水素流量比が０（ゼロ）においても、ＬａＡｌＳｉＯｘのエッチングレートは十分大きい。第２エッチングにおいては、下層膜１２（Ｓｉ）上には第１処理に基づく堆積物２４を堆積させており、そもそもこれによって下層膜１２のエッチングが阻害されている。従って、水素流量比が０（ゼロ）、すなわち、水素ガスを含まない、アルゴン（Ａｒ）とパーフルオロシクロブタン（Ｃ４Ｆ８）の混合ガスを使用しても、第２処理のエッチングガスに適していると言える。
また、水素流量比のほぼ全域にわたり選択比が大きくなっている。すなわち、不活性ガスに、弗素を含むガス及び水素ガスを添加することにより、難エッチング材料を含む金属酸化物１４のエッチングレートが大きくなり、金属酸化物１４の下層膜１２に対するエッチング選択比が向上していると言える。
第２処理のエッチングガスとして、アルゴン（Ａｒ）にパーフルオロシクロブタン（Ｃ４Ｆ８）及び水素（Ｈ２）を添加したガスを用いると、金属酸化物１４のエッチングレートが大きくなり、選択比も大きくなる。すなわち、第２処理のエッチングガスとして、不活性ガスに弗素（Ｆ）を含む化合物ガス及び水素（Ｈ２）ガスを添加したガスを用いると、金属酸化物１４のエッチングレートが大きくなり、選択比も大きくなる。従って、本実施形態の効果を向上させることができる。
（他の実施形態）
上記に説明した実施形態では、プラズマエッチング装置として誘導結合型を例示して説明したが、これに限らず、容量結合(CCP：Capacitive Coupled Plasma）型、ＥＣＲ (electron cyclotron resonance;電子サイクロトロン共鳴)型、ヘリコン波型又はその他の方式のプラズマエッチング装置を用いることができる。
上記に説明した実施形態は、ＮＡＮＤ型又はＮＯＲ型のフラッシュメモリ、ＥＥＰＲＯＭ、あるいはＤＲＡＭ、ＳＲＡＭ、その他の半導体記憶装置、あるいは種々のロジックデバイス、その他の半導体装置の製造方法に適用しても良い。
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１０は半導体基板、１２は下層膜、１４は金属酸化物、１６は金属膜、１８はマスク、２０は第１イオン、２２は第２イオン、２４は堆積物である。

Claims (4)

  1. 実質的に酸素を含まない材料による第１膜と、前記第１膜上に形成されランタン、イットリウム、マグネシウム、鉄、コバルト、ニッケル、バリウムの少なくとも何れかを含む金属酸化物による第２膜と、を有する積層膜のうち、前記第２膜を、反応性イオンエッチング法を用いてエッチングする方法であって、
    エッチングガスとして三塩化ホウ素を含むガスを用いる第１処理と、
    エッチングガスとして不活性ガスを用い、バイアスパワーを前記第２膜のエッチング閾値エネルギー以上とする第２処理と、を交互に複数回繰り返し行うことと、
    前記第２膜が除去され、前記第１膜が露出した後には、前記第１膜上に前記第１処理に基づく堆積物が形成されており、前記第２処理の加工時間は、前記第２処理によるエッチングによって膜減りする前記堆積物が残存する範囲の時間に制御されること、を特徴とする半導体装置の製造方法。
  2. 前記第２処理におけるエッチングガスは、不活性ガス、弗素を含有するガス、及び水素ガスの混合ガスであることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 実質的に酸素を含まない材料による第１膜と、前記第１膜上に形成されランタン、イットリウム、マグネシウム、鉄、コバルト、ニッケル、バリウムの少なくとも何れかを含む金属酸化物による第２膜と、を有する積層膜のうち、前記第２膜を、反応性イオンエッチング法を用いてエッチングする方法であって、
    エッチングガスとして三塩化ホウ素を含むガスを用いる第１処理と、
    エッチングガスとして不活性ガス、弗素を含有するガス、及び水素ガスの混合ガスを用い、バイアスパワーを前記第２膜のエッチング閾値エネルギー以上とする第２処理と、を交互に複数回繰り返し行うことを特徴とする半導体装置の製造方法。
  4. 前記弗素を含有するガスは、四フッ化メタン、トリフルオロメタン、ジフルオロメタン、フルオロメタン、ヘキサフルオロ１，３ブタジエン、パーフルオロシクロブタン、三フッ化窒素、六フッ化硫黄の少なくとも何れかを含むことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018173718A1 (ja) * 2017-03-24 2018-09-27 株式会社アルバック エッチングストップ層及び半導体デバイスの製造方法
JP6980406B2 (ja) 2017-04-25 2021-12-15 株式会社日立ハイテク 半導体製造装置及び半導体装置の製造方法
WO2018236358A1 (en) * 2017-06-20 2018-12-27 Intel Corporation DUAL PATTERN FORMATION ALLOWED BY ION IMPLANTATION CHARACTERISTICS DEFINED BY SPRAYING
JP6936700B2 (ja) 2017-10-31 2021-09-22 株式会社日立ハイテク 半導体製造装置及び半導体装置の製造方法
CN107946231B (zh) * 2017-11-22 2020-06-16 上海华力微电子有限公司 一种FDSOI器件SOI和bulk区域浅槽形貌优化方法
US10460988B2 (en) * 2017-12-21 2019-10-29 Tokyo Electron Limited Removal method and processing method
JP7133975B2 (ja) * 2018-05-11 2022-09-09 東京エレクトロン株式会社 エッチング方法およびエッチング装置
KR102342124B1 (ko) 2019-02-14 2021-12-22 주식회사 히타치하이테크 반도체 제조 장치
CN111154490A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 刻蚀气体、刻蚀方法及3d存储器件制造方法
US11488835B2 (en) * 2020-11-20 2022-11-01 Applied Materials, Inc. Systems and methods for tungsten-containing film removal
US20230223268A1 (en) * 2022-01-10 2023-07-13 Applied Materials, Inc. BIAS VOLTAGE MODULATION APPROACH FOR SiO/SiN LAYER ALTERNATING ETCH PROCESS

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1265691C (zh) * 1996-12-19 2006-07-19 揖斐电株式会社 多层印刷布线板及其制造方法
JP4448607B2 (ja) 2000-09-21 2010-04-14 株式会社ユポ・コーポレーション 多層樹脂延伸フィルム
US6451647B1 (en) * 2002-03-18 2002-09-17 Advanced Micro Devices, Inc. Integrated plasma etch of gate and gate dielectric and low power plasma post gate etch removal of high-K residual
US6955992B2 (en) * 2003-09-30 2005-10-18 Sharp Laboratories Of America, Inc. One mask PT/PCMO/PT stack etching process for RRAM applications
US20050081781A1 (en) * 2003-10-17 2005-04-21 Taiwan Semiconductor Manufacturing Co. Fully dry, Si recess free process for removing high k dielectric layer
US20060019451A1 (en) * 2004-07-22 2006-01-26 Jeng-Huey Hwang Method for patterning hfo2-containing dielectric
US20070056925A1 (en) * 2005-09-09 2007-03-15 Lam Research Corporation Selective etch of films with high dielectric constant with H2 addition
EP1780779A3 (en) * 2005-10-28 2008-06-11 Interuniversitair Microelektronica Centrum ( Imec) A plasma for patterning advanced gate stacks
US8722547B2 (en) * 2006-04-20 2014-05-13 Applied Materials, Inc. Etching high K dielectrics with high selectivity to oxide containing layers at elevated temperatures with BC13 based etch chemistries
US8183161B2 (en) * 2006-09-12 2012-05-22 Tokyo Electron Limited Method and system for dry etching a hafnium containing material
KR20080076173A (ko) * 2007-02-15 2008-08-20 삼성전자주식회사 금속 산화막 패턴 형성 방법 및 이를 이용한 반도체 소자의형성 방법
US7820552B2 (en) * 2007-03-13 2010-10-26 International Business Machines Corporation Advanced high-k gate stack patterning and structure containing a patterned high-k gate stack
JP2009021584A (ja) * 2007-06-27 2009-01-29 Applied Materials Inc 高ｋ材料ゲート構造の高温エッチング方法
JP2009076711A (ja) * 2007-09-21 2009-04-09 Hitachi High-Technologies Corp 半導体装置の製造方法
KR101566029B1 (ko) * 2008-04-10 2015-11-05 램 리써치 코포레이션 Ｈｉｇｈ－ｋ 유전체 재료의 선택적 에칭
US8304349B2 (en) * 2008-08-18 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method to integrate gate etching as all-in-one process for high K metal gate
JP2010206050A (ja) 2009-03-05 2010-09-16 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
JP2011100822A (ja) * 2009-11-05 2011-05-19 Hitachi High-Technologies Corp 半導体素子加工方法
CN102214563B (zh) * 2010-04-09 2013-03-13 中国科学院微电子研究所 一种金属栅极/高k栅介质叠层结构的制备和成形方法
US8664125B2 (en) * 2011-12-23 2014-03-04 Tokyo Electron Limited Highly selective spacer etch process with reduced sidewall spacer slimming
US9171736B2 (en) * 2014-03-03 2015-10-27 Tokyo Electron Limited Spacer material modification to improve K-value and etch properties

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