CN107579001A - 半导体器件的形成方法 - Google Patents
半导体器件的形成方法 Download PDFInfo
- Publication number
- CN107579001A CN107579001A CN201610518861.8A CN201610518861A CN107579001A CN 107579001 A CN107579001 A CN 107579001A CN 201610518861 A CN201610518861 A CN 201610518861A CN 107579001 A CN107579001 A CN 107579001A
- Authority
- CN
- China
- Prior art keywords
- layer
- side wall
- barrier layer
- semiconductor devices
- forming method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
一种半导体器件的形成方法，包括：提供待刻蚀材料层，所述待刻蚀材料层上具有阻挡层；在所述阻挡层的表面形成多个分立的牺牲层；在所述牺牲层的顶部表面和侧壁表面、以及阻挡层表面形成第一侧墙材料层；刻蚀第一侧墙材料层直至暴露出阻挡层表面和牺牲层的顶部表面，在所述牺牲层的侧壁形成第一侧墙，且第一侧墙材料层相对于阻挡层的刻蚀选择比值大于等于10；去除所述牺牲层后，以所述第一侧墙为掩膜刻蚀阻挡层和待刻蚀材料层。所述半导体器件的形成方法提高了半导体器件中图案的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
背景技术
在半导体器件制造的工艺中，通常利用光刻工艺将掩膜版上的图形转移到衬底上。光刻过程包括：提供衬底；在半导体衬底上形成光刻胶；对所述光刻胶进行曝光和显影，形成图案化的光刻胶，使得掩膜版上的图案转移到光刻胶中；以图案化的光刻胶为掩膜对衬底进行刻蚀，使得光刻胶上的图案转印到衬底中；去除光刻胶。随着半导体器件尺寸的不断缩小，光刻关键尺寸逐渐接近甚至超出了光刻的物理极限，由此给光刻技术提出了更加严峻的挑战。双重构图技术的基本思想是通过两次构图形成最终的目标图案，以克服单次构图不能达到的光刻极限。
自对准型双重构图(SADP)技术是一种重要的双重构图技术，进行自对准型双重构图的步骤包括：提供待刻蚀材料层；在待刻蚀材料层上形成牺牲材料层；通过光刻工艺对牺牲材料层进行构图，形成牺牲层；然后在牺牲层和待刻蚀材料层上沉积间隙侧壁材料层；刻蚀间隙侧壁材料层，至少露出牺牲材料层的顶部表面，从而在牺牲材料层的侧壁形成间隙侧壁；去除牺牲材料层，保留间隙侧壁；以间隙侧壁作为掩膜，对待刻蚀材料层进行刻蚀。
然而自对准双重构图技术的缺陷表现在：侧壁粗糙度比较差，无法满足特征尺寸在10纳米以下对于互联电阻均匀度的要求。
为此，提出了一种自对准四重构图技术，称为：Anti-Spacer QuadruplePatterning(ASQP)。
然而，采用现有技术中的自对准四重构图技术形成的半导体器件中图案的性能有待提高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，以提高半导体器件中图案的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供待刻蚀材料层，所述待刻蚀材料层上具有阻挡层；在所述阻挡层的表面形成多个分立的牺牲层；在所述牺牲层的顶部表面和侧壁表面、以及阻挡层表面形成第一侧墙材料层；刻蚀第一侧墙材料层直至暴露出阻挡层表面和牺牲层的顶部表面，在所述牺牲层的侧壁形成第一侧墙，且第一侧墙材料层相对于阻挡层的刻蚀选择比值大于等于10；去除所述牺牲层后，以所述第一侧墙为掩膜刻蚀阻挡层和待刻蚀材料层。
可选的，还包括：去除牺牲层后，在所述第一侧墙的侧壁形成第二侧墙；在相邻第二侧墙之间暴露出的阻挡层表面形成间隙层；去除第二侧墙后，以所述第一侧墙和间隙层为掩膜刻蚀阻挡层和待刻蚀材料层。
可选的，在刻蚀第一侧墙材料层的过程中，第一侧墙材料层相对于阻挡层的刻蚀选择比值为10～100。
可选的，所述阻挡层的材料为氮化铝或者氮化硼。
可选的，所述阻挡层的厚度为10埃～100埃。
可选的，所述阻挡层的材料为HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3、La2O3或HfSiO4。
可选的，待刻蚀材料层和阻挡层之间还具有底层阻挡层；所述半导体器件的形成方法还包括：去除牺牲层后，以所述第一侧墙为掩膜刻蚀阻挡层、底层阻挡层和待刻蚀材料层。
可选的，待刻蚀材料层和阻挡层之间还具有底层阻挡层；所述半导体器件的形成方法还包括：去除第二侧墙后，以所述第一侧墙和间隙层为掩膜刻蚀阻挡层、底层阻挡层和待刻蚀材料层。
可选的，形成所述牺牲层的方法包括：在所述阻挡层上形成牺牲材料层；采用聚焦离子束刻蚀工艺刻蚀牺牲材料层，形成牺牲层。
可选的，所述牺牲层的材料为多晶硅或者无定型碳。
可选的，去除所述牺牲层的工艺为各向同性等离子体化学刻蚀工艺，参数包括：采用的气体包括NF3、O2和Ar，NF3的流量为100sccm～1000sccm，O2的流量为0sccm～100sccm，Ar的流量为0sccm～500sccm，射频源功率为100瓦～2000瓦，刻蚀腔室压强为100mtorr～1torr。
可选的，所述第一侧墙的材料为氮化硅、氧化硅或氮氧化硅。
可选的，所述第二侧墙的材料为氧化硅、氮化硅或多晶硅。
可选的，形成第二侧墙的方法包括：在所述第一侧墙的顶部表面和侧壁、以及阻挡层的表面形成第二侧墙材料层；采用各向异性等离子体刻蚀工艺刻蚀第二侧墙材料层直至暴露出第一侧墙的顶部表面和阻挡层的表面，形成第二侧墙。
可选的，形成第二侧墙材料层的工艺为原子层沉积工艺。
可选的，刻蚀第二侧墙材料层采用的各向异性等离子体刻蚀工艺的参数包括：采用的刻蚀气体包括CH3F、CH2F2、CF4、O2和He，CH3F的流量为50sccm～500sccm，CH2F2的流量为0sccm～100sccm，CF4的流量为10sccm～200sccm，O2的流量为5sccm～200sccm，He的流量为50sccm～500sccm，源射频功率为100瓦～1000瓦，偏置电压为50伏～200伏，腔室压强为5mtorr～200mtorr。
可选的，所述间隙层的材料为氧化硅或者含硅的底部抗反射层。
可选的，当所述间隙层的材料为含硅的底部抗反射层时，形成所述间隙层的工艺为旋涂工艺。
可选的，所述底部抗反射层中硅的质量百分比为15％～50％。
可选的，去除第二侧墙的工艺为各项同性干法刻蚀工艺，参数包括：采用的刻蚀气体包括C5HF7、CF3I、COS、O2和Ar，C5HF7的流量为50sccm～500sccm，CF3I的流量为0sccm～300sccm，COS的流量为0sccm～200sccm，O2的流量为10sccm～200sccm，Ar的流量为10sccm～500sccm，源射频功率为100瓦～1000瓦，腔室压强为10mtorr～500mtorr。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法，由于在刻蚀第一侧墙材料层以形成第一侧墙的过程中，第一侧墙材料层相对于阻挡层的刻蚀选择比值大于等于10，所以使得第一侧墙材料层相对于阻挡层的刻蚀选择比值较高，对阻挡层的刻蚀损耗较少。使得牺牲层覆盖的阻挡层的表面和第一侧墙暴露出的阻挡层的表面的高度差较小。因此，去除牺牲层后，第一侧墙两侧对应材料表面的高度差异较小。从而使得以所述第一侧墙为掩膜刻蚀阻挡层和待刻蚀材料层后，形成的目标层中凹陷的高度差异较小。从而提高了半导体器件中图案的性能。
进一步的，还包括：去除牺牲层后，在所述第一侧墙的侧壁形成第二侧墙；在相邻第二侧墙之间暴露出的阻挡层表面形成间隙层；去除第二侧墙后，以所述第一侧墙和间隙层为掩膜刻蚀阻挡层和待刻蚀材料层。由于去除牺牲层后，第一侧墙两侧对应材料表面的高度差异较小。从而使得以所述第一侧墙和间隙层为掩膜刻蚀阻挡层和待刻蚀材料层后，形成的目标层中凹陷的高度差异较小。从而提高了半导体器件中图案的性能。
进一步的，形成所述牺牲层的方法包括：在所述阻挡层上形成牺牲材料层；采用聚焦离子束刻蚀工艺刻蚀牺牲材料层，形成牺牲层。由于采用聚焦离子束刻蚀工艺刻蚀牺牲材料层以形成牺牲层，因此使得牺牲层具有良好的侧壁形貌，表现在：牺牲层的线宽粗糙度较小且牺牲层侧壁与待刻蚀材料层的表面垂直。由于牺牲层的线宽粗糙度较小，因此使得牺牲层侧壁的第一侧墙的线宽粗糙度较小。以所述第一侧墙为掩膜刻蚀阻挡层和待刻蚀材料层后，对应形成的图形的线宽粗糙度较小。
附图说明
图1至图5是一种半导体器件形成过程的结构示意图；
图6至图14是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，采用现有技术中的自对准四重构图技术形成的半导体器件中图案的性能有待提高。
图1至图5是一种半导体器件形成过程的结构示意图。
参考图1，提供待刻蚀材料层100，所述待刻蚀材料层100表面具有刻蚀阻挡层110；在所述刻蚀阻挡层110的表面形成具有图案的牺牲层120；在牺牲层120的顶部表面和侧壁表面、以及刻蚀阻挡层110的表面形成第一侧墙材料层130。
所述刻蚀阻挡层110的材料为氮化硅。
参考图2，采用各向异性干法刻蚀工艺刻蚀第一侧墙材料层130，形成第一侧墙131。
参考图3，去除所述牺牲层120(参考图2)后，在所述第一侧墙131的侧壁形成第二侧墙140。
参考图4，在相邻第二侧墙140之间暴露出的刻蚀阻挡层110表面形成间隙层150。
参考图5，去除第二侧墙140(参考图4)后，以所述第一侧墙131和间隙层150为掩膜图形化刻蚀阻挡层110和待刻蚀材料层100(参考图4)，待刻蚀材料层100形成目标层101。
然而，上述方法形成的半导体器件中图案的性能较差，表现在：目标层101中凹陷的深度的一致性较差，经研究发现，原因在于：
具体的，在刻蚀第一侧墙材料层130以形成第一侧墙131的过程中，采用各向异性干法刻蚀工艺进行，会损耗部分刻蚀阻挡层110，甚至会暴露出待刻蚀材料层100。导致去除牺牲层120后，第一侧墙131两侧的待刻蚀材料层100的表面高度差存在较大差异。导致以第一侧墙131和间隙层150为掩膜图形化刻蚀阻挡层110和待刻蚀材料层100后，目标层101中凹陷的深度具有差异，即目标层101中凹陷的深度的一致性较差。从而导致半导体器件中图案的性能较差。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供待刻蚀材料层，所述待刻蚀材料层上具有阻挡层；在所述阻挡层的表面形成多个分立的牺牲层；在所述牺牲层的顶部表面和侧壁表面、以及阻挡层表面形成第一侧墙材料层；刻蚀第一侧墙材料层直至暴露出阻挡层表面和牺牲层的顶部表面，在所述牺牲层的侧壁形成第一侧墙，且第一侧墙材料层相对于阻挡层的刻蚀选择比值大于等于10；去除所述牺牲层后，以所述第一侧墙为掩膜刻蚀阻挡层和待刻蚀材料层。
由于在刻蚀第一侧墙材料层以形成第一侧墙的过程中，第一侧墙材料层相对于阻挡层的刻蚀选择比值大于等于10，所以使得第一侧墙材料层相对于阻挡层的刻蚀选择比值较高，对阻挡层的刻蚀损耗较少。使得牺牲层覆盖的阻挡层的表面和第一侧墙暴露出的阻挡层的表面的高度差较小。去除牺牲层后，第一侧墙两侧对应材料表面的高度差异较小。以所述第一侧墙为掩膜刻蚀阻挡层和待刻蚀材料层后，形成的目标层中凹陷的高度差异较小。从而提高了半导体器件中图案的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图14是本发明一实施例中半导体器件形成过程的结构示意图。
参考图6，提供待刻蚀材料层200，所述待刻蚀材料层200上具有阻挡层220。
所述待刻蚀材料层200为后续需要刻蚀的材料层。所述待刻蚀材料层200可以为单层或多层堆叠结构。
所述待刻蚀材料层200的材料可以为半导体材料，如硅、锗或锗化硅，这里不再一一举例。本实施例中，所述待刻蚀材料层200的材料为硅。
所述待刻蚀材料层200中还可以形成有半导体结构，如PMOS晶体管、NMOS晶体管、电阻或电容。
所述阻挡层220的材料为氮化铝或者氮化硼。所述阻挡层220的材料还可以为HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3、La2O3或HfSiO4。
在后续刻蚀第一侧墙材料层以形成第一侧墙的过程中，对阻挡层220的刻蚀速率远小于对第一侧墙材料层的刻蚀速率，从而起到刻蚀停止作用。
后续在刻蚀第一侧墙材料层以形成第一侧墙的过程中，第一侧墙材料层相对于阻挡层220的刻蚀选择比值大于等于10。使得第一侧墙材料层相对于阻挡层220具有较高的刻蚀选择比值。在后续形成第一侧墙的过程中，损耗的阻挡层220极少。因此，所述阻挡层220能够采用较低的厚度。具体的，本实施例中，所述阻挡层220的厚度为10埃～100埃。
形成阻挡层220的工艺为沉积工艺，如溅射沉积工艺、等离子体化学气相沉积工艺、低压化学气相沉积工艺或亚大气压化学气相沉积工艺。
本实施例中，待刻蚀材料层200和阻挡层220之间还具有底层阻挡层210。
所述底层阻挡层210的材料为氮化硅或者氮氧化硅。
形成底层阻挡层210的工艺为沉积工艺，如溅射沉积工艺、等离子体化学气相沉积工艺、低压化学气相沉积工艺或亚大气压化学气相沉积工艺。
所述底层阻挡层210能够为阻挡层220提供较好的基质材料，提高了阻挡层220的薄膜质量。相应的，由于能够提高阻挡层220的薄膜质量，无需形成较厚的阻挡层220以弥补阻挡层220的缺陷。
参考图7，在所述阻挡层220的表面形成多个分立的牺牲层230。
本实施例中，所述牺牲层230的材料为多晶硅。在其它实施例中，所述牺牲层的材料可以为无定型碳。
所述牺牲层230的材料和后续形成第一侧墙的材料不同。使得在后续去除牺牲层的过程中，对牺牲层230和对第一侧墙的刻蚀速率不同。
本实施例中，形成牺牲层230的步骤包括：在所述阻挡层220上形成牺牲材料层(未图示)；采用聚焦离子束刻蚀工艺刻蚀牺牲材料层，形成牺牲层230。
采用聚焦离子束(Focused ion beam，FIB)刻蚀工艺刻蚀牺牲材料层，即通过把离子束聚焦到牺牲材料层表面上，利用离子束对所述牺牲材料层进行轰击达到对牺牲材料层刻蚀的目的，从而形成牺牲层230。
由于采用聚焦离子束刻蚀工艺刻蚀牺牲材料层以形成牺牲层230，避免了采用光刻工艺会带来的牺牲层230的线宽粗糙度较大的现象，也避免了采用各向异性的干法刻蚀工艺刻蚀牺牲材料层而导致牺牲层230厚度不均匀的现象。即采用聚焦离子束刻蚀牺牲材料层形成的牺牲层230具有良好的侧壁形貌，表现在：牺牲层230的线宽粗糙度较小且牺牲层230侧壁与待刻蚀材料层200的表面垂直。
在其它实施例中，形成所述牺牲层的步骤可以是：在所述阻挡层上形成牺牲材料层(未图示)；在所述牺牲材料层上形成掩膜层(未图示)；以所述掩膜层为掩膜，采用各向异性干刻工艺刻蚀牺牲材料层直至暴露出阻挡层表面，形成牺牲层。
参考图8，在所述牺牲层230的顶部表面和侧壁表面、以及阻挡层220表面形成第一侧墙材料层240。
第一侧墙材料层240的材料为氮化硅、氧化硅或氮氧化硅。
形成第一侧墙材料层240的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、低压化学气相沉积工艺或者亚大气压化学气相沉积工艺。
参考图9，刻蚀第一侧墙材料层240(参考图8)直至暴露出阻挡层220的表面和牺牲层230的顶部表面，在所述牺牲层230的侧壁形成第一侧墙241，且第一侧墙材料层240相对于阻挡层220的刻蚀选择比值大于等于10。
在本实施例中，在刻蚀第一侧墙材料层240以形成第一侧墙241的过程中，第一侧墙材料层240相对于阻挡层220的刻蚀选择比值为10～100，相应的，阻挡层220的材料为氮化铝或者氮化硼。
具体的，采用各向异性干法刻蚀工艺刻蚀第一侧墙材料层240以形成第一侧墙241，如各向异性等离子体刻蚀工艺或反应离子刻蚀工艺。
当阻挡层220的材料为氮化铝时，氮原子和铝原子的结合能较大，使得阻挡层220的化学性能较为稳定。具体的，氮原子和铝原子的结合能比氮原子和硅原子的结合能大，使得氮化铝比氮化硅的化学性能稳定。当阻挡层220的材料为氮化硼时，氮原子和硼原子的结合能较大，使得阻挡层220的化学性能较为稳定。具体的，氮原子和硼原子的结合能比氮原子和硅原子的结合能大，使得氮化硼比氮化硅的化学性能稳定。
当阻挡层220的材料为氮化铝或者氮化硼时，由于阻挡层220的化学性能较为稳定，使得在刻蚀第一侧墙材料层240以形成第一侧墙241的过程中，对阻挡层220产生的刻蚀损耗较小，使得第一侧墙材料层240相对于阻挡层220的刻蚀选择比值在10以上，如10、30、50、70、100。
另外，当阻挡层220的材料为氮化铝或氮化硼时，在刻蚀第一侧墙材料层240以形成第一侧墙241的过程中，受到刻蚀工艺的限制，第一侧墙材料层240相对于阻挡层220的刻蚀选择比值无法超过100。
当所述阻挡层220的材料为HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3、La2O3或HfSiO4时，在刻蚀第一侧墙材料层240以形成第一侧墙241的过程中，阻挡层220的耐刻蚀性也较强，使得第一侧墙材料层240相对于阻挡层220的刻蚀选择比值大于等于10。
由于在刻蚀第一侧墙材料层240以形成第一侧墙241的过程中，第一侧墙材料层240相对于阻挡层220的刻蚀选择比值大于等于10，所以使得第一侧墙材料层240相对于阻挡层220的刻蚀选择比值较高，对阻挡层220的刻蚀损耗较少。使得牺牲层230覆盖的阻挡层220的表面和第一侧墙241暴露出阻挡层220的表面的高度差较小。
参考图10，去除所述牺牲层230(参考图9)。
本实施例中，去除所述牺牲层230的工艺为各向同性等离子体化学刻蚀工艺。
所述各向同性等离子体化学刻蚀工艺的过程为：将刻蚀气体引入初始腔室，射频源电源激发气体产生等离子体，等离子体中有离子、电子、游离的基、分子和原子等；将等离子体中的离子过滤去除；去除离子后，将等离子体扩散通过扩散的方式引入刻蚀腔室，使得离子体中电子的电子能量为0eV；然后等离子体中的游离的基、分子和原子和牺牲层230进行化学反应，将牺牲层230刻蚀去除。
由于将等离子体中的离子过滤去除，且等离子体中电子的电子能量为0eV，从而能够减小等离子体对阻挡层220的刻蚀损伤。
由于等离子体中的游离的基、分子和原子和牺牲层230进行化学反应，对牺牲层230和阻挡层220的物理轰击的作用减少，使得对阻挡层220的刻蚀损伤降低。
若选用合适的刻蚀气体，且控制刻蚀气体的能量状态使得刻蚀气体的能量高于牺牲层230的刻蚀阈值且使得刻蚀气体的能量低于阻挡层220的刻蚀阈值，刻蚀气体和牺牲层230进行化学反应且不会和阻挡层220进行化学反应，从而实现极高的刻蚀选择比。
本实施例中，去除牺牲层230所采用的各向同性等离子体化学刻蚀工艺的参数包括：采用的气体包括NF3、O2和Ar，NF3的流量为100sccm～1000sccm，O2的流量为0sccm～100sccm，Ar的流量为0sccm～500sccm，射频源功率为100瓦～2000瓦，刻蚀腔室压强为100mtorr～1torr。
本实施例中，在去除所述牺牲层230的过程中，牺牲层230相对于阻挡层220的刻蚀选择比值为1000～5000。
在其它实施例中，当采用其它刻蚀工艺去除牺牲层时，所述牺牲层相对于阻挡层的刻蚀选择比值可以小于1000。
由于牺牲层230覆盖的阻挡层220的表面和第一侧墙241暴露出的阻挡层220的表面的高度差较小。使得去除牺牲层230后，第一侧墙241两侧对应材料表面的高度差异较小。
去除牺牲层的过程中，牺牲层相对于第一侧墙241具有较高的刻蚀选择比值，具体的，在后续去除牺牲层的过程中，牺牲层相对于第一侧墙的刻蚀选择比值大于等于100，如100或150。
参考图11，去除所述牺牲层230(参考图9)后，在所述第一侧墙241的侧壁形成第二侧墙250。
形成第二侧墙250的方法包括：在所述第一侧墙241的顶部表面和侧壁、以及阻挡层220的表面形成第二侧墙材料层(未图示)；采用各向异性等离子体刻蚀工艺刻蚀第二侧墙材料层直至暴露出第一侧墙241的顶部表面和阻挡层220的表面，形成第二侧墙250。
本实施例中，所述第二侧墙250的材料为氧化硅。
在其它实施例中，所述第二侧墙的材料可以为氮化硅或多晶硅。
需要说明的是，所述第二侧墙250的材料和第一侧墙241的材料不同，使后续去除第二侧墙的过程中，第二侧墙相对于第一侧墙具有较高的刻蚀选择比值。
本实施例中，采用原子层沉积工艺形成第二侧墙材料层，使得第二侧墙材料层的保形沉积的效果较好，从而使得第二侧墙250的侧壁与待刻蚀材料层200的表面垂直。
在其它实施例中，形成第二侧墙材料层的工艺可以为等离子体化学气相沉积工艺、低压化学气相沉积工艺或者亚大气压化学气相沉积工艺。
刻蚀第二侧墙材料层采用的各向异性等离子体刻蚀工艺的参数包括：采用的刻蚀气体包括CH3F、CH2F2、CF4、O2和He，CH3F的流量为50sccm～500sccm，CH2F2的流量为0sccm～100sccm，CF4的流量为10sccm～200sccm，O2的流量为5sccm～200sccm，He的流量为50sccm～500sccm，源射频功率为100瓦～1000瓦，偏置电压为50伏～200伏，腔室压强为5mtorr～200mtorr。
参考图12，在相邻第二侧墙250之间暴露出的阻挡层220表面形成间隙层260。
所述间隙层260的材料和第二侧墙250的材料不同，使得后续去除第二侧墙的过程中，第二侧墙与相对于间隙层具有较高的刻蚀选择比值。
本实施例中，所述间隙层260的材料为含硅的底部抗反射层，相应的，形成所述间隙层260的工艺为旋涂工艺。
本实施例中，所述底部抗反射层中硅的质量百分比含量需要选择合适的范围。若所述底部抗反射层中硅的含量过少，在后续去除第二侧墙，以及在后续以所述第一侧墙和间隙层为掩膜刻蚀阻挡层和待刻蚀材料层的过程中，对底部抗反射层的损耗较多。若所述底部抗反射层中硅的含量过多，导致成本增加。本实施例中，所述底部抗反射层中硅的质量百分比为15％～50％。
采用旋涂工艺形成间隙层260，使得间隙层260在相邻阻挡层220之间的开口内的填充能力较好。
由于第一侧墙241和第二侧墙250的侧壁形貌较好，具体的，第一侧墙和第二侧墙的侧壁与待刻蚀材料层200的表面垂直，所以形成的间隙层260的侧壁与待刻蚀材料层的表面也保持垂直。
在其它实施例中，形成间隙层的步骤可以是：采用沉积工艺在相邻第二侧墙之间暴露出的阻挡层表面、以及阻挡层的顶部表面形成间隙材料层(未图示)，所述间隙材料层的整个表面高于阻挡层的顶部表面；去除高于阻挡层顶部表面的间隙材料层，形成间隙层。相应的，所述间隙层的材料可以是氧化硅。
参考图13，去除第二侧墙250(参考图12)。
去除第二侧墙250的工艺为各项同性干法刻蚀工艺。
去除第二侧墙250采用的各项同性干法刻蚀工艺的参数包括：采用的刻蚀气体包括C5HF7、CF3I、COS、O2和Ar，C5HF7的流量为50sccm～500sccm，CF3I的流量为0sccm～300sccm，COS的流量为0sccm～200sccm，O2的流量为10sccm～200sccm，Ar的流量为10sccm～500sccm。
由于去除第二侧墙250采用的刻蚀气体包括C5HF7，因此使得刻蚀气体被等离子体化后形成的等离子体中所包括的含氟的基团较多，从而使得对第二侧墙250的刻蚀选择性增强。
去除第二侧墙250采用的各项同性干法刻蚀工艺中，源射频功率为100瓦～1000瓦，腔室压强为10mtorr～500mtorr。
参考图14，去除第二侧墙250(参考图12)后，以所述第一侧墙241和间隙层260为掩膜刻蚀阻挡层220和待刻蚀材料层200。
具体的，去除第二侧墙250后，以所述第一侧墙241和间隙层260为掩膜刻蚀阻挡层220、底层阻挡层210和待刻蚀材料层200。
本实施例中，以所述第一侧墙241和间隙层260为掩膜刻蚀阻挡层220和待刻蚀材料层200的方法包括：以所述第一侧墙241和间隙层260为掩膜刻蚀阻挡层220和底层阻挡层210，形成阻挡掩膜层；以所述阻挡掩膜层为掩膜，刻蚀所述待刻蚀材料层200，形成目标层201。
需要说明的是，当没有形成底层阻挡层时，以所述第一侧墙和间隙层为掩膜刻蚀阻挡层，形成阻挡掩膜层。
由于去除牺牲层230后，第一侧墙241两侧对应材料表面的高度差异较小，所以使得以所述第一侧墙241和间隙层260为掩膜刻蚀阻挡层220和待刻蚀材料层200后，形成的目标层201中凹陷的高度差异较小。从而提高了半导体器件中图案的性能。
本发明另一实施例提供一种半导体器件的形成方法，包括：提供待刻蚀材料层，所述待刻蚀材料层上具有阻挡层；在所述阻挡层的表面形成多个分立的牺牲层；在所述牺牲层的顶部表面和侧壁表面、以及阻挡层表面形成第一侧墙材料层；刻蚀第一侧墙材料层直至暴露出阻挡层表面和牺牲层的顶部表面，在所述牺牲层的侧壁形成第一侧墙，且第一侧墙材料层相对于阻挡层的刻蚀选择比值大于等于10；去除所述牺牲层后，以所述第一侧墙为掩膜刻蚀阻挡层和待刻蚀材料层。
本实施例采用自对准型双重构图技术。
所述待刻蚀材料层的材料参照前一实施例。所述阻挡层的材料、厚度和形成工艺参照前一实施例。牺牲的材料和形成工艺参照前一实施例。第一侧墙材料层的材料和形成工艺参照前一实施例。刻蚀第一侧墙材料层直至暴露出阻挡层表面和牺牲层的顶部表面的工艺以及相应的参数参照前一实施例。第一侧墙的材料和形成工艺参照前一实施例。去除牺牲层的方法参照前一实施例。以所述第一侧墙为掩膜刻蚀阻挡层和待刻蚀材料层采用的工艺参照前一实施例中以第一侧墙和间隙层为掩膜刻蚀阻挡层和待刻蚀材料层的工艺。不再详述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供待刻蚀材料层，所述待刻蚀材料层上具有阻挡层；
在所述阻挡层的表面形成多个分立的牺牲层；
在所述牺牲层的顶部表面和侧壁表面、以及阻挡层表面形成第一侧墙材料层；
刻蚀第一侧墙材料层直至暴露出阻挡层表面和牺牲层的顶部表面，在所述牺牲层的侧壁形成第一侧墙，且第一侧墙材料层相对于阻挡层的刻蚀选择比值大于等于10；
去除所述牺牲层后，以所述第一侧墙为掩膜刻蚀阻挡层和待刻蚀材料层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：去除牺牲层后，在所述第一侧墙的侧壁形成第二侧墙；在相邻第二侧墙之间暴露出的阻挡层表面形成间隙层；去除第二侧墙后，以所述第一侧墙和间隙层为掩膜刻蚀阻挡层和待刻蚀材料层。
3.根据权利要求1或2所述的半导体器件的形成方法，其特征在于，在刻蚀第一侧墙材料层的过程中，第一侧墙材料层相对于阻挡层的刻蚀选择比值为10～100。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为氮化铝或者氮化硼。
5.根据权利要求1或2所述的半导体器件的形成方法，其特征在于，所述阻挡层的厚度为10埃～100埃。
6.根据权利要求1或2所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3、La2O3或HfSiO4。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，待刻蚀材料层和阻挡层之间还具有底层阻挡层；
所述半导体器件的形成方法还包括：去除牺牲层后，以所述第一侧墙为掩膜刻蚀阻挡层、底层阻挡层和待刻蚀材料层。
8.根据权利要求2所述的半导体器件的形成方法，其特征在于，待刻蚀材料层和阻挡层之间还具有底层阻挡层；
所述半导体器件的形成方法还包括：去除第二侧墙后，以所述第一侧墙和间隙层为掩膜刻蚀阻挡层、底层阻挡层和待刻蚀材料层。
9.根据权利要求1或2所述的半导体器件的形成方法，其特征在于，形成所述牺牲层的方法包括：在所述阻挡层上形成牺牲材料层；采用聚焦离子束刻蚀工艺刻蚀牺牲材料层，形成牺牲层。
10.根据权利要求1或2所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料为多晶硅或者无定型碳。
11.根据权利要求1或2所述的半导体器件的形成方法，其特征在于，去除所述牺牲层的工艺为各向同性等离子体化学刻蚀工艺，参数包括：采用的气体包括NF3、O2和Ar，NF3的流量为100sccm～1000sccm，O2的流量为0sccm～100sccm，Ar的流量为0sccm～500sccm，射频源功率为100瓦～2000瓦，刻蚀腔室压强为100mtorr～1torr。
12.根据权利要求1或2所述的半导体器件的形成方法，其特征在于，所述第一侧墙的材料为氮化硅、氧化硅或氮氧化硅。
13.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述第二侧墙的材料为氧化硅、氮化硅或多晶硅。
14.根据权利要求2所述的半导体器件的形成方法，其特征在于，形成第二侧墙的方法包括：在所述第一侧墙的顶部表面和侧壁、以及阻挡层的表面形成第二侧墙材料层；采用各向异性等离子体刻蚀工艺刻蚀第二侧墙材料层直至暴露出第一侧墙的顶部表面和阻挡层的表面，形成第二侧墙。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，形成第二侧墙材料层的工艺为原子层沉积工艺。
16.根据权利要求14所述的半导体器件的形成方法，其特征在于，刻蚀第二侧墙材料层采用的各向异性等离子体刻蚀工艺的参数包括：采用的刻蚀气体包括CH3F、CH2F2、CF4、O2和He，CH3F的流量为50sccm～500sccm，CH2F2的流量为0sccm～100sccm，CF4的流量为10sccm～200sccm，O2的流量为5sccm～200sccm，He的流量为50sccm～500sccm，源射频功率为100瓦～1000瓦，偏置电压为50伏～200伏，腔室压强为5mtorr～200mtorr。
17.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述间隙层的材料为氧化硅或者含硅的底部抗反射层。
18.根据权利要求17所述的半导体器件的形成方法，其特征在于，当所述间隙层的材料为含硅的底部抗反射层时，形成所述间隙层的工艺为旋涂工艺。
19.根据权利要求17所述的半导体器件的形成方法，其特征在于，所述底部抗反射层中硅的质量百分比为15％～50％。
20.根据权利要求2所述的半导体器件的形成方法，其特征在于，去除第二侧墙的工艺为各项同性干法刻蚀工艺，参数包括：采用的刻蚀气体包括C5HF7、CF3I、COS、O2和Ar，C5HF7的流量为50sccm～500sccm，CF3I的流量为0sccm～300sccm，COS的流量为0sccm～200sccm，O2的流量为10sccm～200sccm，Ar的流量为10sccm～500sccm，源射频功率为100瓦～1000瓦，腔室压强为10mtorr～500mtorr。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610518861.8A CN107579001B (zh) | 2016-07-04 | 2016-07-04 | 半导体器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610518861.8A CN107579001B (zh) | 2016-07-04 | 2016-07-04 | 半导体器件的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107579001A true CN107579001A (zh) | 2018-01-12 |
| CN107579001B CN107579001B (zh) | 2019-07-02 |
Family
ID=61049221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610518861.8A Active CN107579001B (zh) | 2016-07-04 | 2016-07-04 | 半导体器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107579001B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110534642A (zh) * | 2018-05-25 | 2019-12-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN110571138A (zh) * | 2018-06-05 | 2019-12-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| CN111092013A (zh) * | 2018-10-23 | 2020-05-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN113327985A (zh) * | 2021-05-27 | 2021-08-31 | 福建省晋华集成电路有限公司 | 一种半导体器件制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103594415A (zh) * | 2012-08-13 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104517813A (zh) * | 2013-09-29 | 2015-04-15 | 中芯国际集成电路制造(上海)有限公司 | 双重图形的形成方法 |
-
2016
- 2016-07-04 CN CN201610518861.8A patent/CN107579001B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103594415A (zh) * | 2012-08-13 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104517813A (zh) * | 2013-09-29 | 2015-04-15 | 中芯国际集成电路制造(上海)有限公司 | 双重图形的形成方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110534642A (zh) * | 2018-05-25 | 2019-12-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN110534642B (zh) * | 2018-05-25 | 2023-03-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN110571138A (zh) * | 2018-06-05 | 2019-12-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| CN111092013A (zh) * | 2018-10-23 | 2020-05-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN113327985A (zh) * | 2021-05-27 | 2021-08-31 | 福建省晋华集成电路有限公司 | 一种半导体器件制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107579001B (zh) | 2019-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6916746B1 (en) | Method for plasma etching using periodic modulation of gas chemistry | |
| CN108321079B (zh) | 半导体结构及其形成方法 | |
| CN107731737B (zh) | 半导体结构的形成方法 | |
| CN107579001B (zh) | 半导体器件的形成方法 | |
| TW201339349A (zh) | 用於間隔物與間隔物保護應用之共形非晶碳 | |
| TW201630045A (zh) | 製造方法與圖案化方法 | |
| JP2008270803A (ja) | 限界寸法収縮の制御されたエッチングプロセス | |
| CN108206131B (zh) | 半导体结构以及半导体结构的形成方法 | |
| CN109119330A (zh) | 一种半导体器件的形成方法 | |
| KR20120098487A (ko) | 반도체 장치의 제조 방법 | |
| CN109411337A (zh) | 半导体器件及其形成方法 | |
| CN106328498B (zh) | 半导体器件的形成方法 | |
| TWI716125B (zh) | 半導體裝置之製造方法及系統 | |
| TWI689973B (zh) | 基本無缺陷的多晶矽閘極陣列 | |
| TWI749453B (zh) | 在選擇性地蝕刻氮化矽間隔物期間改進輪廓控制之方法 | |
| CN106158595B (zh) | 半导体器件的形成方法 | |
| US20110171833A1 (en) | Dry etching method of high-k film | |
| CN111834214B (zh) | 半导体结构及其形成方法 | |
| TW200824002A (en) | Method for fabricating semiconductor device | |
| TW201403753A (zh) | 半導體結構的形成方法 | |
| TWI544543B (zh) | A manufacturing method of a semiconductor device, and a computer recording medium | |
| CN104124143B (zh) | 栅极侧壁层的形成方法 | |
| CN110010447B (zh) | 半导体器件及其形成方法 | |
| Meng et al. | Gate patterning in 14 nm and beyond nodes: from planar devices to three dimensional FinFET devices | |
| CN107516646A (zh) | 半导体器件的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |