CN110534642A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，方法包括：对第二槽区侧壁的阻挡材料层进行原位脱溶表面处理；之后采用第一湿刻工艺去除第二槽区侧壁的阻挡材料层，且使第一槽区侧壁和底部的阻挡材料层形成阻挡层；在第二槽区中形成位于阻挡层和下电极层的顶部表面的导电覆盖层。所述方法避免形成阻挡层后第二槽区侧壁残留阻挡材料层，同时避免去除第二槽区侧壁的阻挡材料层的过程污染工艺环境。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
电阻随机存取存储器(RRAM)是半导体领域的新型存储器，具有结构简单、工作电压低，高速、良好的耐久性，逐渐成为新一代非挥发性存储器的研究热点。电阻随机存取存储器利用位于上下电极间的变阻层的具有可变电阻特性的材料来存储数据。所述变阻层在通常情况下是绝缘的，当经由施加一定的电压后形成导电路径，变得具有导电性。
基于非晶硅材料的变阻层的电阻随机存取存储器由于和与半导体工艺匹配而成为研究的热点。现有技术中电阻随机存取存储器的形成方法为：形成下电极；在下电极表面形成变阻层，所述变阻层的材料为非晶硅；在变阻层表面形成上电极。
然而，现有技术形成的电阻随机存取存储器的性能较差。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，避免形成阻挡层后第二槽区侧壁残留阻挡材料层，同时避免去除第二槽区侧壁的阻挡材料层的过程污染工艺环境。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有介质层，介质层中具有第一凹槽，第一凹槽包括第一槽区和位于第一槽区上的第二槽区；在所述第一槽区的侧部和底部、第二槽区的侧壁以及介质层上形成阻挡材料层；在第一槽区中以及介质层上形成位于阻挡材料层表面的下电极材料层，且所述下电极材料层暴露出第二槽区侧壁的阻挡材料层；去除介质层上的下电极材料层和阻挡材料层，且使第一槽区中的下电极材料层形成下电极层；形成所述下电极层后，对第二槽区侧壁的阻挡材料层进行原位脱溶表面处理；进行所述原位脱溶表面处理后，采用第一湿刻工艺去除第二槽区侧壁的阻挡材料层，且使第一槽区侧壁和底部的阻挡材料层形成阻挡层；进行所述第一湿刻工艺后，在所述第二槽区中形成导电覆盖层，所述导电覆盖层位于所述阻挡层和下电极层的顶部表面，所述导电覆盖层的材料和所述阻挡层的材料不同。
可选的，所述阻挡材料层的材料中包含金属离子和非金属离子；对于第二槽区侧壁的阻挡材料层，所述原位脱溶表面处理去除了阻挡材料层表面的非金属离子，且使阻挡材料层表面的金属离子裸露出来。
可选的，所述阻挡材料层的材料为氮化钽或者氮化铝；当所述阻挡材料层的材料为氮化钽时，对于第二槽区侧壁的阻挡材料层，所述原位脱溶表面处理去除了阻挡材料层表面的氮离子，且使阻挡材料层表面的钽离子裸露；当所述阻挡材料层的材料为氮化铝时，对于第二槽区侧壁的阻挡材料层，所述原位脱溶表面处理去除了阻挡材料层表面的氮离子，且使阻挡材料层表面的铝离子裸露。
可选的，所述原位脱溶表面处理为干刻工艺，所述原位脱溶表面处理的参数包括：采用的气体包括H2，所述H2的流量为10sccm～400sccm，温度为20摄氏度～400摄氏度，源射频功率为10瓦～1000瓦，偏置功率为0瓦，腔室压强为1mtorr～100mtorr。
可选的，所述原位脱溶表面处理的参数还包括：采用的气体还包括Ar，所述Ar与所述H2的摩尔数之比为0.1～0.9。
可选的，所述阻挡材料层的材料为氮化钽或者氮化铝；所述第一湿刻工艺的参数包括：采用的刻蚀溶液为包含氢氟酸和过氧化氢的溶液，氢氟酸和过氧化氢的总质量百分比浓度为1％～70％。
可选的，所述下电极材料层的材料为氮化钛；所述导电覆盖层的材料为氮化钛或钨。
可选的，去除介质层上的下电极材料层和阻挡材料层的方法为化学机械研磨工艺。
可选的，所述导电覆盖层的厚度为10埃～150埃。
可选的，在所述第二槽区的底部形成所述导电覆盖层；所述半导体器件的形成方法还包括：去除高于导电覆盖层顶部表面的介质层；去除高于导电覆盖层顶部表面的介质层后，在所述介质层和导电覆盖层的表面形成变阻层；在所述变阻层上形成上电极层。
可选的，形成所述导电覆盖层的方法包括：在所述第二槽区的侧壁和底部、以及介质层上形成导电覆盖材料层；去除介质层上的导电覆盖材料层；去除介质层上的导电覆盖材料层后，去除第二槽区侧壁的导电覆盖材料层，形成所述导电覆盖层。
可选的，去除介质层上的导电覆盖材料层的工艺为化学机械研磨工艺；去除第二槽区侧壁的导电覆盖材料层的工艺为第二湿刻工艺。
可选的，所述变阻层的材料为非晶硅；所述变阻层的厚度为30埃～50埃。
可选的，所述上电极层包括位于所述变阻层上的第一上电极层和位于第一上电极层上的第二上电极层；所述第一上电极层的材料为铝，所述第二上电极层的材料为氮化钛。
可选的，还包括：在形成所述上电极层之前，在所述变阻层上形成中间阻挡层；所述中间阻挡层的材料为二氧化硅或氮化硅；所述中间阻挡层的厚度为10埃～50埃。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，去除第二槽区侧壁的阻挡材料层，在所述阻挡层和下电极层的顶部表面形成导电覆盖层，所述导电覆盖层的材料和所述阻挡层的材料不同，这样导电覆盖层能够隔离阻挡层和后续的变阻层，避免阻挡层和变阻层直接接触而引起界面特性较差的问题。由于在采用第一湿刻工艺去除第二槽区侧壁的阻挡材料层之前，对第二槽区侧壁的阻挡材料层进行了原位脱溶表面处理，而所述原位脱溶表面处理去除了阻挡材料层表面的非金属离子，且使阻挡材料层表面的金属离子裸露出来，因此这样在进行第一湿刻工艺的过程中，容易去除阻挡材料层，避免第二槽区侧壁残留阻挡材料层且提高了工艺效率。
其次，原位脱溶表面处理仅去除了阻挡材料层表面的非金属离子，而没有刻蚀阻挡材料层表面的金属离子，因此原位脱溶表面处理避免阻挡材料层表面中金属离子给工艺腔室带来污染的问题。而第一湿刻工艺中，刻蚀溶液不是直接循环利用的，因此不存在给其它湿刻工艺带来污染的问题。
附图说明
图1至图4是一种半导体器件形成过程的结构示意图；
图5至图14是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
图1至图4是一种半导体器件形成过程的结构示意图。
参考图1，提供基底100，所述基底100上具有介质层110，介质层110中具有第一凹槽111，第一凹槽111包括第一槽区1111和位于第一槽区1111上的第二槽区1112。
参考图2，在第一槽区1111的侧部和底部、第二槽区1112的侧壁以及介质层110上形成阻挡材料层120；在第一槽区1111中以及介质层110上形成位于阻挡材料层120表面的下电极材料层130，且所述下电极材料层130暴露出第二槽区1112侧壁的阻挡材料层120。
参考图3，去除介质层110上的下电极材料层130和阻挡材料层120，且使第一槽区1111中的下电极材料层130形成下电极层131；之后，采用干刻蚀工艺去除第二槽区1112侧壁的阻挡材料层120，使第一槽区1111侧壁和底部的阻挡材料层120形成阻挡层121。
参考图4，去除第二槽区1112侧壁的阻挡材料层120后，在第二槽区1112中形成导电覆盖层140，所述导电覆盖层140位于所述阻挡层121和下电极层131的顶部表面，所述导电覆盖层140的材料和所述阻挡层121的材料不同。
所述导电覆盖层140能够隔离阻挡层121和后续的变阻层，避免阻挡层121和变阻层直接接触而引起界面特性较差的问题。
然而，上述方法形成的半导体器件的性能较差，经研究发现，原因在于：
所述阻挡材料层120的材料为氮化钽。去除第二槽区1112侧壁的阻挡材料层120采用的是干刻工艺，刻蚀阻挡材料层120的副产物会残留在干刻工艺中，且副产物中具有钽离子。具有钽离子的副产物较难被去除干净，即使经过清洗干刻腔室的步骤也较难将所述副产物去除。因此导致对工艺腔室的污染。
为了避免去除第二槽区1112侧壁的阻挡材料层120的过程对工艺腔室的污染，另一种方法是采用湿刻工艺去除阻挡材料层120，湿刻工艺去除阻挡材料层120的难度较大且效率较低，导致第二槽区1112侧壁残留阻挡材料层120。
在此基础上，本发明提供一种半导体器件的形成方法，对第二槽区侧壁的阻挡材料层进行原位脱溶表面处理；之后采用第一湿刻工艺去除第二槽区侧壁的阻挡材料层，且使第一槽区侧壁和底部的阻挡材料层形成阻挡层；在第二槽区中形成位于阻挡层和下电极层的顶部表面的导电覆盖层。所述方法避免形成阻挡层后第二槽区侧壁残留阻挡材料层，同时避免去除第二槽区侧壁的阻挡材料层的过程污染工艺环境。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图14是本发明一实施例中半导体器件形成过程的结构示意图。
本实施例中，以所述半导体器件为电阻随机存取存储器为示例进行说明。
参考图5，提供基底200，所述基底200上具有介质层210，介质层210中具有第一凹槽211，第一凹槽211包括第一槽区2111和位于第一槽区2111上的第二槽区2112。
所述基底200的材料为二氧化硅或低K(K小于3.9)介质材料。
所述基底200中还具有底部互联层201，所述底部互联层201的材料为金属。
所述介质层210的材料为氧化硅或低K(K小于3.9)介质材料。
本实施例中，还包括：在介质层210中形成第一凹槽211之前，在介质层210上形成平坦层；在平坦层上形成底部抗反射层；在所述底部抗反射层上形成图形化的光刻胶层，所述光刻胶层中具有光刻胶开口，所述光刻胶开口用于定义第一凹槽211的位置；以所述光刻胶层为掩膜，刻蚀所述光刻胶开口底部的底部抗反射层和平坦层；在光刻胶开口底部的底部抗反射层和平坦层中形成中间开口；以底部抗反射层和平坦层为掩膜刻蚀介质层210，在介质层210中形成第一凹槽211；之后去除光刻胶层、底部抗反射层和平坦层。
第一槽区2111的侧壁暴露出介质层210，第二槽区2112的侧壁仅暴露出介质层210，第二槽区2112的侧壁和第一槽区2111的侧壁连接。
本实施例中，第一凹槽211位于底部互联层201上，第一凹槽211的底部暴露出底部互联层201。
参考图6，在所述第一槽区2111的侧部和底部、第二槽区2112的侧壁以及介质层210上形成阻挡材料层220；在第一槽区2111中以及介质层210上形成位于阻挡材料层220表面的下电极材料层230，且所述下电极材料层230暴露出第二槽区2112侧壁的阻挡材料层220。
本实施例中，所述第一槽区2111被阻挡材料层220和下电极材料层230填满。
所述阻挡材料层220的材料为氮化钽或者氮化铝。所述阻挡材料层220用于形成阻挡层。形成所述阻挡材料层220的工艺为沉积工艺，如原子层沉积工艺或溅射工艺。
所述下电极材料层230用于形成下电极层。
所述下电极材料层230的材料为金属，如钨、铝、铜、镍或钛。所述下电极材料层230的材料还可以为氮化钛。本实施例中，所述下电极材料层230的材料为氮化钛，好处包括：氮化钛作为下电极层的材料，使得下电极层的导电性能好，稳定性好，原子扩散较小。
形成所述下电极材料层230的材料的工艺为沉积工艺。在沉积下电极材料层230的过程中，采用干刻工艺将第二槽区2112中的下电极材料层230的材料去除，最终使下电极材料层230仅位于第一槽区2111中以及介质层210上，下电极材料层230不位于第二槽区2112中，所述下电极材料层230暴露出第二槽区2112侧壁的阻挡材料层220。
参考图7，去除介质层210上的下电极材料层230和阻挡材料层220，且使第一槽区2111中的下电极材料层230形成下电极层231。
本实施例中，去除介质层210上的下电极材料层230和阻挡材料层220的方法为化学机械研磨工艺，好处在于：避免在去除介质层210上的下电极材料层230和阻挡材料层220的过程中，对第一槽区2111中的下电极材料层230产生较大的损耗。
本实施例中，下电极层231和底部互联层201连接，下电极层231位于底部互联层201上。
参考图8，形成所述下电极层231后，对第二槽区2112侧壁的阻挡材料层220进行原位脱溶表面处理(In-situ surface exsolution treatment)。
所述阻挡材料层220的材料中包含金属离子和非金属离子；对于第二槽区2112侧壁的阻挡材料层220，所述原位脱溶表面处理去除了阻挡材料层220表面的非金属离子，且使阻挡材料层220表面的金属离子裸露出来。
具体的，当所述阻挡材料层220的材料为氮化钽时，对于第二槽区2112侧壁的阻挡材料层220，所述原位脱溶表面处理去除了阻挡材料层220表面的氮离子，且使阻挡材料层220表面的钽离子裸露。当所述阻挡材料层的材料为氮化铝时，对于第二槽区侧壁的阻挡材料层，所述原位脱溶表面处理去除了阻挡材料层表面的氮离子，且使阻挡材料层表面的铝离子裸露。
所述原位脱溶表面处理为干刻工艺，所述原位脱溶表面处理的参数包括：采用的气体包括H2，所述H2的流量为10sccm～400sccm，如10sccm、50sccm、100sccm、150sccm、200sccm、300sccm、350sccm或400sccm，温度为20摄氏度～400摄氏度，如50摄氏度、100摄氏度、200摄氏度、300摄氏度或400摄氏度，源射频功率为10瓦～1000瓦，如300瓦、500瓦、800瓦或1000瓦偏置功率为0瓦，腔室压强为1mtorr～100mtorr。
所述原位脱溶表面处理的参数还包括：采用的气体还包括Ar，所述Ar与所述H2的摩尔数之比为0.1～0.9。
参考图9，进行所述原位脱溶表面处理后，采用第一湿刻工艺去除第二槽区2112侧壁的阻挡材料层220，且使第一槽区2111侧壁和底部的阻挡材料层220形成阻挡层221。
由于在第一湿刻工艺之前，对第二槽区2112侧壁的阻挡材料层220进行原位脱溶表面处理，所述原位脱溶表面处理去除了阻挡材料层220表面的氮离子，且使阻挡材料层220表面的钽离子裸露，因此这样在进行第一湿刻工艺的过程中，容易去除阻挡材料层220，避免第二槽区2112侧壁残留阻挡材料层220且提高了工艺效率。
本实施例中，所述阻挡材料层220的材料为氮化钽或者氮化铝；所述第一湿刻工艺的参数包括：采用的刻蚀溶液为包含氢氟酸和过氧化氢的溶液，氢氟酸和过氧化氢的总质量百分比浓度为1％～70％，如5％、10％、15％、25％、50％或70％。
本实施例中，去除第二槽区2112侧壁的阻挡材料层220不采用干刻工艺的原因为：副产物难以去除，污染干法蚀刻机台。
本实施例中，原位脱溶表面处理仅去除了阻挡材料层220表面的非金属离子，而没有刻蚀阻挡材料层220表面的金属离子，因此原位脱溶表面处理避免阻挡材料层220表面中金属离子给工艺腔室带来污染的问题。而第一湿刻工艺中，刻蚀溶液不是直接循环利用的，因此不存在给其它湿刻工艺带来污染的问题。
所述阻挡层221的作用包括：防止所述阻挡层221中的原子扩散至介质层210中。
本实施例中，所述阻挡层221位于下电极层231和介质层210之间、以及下电极层231和底部互联层之间。
进行所述第一湿刻工艺后，在所述第二槽区2112中形成导电覆盖层，所述导电覆盖层位于所述阻挡层221和下电极层231的顶部表面，所述导电覆盖层的材料和所述阻挡层221的材料不同。
本实施例中，在所述第二槽区2112的底部形成导电覆盖层；所述半导体器件的形成方法还包括：去除高于导电覆盖层顶部表面的介质层210；去除高于导电覆盖层顶部表面的介质层210后，在所述介质层210和导电覆盖层的表面形成变阻层；在所述变阻层上形成上电极层。
下面参考图10至图12介绍形成导电覆盖层的方法。
参考图10，在所述第二槽区2112的侧壁和底部、以及介质层210上形成导电覆盖材料层300。
所述导电覆盖材料层300的材料和所述阻挡层221的材料不同。所述导电覆盖材料层300的材料为氮化钛或钨。所述导电覆盖材料层300用于形成导电覆盖层。
形成导电覆盖材料层300的工艺为沉积工艺，如原子层沉积工艺或溅射工艺。
参考图11，去除介质层210上的导电覆盖材料层300。
去除介质层210上的导电覆盖材料层300的工艺为化学机械研磨工艺。
参考图12，去除介质层210上的导电覆盖材料层300后，去除第二槽区2112侧壁的导电覆盖材料层300，形成所述导电覆盖层301，导电覆盖层301位于所述阻挡层221和下电极层231的顶部表面。
去除第二槽区2112侧壁的导电覆盖材料层300的工艺为第二湿刻工艺。
所述导电覆盖层301的材料和所述阻挡层221的材料不同。
本实施例中，所述导电覆盖层301的材料为氮化钛或钨。
所述导电覆盖层301的厚度为10埃～150埃，所述导电覆盖层301的厚度选择此范围的意义在于：若导电覆盖层301的厚度大于150埃，导致后续当电阻随机存取存储器处于开态时，上电极层350中的电子需要通过较厚的导电覆盖层301，电阻随机存取存储器的电阻较大，不满足应用要求；若导电覆盖层301的厚度小于10埃，导致导电覆盖层301的均匀性较差，导电覆盖层301容易暴露出部分阻挡层221的顶部表面，阻挡层221容易和后续的变阻层接触。
参考图13，去除高于导电覆盖层301顶部表面的介质层210。
去除高于导电覆盖层301顶部表面的介质层210的工艺为化学机械研磨工艺。
参考图14，去除高于导电覆盖层301顶部表面的介质层210后，在所述介质层210和导电覆盖层301的表面形成变阻层340；在所述变阻层340上形成上电极层350。
本实施例中，所述变阻层340的材料为非晶硅。
本实施例中，导电覆盖层301隔离阻挡层221和变阻层340，避免阻挡层221和变阻层340接触而引起界面特性较差的问题，避免器件电阻特性变差。
当在下电极层231和上电极层350之间施加的电压为0伏时，变阻层340的电阻率为10-1Ω·m～102Ω·m，所述变阻层340处于高阻态，使得电阻随机存取存储器处于关态；当下电极层231和上电极层350之间施加一定电压，所述变阻层340处于低阻态，使得电阻随机存取存储器处于开态。本实施例中，当在下电极层231和上电极层350之间施加的电压为1伏～10伏时，所述变阻层340的电阻率为10-4Ω·m～10-2Ω·m。
本实施例中，所述变阻层340的厚度为30埃～50埃。
当电阻随机存取存储器处于开态时，为了增加变阻层340中的导电通道，使得电阻随机存取存储器处于开态时在下电极层231和上电极层350之间施加的电压降低，以降低功耗，变阻层340为纳米颗粒，且为致密的无定型态。
形成所述变阻层340的工艺为沉积工艺，如等离子体化学气相沉积工艺或低压化学气相沉积工艺，本实施例中，采用等离子体化学气相沉积工艺形成所述变阻层340。
所述上电极层350可以为单层结构或多层堆叠的结构。本实施例中，上电极层350为两层堆叠的结构。所述上电极层350包括位于所述变阻层340上的第一上电极层351和位于第一上电极层351上的第二上电极层352，第一上电极层351的电阻率比第二上电极层352的电阻率低。
所述第一上电极层351的材料为导电性能优良的金属，如铝。
所述第二上电极层352的材料为氮化钛，好处包括：第二上电极层352导电性能较好的同时，能够阻挡第一上电极层351向上扩散。
本实施例中，还包括：在形成所述上电极层350之前，在所述变阻层340上形成中间阻挡层341。
所述中间阻挡层341的材料为二氧化硅或氮化硅。
形成所述中间阻挡层341的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺或原子层沉积工艺。本实施例中，形成所述中间阻挡层341的工艺为等离子体化学气相沉积工艺。
若所述中间阻挡层341的厚度过厚，导致后续将所述变阻层340从高阻态转变为低阻态需要在下电极层231和上电极层350之间施加的电压过高，会增加功耗；若所述中间阻挡层341的厚度过薄，导致中间阻挡层341难以有效的阻挡上电极层350的原子扩散向变阻层340中。因此，本实施例中，选择所述中间阻挡层341的厚度为10埃～50埃，如15埃、30埃或40埃。
本实施例中，第一上电极层351的原子容易扩散，尤其当第一上电极层351的材料为铝时，铝原子极易扩散至与之相邻的其它介质中。由于形成了中间阻挡层341，所述中间阻挡层341能够阻挡第一上电极层351中的原子扩散至变阻层340中，一方面，避免了在第一上电极层351中形成空洞，提高了第一上电极层351的电子迁移率，提高了第一上电极层351的导电性能；另一方面，避免了第一上电极层351中原子进入变阻层340中，进而避免当下电极层231和上电极层350之间未施加电压时变阻层340的绝缘性能变差，从而使得变阻层340的开关功能提高。
本实施例中，变阻层340的材料为非晶硅，所述变阻层340的表面具有不饱和键Si-H。而第一上电极层351中原子的外层电子为自由电子，表现为第一上电极层351的原子为缺失电子的状态。若在变阻层340上直接形成第一上电极层351，会导致第一上电极层351中原子与变阻层340表面的不饱和键键合，导致在第一上电极层351和变阻层340交界面的附近，第一上电极层351的结晶性较差。本实施例中，由于在变阻层340和第一上电极层351之间形成了中间阻挡层341，因此有效的避免了第一上电极层351和变阻层340之间进行键合，从而使得在第一上电极层351和中间阻挡层341的交界面附近，第一上电极层351的结晶性良好，提高了第一上电极层351的电子迁移率，提高了第一上电极层351的导电性。
所述电阻随机存取存储器的工作原理为：下电极层231和上电极层350之间施加电压，随着电压的变化，所述变阻层340的电阻在低阻态和高阻态之间可逆转变，基于这种效应来实现电阻随机存取存储器的存储功能。当在下电极层231和上电极层350之间施加的电压为0伏时，变阻层340的电阻率为10-1Ω·m～102Ω·m，所述变阻层340处于高阻态，使得电阻随机存取存储器处于关态；当在下电极层231和上电极层350之间施加的电压大于一定值时，此时上电极层350中的电子在下电极层231和上电极层350之间形成的电场的作用下通过变阻层340中的导电通道到达下电极层231，从而在变阻层340中形成电流，此时，变阻层340为低阻态，电阻随机存取存储器处于开态。
需要说明的是，所述中间阻挡层341可以阻挡上电极层350中的原子扩散进入变阻层340中，但是不会阻碍上电极层350中的电子进入变阻层340中，原因为：上电极层350中原子核半径远大于上电极层350中电子的半径，使得上电极层350中原子不能穿过中间阻挡层341进入变阻层340中，而对于上电极层350中的电子，由于其半径较小，且中间阻挡层341的厚度较小，使得上电极层350中的电子可以穿过中间阻挡层341进入变阻层340中。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底上具有介质层，介质层中具有第一凹槽，第一凹槽包括第一槽区和位于第一槽区上的第二槽区；
在所述第一槽区的侧部和底部、第二槽区的侧壁以及介质层上形成阻挡材料层；
在第一槽区中以及介质层上形成位于阻挡材料层表面的下电极材料层，且所述下电极材料层暴露出第二槽区侧壁的阻挡材料层；
去除介质层上的下电极材料层和阻挡材料层，且使第一槽区中的下电极材料层形成下电极层；
形成所述下电极层后，对第二槽区侧壁的阻挡材料层进行原位脱溶表面处理；
进行所述原位脱溶表面处理后，采用第一湿刻工艺去除第二槽区侧壁的阻挡材料层，且使第一槽区侧壁和底部的阻挡材料层形成阻挡层；
进行所述第一湿刻工艺后，在所述第二槽区中形成导电覆盖层，所述导电覆盖层位于所述阻挡层和下电极层的顶部表面，所述导电覆盖层的材料和所述阻挡层的材料不同。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡材料层的材料中包含金属离子和非金属离子；对于第二槽区侧壁的阻挡材料层，所述原位脱溶表面处理去除了阻挡材料层表面的非金属离子，且使阻挡材料层表面的金属离子裸露出来。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述阻挡材料层的材料为氮化钽或者氮化铝；当所述阻挡材料层的材料为氮化钽时，对于第二槽区侧壁的阻挡材料层，所述原位脱溶表面处理去除了阻挡材料层表面的氮离子，且使阻挡材料层表面的钽离子裸露；当所述阻挡材料层的材料为氮化铝时，对于第二槽区侧壁的阻挡材料层，所述原位脱溶表面处理去除了阻挡材料层表面的氮离子，且使阻挡材料层表面的铝离子裸露。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述原位脱溶表面处理为干刻工艺，所述原位脱溶表面处理的参数包括：采用的气体包括H2，所述H2的流量为10sccm～400sccm，温度为20摄氏度～400摄氏度，源射频功率为10瓦～1000瓦，偏置功率为0瓦，腔室压强为1mtorr～100mtorr。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述原位脱溶表面处理的参数还包括：采用的气体还包括Ar，所述Ar与所述H2的摩尔数之比为0.1～0.9。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡材料层的材料为氮化钽或者氮化铝；所述第一湿刻工艺的参数包括：采用的刻蚀溶液为包含氢氟酸和过氧化氢的溶液，氢氟酸和过氧化氢的总质量百分比浓度为1％～70％。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述下电极材料层的材料为氮化钛；所述导电覆盖层的材料为氮化钛或钨。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除介质层上的下电极材料层和阻挡材料层的方法为化学机械研磨工艺。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述导电覆盖层的厚度为10埃～150埃。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述第二槽区的底部形成所述导电覆盖层；所述半导体器件的形成方法还包括：去除高于导电覆盖层顶部表面的介质层；去除高于导电覆盖层顶部表面的介质层后，在所述介质层和导电覆盖层的表面形成变阻层；在所述变阻层上形成上电极层。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，形成所述导电覆盖层的方法包括：在所述第二槽区的侧壁和底部、以及介质层上形成导电覆盖材料层；去除介质层上的导电覆盖材料层；去除介质层上的导电覆盖材料层后，去除第二槽区侧壁的导电覆盖材料层，形成所述导电覆盖层。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，去除介质层上的导电覆盖材料层的工艺为化学机械研磨工艺；去除第二槽区侧壁的导电覆盖材料层的工艺为第二湿刻工艺。
13.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述变阻层的材料为非晶硅；所述变阻层的厚度为30埃～50埃。
14.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述上电极层包括位于所述变阻层上的第一上电极层和位于第一上电极层上的第二上电极层；所述第一上电极层的材料为铝，所述第二上电极层的材料为氮化钛。
15.根据权利要求10所述的半导体器件的形成方法，其特征在于，还包括：在形成所述上电极层之前，在所述变阻层上形成中间阻挡层；所述中间阻挡层的材料为二氧化硅或氮化硅；所述中间阻挡层的厚度为10埃～50埃。
16.一种根据权利要求1至15任意一项方法所形成的半导体器件。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113517393A (zh) * | 2020-04-28 | 2021-10-19 | 台湾积体电路制造股份有限公司 | 相变存储器件及其形成方法 |
| US11925127B2 (en) | 2020-04-28 | 2024-03-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Phase-change memory device and method |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1239324A (zh) * | 1998-06-16 | 1999-12-22 | 西门子公司 | 半导体器件 |
| JP2003174215A (ja) * | 2001-12-07 | 2003-06-20 | Yamaha Corp | 磁気トンネル接合素子とその製法 |
| US20060019487A1 (en) * | 2004-07-26 | 2006-01-26 | Rainer Leuschner | Ferromagnetic liner for conductive lines of magnetic memory cells and methods of manufacturing thereof |
| US20090004802A1 (en) * | 2007-06-29 | 2009-01-01 | Moon Sig Joo | Method of fabricating non-volatile memory device having charge trapping layer |
| CN102386094A (zh) * | 2010-09-02 | 2012-03-21 | 中芯国际集成电路制造(上海)有限公司 | 形成瓶式沟槽以及瓶式沟槽电容器的方法 |
| US20170221753A1 (en) * | 2014-10-17 | 2017-08-03 | Acm Research (Shanghai) Inc. | Barrier layer removal method and semiconductor structure forming method |
| CN107579001A (zh) * | 2016-07-04 | 2018-01-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
-
2018
- 2018-05-25 CN CN201810519441.0A patent/CN110534642B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1239324A (zh) * | 1998-06-16 | 1999-12-22 | 西门子公司 | 半导体器件 |
| JP2003174215A (ja) * | 2001-12-07 | 2003-06-20 | Yamaha Corp | 磁気トンネル接合素子とその製法 |
| US20060019487A1 (en) * | 2004-07-26 | 2006-01-26 | Rainer Leuschner | Ferromagnetic liner for conductive lines of magnetic memory cells and methods of manufacturing thereof |
| US20090004802A1 (en) * | 2007-06-29 | 2009-01-01 | Moon Sig Joo | Method of fabricating non-volatile memory device having charge trapping layer |
| CN102386094A (zh) * | 2010-09-02 | 2012-03-21 | 中芯国际集成电路制造(上海)有限公司 | 形成瓶式沟槽以及瓶式沟槽电容器的方法 |
| US20170221753A1 (en) * | 2014-10-17 | 2017-08-03 | Acm Research (Shanghai) Inc. | Barrier layer removal method and semiconductor structure forming method |
| CN107579001A (zh) * | 2016-07-04 | 2018-01-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Non-Patent Citations (1)
| Title |
|---|
| 鲍艳等: "模板法制备中空结构材料的研究进展", 《无机材料学报》 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113517393A (zh) * | 2020-04-28 | 2021-10-19 | 台湾积体电路制造股份有限公司 | 相变存储器件及其形成方法 |
| US11925127B2 (en) | 2020-04-28 | 2024-03-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Phase-change memory device and method |
Also Published As
| Publication number | Publication date |
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