TWI418027B - 相變化記憶裝置及其製造方法 - Google Patents

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Jen Chi Chuang
Jia Yo Lin
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Description

相變化記憶裝置及其製造方法
本發明有關於一種記憶體裝置，而特別是有關於一種相變化記憶裝置及其製造方法。
相變化記憶體具有非揮發性、高讀取訊號、高密度、高擦寫次數以及低工作電壓/電流的特質、是相當有潛力的非揮發性記憶體。為了提高記憶密度，降低工作電流(programming current)，特別是重置電流(reset current)是重要的技術指標。
於相變化記憶體內所採用之相變化材料至少可呈現兩種固態，包括結晶態及非結晶態，一般係利用溫度的改變來進行兩態間的轉換，由於非結晶態混亂的原子排列具有較高的電阻，因此藉由簡單的電性量測即可輕易區分出相變化材料之結晶態與非結晶態。由於相變化材料之相轉變為一種可逆反應，因此相變化材料用來當作記憶體材料時，是藉由非結晶態與結晶態兩態之間的轉換來進行記憶，也就是說記憶位階(0、1)是利用兩態間電阻的差異來區分。
請參照第1圖，部份顯示了一種習知相變化記憶胞結構之剖面情形。如第1圖所示，相變化記憶胞結構包括了一矽基底10，其上設置有一底電極12。於底電極12上則設置有一介電層14。介電層14之一部內設置有一加熱電極16，於 介電層14上則堆疊有一圖案化之相變化材料層20。圖案化之相變化材料層20係設置於介電層14上之另一介電層18內，而相變化材料層20之底面則部份接觸加熱電極16。於介電層18上則設置有另一介電層24。於介電層24內設置有一頂電極22，頂電極22部分覆蓋了介電層24且部分之頂電極22穿透了介電層24，因而接觸了其下方之相變化材料層20。
於操作時，加熱電極16將產生一電流以加熱介於相變化材料層20與加熱電極16間之介面，進而視流經加熱電極16之電流量與時間長短而使得相變化材料層20之一部份(未顯示)轉變成非晶態相或結晶態相。
然而，為了提升相變化記憶裝置的應用價值，便需要進一步縮減相變化記憶裝置內記憶胞的尺寸並提升單位面積內之相變化記憶裝置內記憶胞的密度。然而，隨著記憶胞尺寸的縮減，意味著記憶胞之工作電流需隨記憶胞密度的提升與尺寸的縮小等趨勢而進一步的縮減。
因此為了於縮減記憶胞尺寸時亦能降低重置電流，所使用之方法之一即為降低加熱電極16與相變化材料層20之接觸面積，即藉由降低加熱電極16之直徑D0 所達成，進而維持或提高其介面間之電流密度。然而，加熱電極16之直徑D0 仍受限於目前微影製程之能力，進而使得其縮小程度為之受限，故無法進一步降低寫入電流與重置電流等工作電流，如此將不利於其相變化記憶胞結構的微縮。
因此，便需要一種相變化記憶裝置及其製造方法，以解決上述問題。
有鑑於此，本發明提供了一種相變化記憶裝置及其製造方法，以期滿足上述需求。
依據一實施例，本發明提供了一種相變化記憶體裝置，包括：一基底；一第一介電層，設置於該基底上；一第一電極，設置於該第一介電層內；一第二介電層，位於該第一介電層上並覆蓋該第一電極；一加熱電極，設置於該第二介電層內並接觸該第一電極；一相變化材料層，位於該第二介電層上且接觸該加熱電極；以及一第二電極，位於該相變化材料層上，其中該加熱電極具有接觸該第一電極之一第一部以及接觸該相變化材料層之一第二部，該第二部包括金屬矽化物而該第一部不包括金屬矽化物。
依據另一實施例，本發明提供了一種相變化記憶體裝置的製造方法，包括：提供一基底，其上形成有一第一電極；於該基底上形成一第一介電層，以環繞該第一電極並露出該第一電極之頂面；形成一第二介電層於該第一介電層上以覆蓋該第一電極與該第一介電層；於該第二介電層內形成一加熱電極；形成一相變化材料層於該第二介電層上；以及形成一第二電極於該相變化材料層之上，以接觸該相變化材料 層，其中該加熱電極具有接觸該第一電極之一第一部與接觸該相變化材料層之一第二部，該加熱電極之該第一部包括經摻雜多晶矽材料或耐火金屬材料，而該加熱電極之該第二部包括金屬矽化物。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖示，作詳細說明如下：
本發明之相變化記憶裝置之製作將配合第2圖至14圖等示意情形作一詳細敘述如下。
請參照第2~7圖，顯示了本發明一實施例之相變化記憶體裝置製作方法中不同製程步驟中之剖面情形。於本實施例中僅部份繪示了於相變化記憶體裝置內之一記憶胞單元的製作，而此相變化記憶體裝置可包括一個以上記憶胞單元的製作，而不以第2~7圖所示之製造情形而限制本發明。
請參照第2圖，首先提供一半導體基底，例如為一矽基底，於此半導體基底上可設置有為一介電層所覆蓋之半導體裝置以及/或其他導電內連線結構，而其上所設置之半導體裝置例如為電晶體之一主動元件。熟悉此技藝者當能理解，上述主動元件可透過設置於適當位置之導電內連線結構而電性接觸於記憶體裝置中之記憶胞，藉以控制所接觸之記憶胞的記憶狀態。然而，為了簡化圖式，於第2圖 中僅繪示為一平整之基底100。
接著，於基底100上形成一電極104，如第2圖所示。電極104可為沿垂直於圖面一方向延伸之金屬導線(metal line)抑或金屬栓塞(metal plug)，設置於部份基底100之上。在此以金屬導線製程為例，先於基底100上坦覆地形成一層導電材料，例如是Ti、TiN、TiW、W、WN、WSi、TaN、經摻雜之多晶矽(doped polysilicon)等材料，其可利用如化學氣相沈積法(CVD)或濺鍍法等方法形成於基底100上。接著藉由一微影製程(未圖示)之實施，圖案化並去除部分之上述導電材料以成為一電極104。
接著，在基底100上坦覆地形成一層介電材料，以覆蓋上述電極104。在此，此介電材料之材質例如為硼磷摻雜氧化矽玻璃(Borophosphosilicate glass，BPSG)、氧化矽或氮化矽。接著，利用一平坦化程序(未顯示)以移除高出電極104表面之介電材料部分，因而於基底100上形成一介電層102，其沿著電極104周圍設置。
接著，於介電層102上坦覆地形成一介電層106，例如是藉由高密度電漿化學氣相沈積法所形成之氧化矽層。接著利用微影與蝕刻等程序(未顯示)之實施於介電層106內形成一開口107。如第2圖所示，開口107穿透了介電層106且露出電極104之一部，開口107具有介於90 nm~110 nm之直徑D1 。
接著，於介電層106上沈積一導電材料並使之填滿開口107，並藉由後續施行之平坦化程序(未顯示)以移除高出 介電層106表面之導電材料，進而於開口107內形成一加熱電極108。於本實施例中，加熱電極108之材料為經摻雜之多晶矽(doped polysilicon)材料，其經過n型摻質或p型摻質的摻雜而具有適度導電性。
請參照第3圖，接著施行一蝕刻程序110，以選擇性地去除部分介電層106並露出部分之加熱電極108。在此，蝕刻程序110較佳地為一濕蝕刻程序，且經過蝕刻程序110的實施，其移除介於130 nm~150 nm之厚度d1的部分介電層106，進而部分露出了加熱電極108之一部。
請參照第4圖，接著施行一蝕刻程序112，以選擇性地部分去除為介電層106所露出之加熱電極108部分。在此，蝕刻程序112較佳地為一濕蝕刻程序。因此，於蝕刻程序112施行之後，為介電層106所露出之加熱電極108便具有一倒T狀(reversed T－shaped)之剖面情形。
如第4圖所示，於蝕刻程序112施行後，加熱電極108可大體分為兩個部分，一為未經過蝕刻程序112處理之第一部108b而另一為經蝕刻程序112處理之第二部108a。在此，第一部108b具有相同於先前加熱電極108之直徑D1 ，而第二部108a則具有縮減之一直徑D2 ，D2 可介於15 nm~30 nm之間且與D1 間具有介於1：4~1：7之比例。另外，於蝕刻程序112施行後，上述第二部108之底面將略凹陷於介電層106表面下方，而第二部108 之底面與介電層106表面間具有介於15 nm~20 nm之深度d2 。
請參照第5圖，接著順應地形成一金屬層114於介電層106上並覆蓋加熱電極108之上與填入於加熱電極之第二部108a與介電層106間之凹口內。金屬層114之材質例如為Co、Ni等貴金屬(noble metal，group VIII)材料，或Ti、V、Cr、Zr、Mo、Hf、Ta、W等耐火金屬(refractory metal，group IVA、VA、VIA、VIIA)材料。
請參照第6圖，接著施行一回火程序(未顯示)，使金屬層114與相接觸之加熱電極108的第二部108a與部分第一部108b(見於第5圖內但非第6圖)等部分產生金屬矽化反應(silicidation)，進而將上述部分之加熱電極的經摻雜多晶矽材料轉化為金屬矽化物，以降低加熱電極之接觸電阻。如第6圖所示，於回火程序施行後加熱電極108將包括經金屬矽化處理之第三部108c以及未經過金屬矽化處理之第四部108d，而第三部108c具有一倒T狀(reversed T－shaped)之剖面情形，而第四部則具有大體方形之剖面情形。上述回火程序之施行溫度則可依據金屬層114所使用材料而適度調整。接著施行一蝕刻程序(未顯示)以去除未反應之金屬層114部分。在此，於去除未反應之金屬層114之後，可選擇性地再次施行一回火程序(未顯示)，以改善所得到之金屬矽化物的電阻值。
於一實施例中，當金屬層114使用Co材料時，可先 行於450~500℃之溫度下施行一回火程序，以使得金屬層114與加熱電極108內之多晶矽材料反應，進而形成CoSi金屬矽化物。並於去除未反應之金屬層114材料後，接著於750~800℃之溫度下施行另一回火程序，以將上述加熱電極108內之CoSi金屬矽化物轉化為CoSi2 金屬矽化物。
如第6圖所示，於回火程序施行與去除未反應之金屬層108之後，所形成之加熱電極108將包括由金屬矽化材料所組成之第三部108c以及包括經摻雜多晶矽之第四部108d，在此第三部108c具有一倒T狀(reversed T－shaped)之剖面情形，而加熱電極108之第三部108c內之尖端部仍具有一直徑D2 ，而加熱電極108之第三部108c的底部與加熱電極108之第四部108d則仍保有其原先直徑D1 。
接著順應地形成一介電層116於介電層106上並覆蓋加熱電極108之第三部108c與填入形成於加熱電極108之第三部108c與介電層106間之凹口內。在此，介電層116之材質例如為氧化矽，其可藉由化學氣相沈積方式所形成。
請參照第7圖，接著施行一平坦化程序(未顯示)，例如為一化學機械研磨程序，以移除高出加熱電極108之第三部108c表面之介電層116以及部分之加熱電極108之第三部108c，因而留下大致平坦之一表面。接著於介電層116上形成一層相變化材料(未顯示)，其厚度約介於 50 nm~200 nm，以覆蓋介電層108以及加熱電極108之第三部108c。在此，相變化材料包括硫屬(chalcogenide)化合物，例如是Ge－Te－Sb三元硫屬化合物或經摻雜之多元硫屬化合物，其可藉由如物理或化學氣相沉積法之方法所形成。接著藉由微影與蝕刻程序(未顯示)的實施以圖案化此層相變化材料，因而於加熱電極108之第三部108c與其鄰近介電層116之上形成了圖案化之一相變化材料層132。在此，相變化材料層132覆蓋了下方加熱電極108之第三部108c之頂面。
接著，在基底100上坦覆地形成一層介電材料，以覆蓋上述相變化材料層132以及介電層116。接著，利用一平坦化程序(未顯示)以移除高出相變化材料層132表面之介電材料部分，因而於介電層116上形成一介電層130，其沿著相變化材料層132周圍設置。在此，此介電材料之材質例如氧化矽，其可藉由化學氣相沈積方式所形成。
接著，於介電層130上坦覆地形成一層導電材料，例如是Ti、TiN、TiW、W、Al、TaN等材料，其可利用如化學氣相沈積法(CVD)或濺鍍法等方法形成於介電層130上。接著藉由一微影製程(未圖示)之實施，圖案化並去除部分之上述導電材料以成為一電極134。在此，如第7圖所示，電極134係沿平行於圖面之一方向延伸而設置於部份之介電層130之上且與相變化材料層132相接觸。
請參照第8圖，繪示了依據本發明另一實施例之相變 化記憶裝置，其與如第7圖所示之相變化記憶裝置的不同處在於最終得到加熱電極108具有三個部分，分別繪示為第五部108e、第六部108f與第七部108g，其中第七部108g大體對應於第7圖內所示之加熱電極108之第四部108d，兩者皆包括了多晶矽材料，而第五部108e與第六部108f則大體對應於第7圖內所示之加熱電極108之第三部108c。於本實施例中，加熱電極108之第五部108e係經過金屬矽化處理而為一金屬矽化物次層(sub－layer)，而加熱電極108之第六部108f則未經過金屬矽化處理，其仍為一多晶矽次層(sub－layer)。在此，第8圖內所示之加熱電極108係藉由相似如第2－6圖所示製造方法所形成，其相異處在於與金屬層114接觸之加熱電極108未金屬矽化完全，可藉由控制第一次回火程序之時間或金屬層114之厚度達成。
請參照第9~14圖，顯示了本發明另一實施例之相變化記憶體裝置製作方法中不同製程步驟中之剖面情形。於本實施例中僅部份繪示了於相變化記憶體裝置內之一記憶胞單元的製作，而此相變化記憶體裝置可包括一個以上記憶胞單元的製作，而不以第9~14圖所示之製造情形而限制本發明。
請參照第9圖，首先提供一半導體基底，例如為一矽基底，於此半導體基底上可設置有為一介電層所覆蓋之半導體裝置以及/或其他導電內連線結構，而其上所設置之半導體裝置例如為電晶體之一主動元件。熟悉此技藝者當能 理解，上述主動元件可透過設置於適當位置之導電內連線結構而電性接觸於記憶體裝置中之記憶胞，藉以控制所接觸之記憶胞的記憶狀態。然而，為了簡化圖式，於第9圖中僅繪示為一平整基底200。
接著，於基底200上形成一電極204，如第9圖所示。電極204可為沿垂直於圖面一方向延伸之金屬導線(metal line)抑或金屬栓塞(metal plug)，設置於部份基底200之上。在此以金屬導線製程為例，先於基底200上坦覆地形成一層導電材料，例如是Ti、TiN、TiW、W、WN、WSi、TaN、經摻雜之多晶矽(doped polysilicon)等材料，其可利用如化學氣相沈積法(CVD)或濺鍍法等方法形成於基底200上。接著藉由一微影製程(未圖示)之實施，圖案化並去除部分之上述導電材料以成為一電極204。
接著，在基底200上坦覆地形成一層介電材料，以覆蓋上述電極204。在此，此介電材料之材質例如為硼磷摻雜氧化矽玻璃(Borophosphosilicate glass，BPSG)、氧化矽或氮化矽。接著，利用一平坦化程序(未顯示)以移除高出電極204表面之介電材料部分，因而於基底200上形成一介電層202，其沿著電極204周圍設置。
接著，於介電層202上坦覆地形成一介電層206，例如是藉由高密度電漿化學氣相沈積法所形成之氧化矽層。接著利用微影與蝕刻等程序(未顯示)之實施於介電層206內形成一開口207。如第9圖所示，開口207穿透了介電層206且露出電極204之一部，開口207具有介於90 nm~110 nm之直徑D1 。
接著，於介電層206上沈積一導電材料並使之填滿開口207，並藉由後續施行之平坦化程序(未顯示)以移除高出介電層206表面之導電材料，進而於開口207內形成一加熱電極208。於本實施例中，加熱電極208之材料為例如為Co、Ni等貴金屬(noble metal，group VIII)材料，或Ti、V、Cr、Zr、Mo、Hf、Ta、W等耐火金屬(refractory metal，groups IVA、VA、VIA、VIIA)材料。
請參照第10圖，接著施行一蝕刻程序210，以選擇性地去除部分介電層206並露出部分之加熱電極208。在此，蝕刻程序210較佳地為一濕蝕刻程序，且經過蝕刻程序210的實施，其移除介於130 nm~150 nm之厚度d1的部分介電層206，進而部分露出了加熱電極208之一部。
請參照第11圖，接著施行一蝕刻程序212，以選擇性地部分去除為介電層206所露出之導電電極208部分。在此，蝕刻程序212較佳地為一濕蝕刻程序。因此，於蝕刻程序212施行之後，為介電層214所露出之導電電極208便具有一倒T狀(reversed T－shaped)之剖面情形。
如第11圖所示，於蝕刻程序212施行後，加熱電極208可大體分為兩個部分，一為未經過蝕刻程序212處理之第一部208b而另一為經蝕刻程序212處理之第二部208a。在此，第一部208b具有相同於先前加熱電極208 之直徑D1 ，而第二部208a則具有縮減之一直徑D2 ，D2 可介於15 nm~30 nm之間且與D1 間具有介於1：4~1：7之比例。另外，於蝕刻程序212施行後，上述第二部208a之底面將略凹陷於介電層206表面下方，而第二部208a之底面與介電層206表面間具有介於15 nm~20 nm之深度d2 。
請參照第12圖，接著順應地形成一半導體層214於介電層206上並覆蓋加熱電極208之上與填入於加熱電極之第二部208a與介電層206間之凹口內。半導體層214之材質可為未經摻雜之多晶矽(undoped polysilicon)材料或未經摻雜之非晶矽(undoped amorphous silicon)材料，其厚度約為5 nm－30 nm，而其電阻值約1e5 Ω－cm以上。
請參照第13圖，接著施行一回火程序(未顯示)，以金屬矽化與導電層214相接觸之加熱電極208的第二部208a與部分第一部208b(見於第11圖內但非第12圖)等部分，進而將上述部分之加熱電極的經耐火金屬材料轉化為金屬矽化物，以降低加熱電極之接觸電阻。如第12圖所示，於回火程序施行後加熱電極208將包括經金屬矽化處理之第三部208c以及未經過金屬矽化處理之第四部208d，而第三部208c具有一倒T狀(reversed T－shaped)之剖面情形，而第四部則具有大體方形之剖面情形。上述回火程序之施行溫度則可依據加熱電極208所使用材料而適度調整。
接著施行一蝕刻程序(未顯示)以去除未反應之半導 體層214部分。在此，於去除未反應之導電層214之後，可再次施行一回火程序(未顯示)，以改善所得到之金屬矽化物的電阻值。於另一實施例中，基於半導體層214之厚度可能僅介於5 nm－30 nm，故於前述之第一次回火程序後可能與介電層206混合，因此可不施行上述蝕刻程序以去除其未形成矽化物的部分。於一實施例中，當加熱電極208使用Co材料時，可先行於450~500℃之溫度下施行一回火程序，以使得加熱電極208與半導體層214內之多晶矽或非晶矽材料反應，進而形成CoSi金屬矽化物。選擇性地去除未反應之半導體層214材料後，接著於750~800℃之溫度下施行另一回火程序，以將上述加熱電極208內之CoSi金屬矽化物轉化為CoSi2 金屬矽化物。
如第13圖所示，於回火程序施行與去除未反應之半導體層214之後，所形成之加熱電極208將包括由金屬矽化材料所組成之第三部208c以及包括貴金屬或耐火金屬之第四部208d，在此第三部208c具有一倒T狀(reversed T－shaped)之剖面情形，而加熱電極208之第三部208c內之尖端部仍具有一直徑D2 ，而加熱電極208之第三部208c的底部與加熱電極208之第四部208d則仍保有其原先直徑D1 。
接著順應地形成一介電層216於介電層206上並覆蓋加熱電極208之第三部208c與填入形成於加熱電極208之第三部208c與介電層206間之凹口內。在此，介 電層216之材質例如為氧化矽，其可藉由化學氣相沈積方式所形成。
請參照第14圖，接著施行一平坦化程序(未顯示)，例如為一化學機械研磨程序，以移除高出加熱電極208之第三部208c表面之介電層216以及部分之加熱電極208之第三部208c，因而留下大致平坦之一表面。接著於介電層216上形成一層相變化材料(未顯示)，其厚度約介於50 nm~200 nm，以覆蓋介電層208以及加熱電極208之第三部208c。在此，相變化材料包括硫屬(chalcogenide)化合物，例如是Ge－Te－Sb三元硫屬化合物或經摻雜之多元硫屬化合物，其可藉由如為物理或化學氣相沉積法之方法所形成。接著藉由微影與蝕刻程序(未顯示)的實施以圖案化此層相變化材料，因而於加熱電極208之第三部208c與其鄰近介電層216之上形成了圖案化之一相變化材料層232。在此，相變化材料層232覆蓋了下方加熱電極208之第三部208c之頂面。
接著，在基底200上坦覆地形成一層介電材料，以覆蓋上述相變化材料層232以及介電層216。接著，利用一平坦化程序(未顯示)以移除高出相變化材料層132表面之介電材料部分，因而於介電層216上形成一介電層230，其沿著相變化材料層232周圍設置。在此，此介電材料之材質例如氧化矽，其可藉由化學氣相沈積方式所形成。
接著，於介電層230上坦覆地形成一層導電材料，例 如是Ti、TiN、TiW、W、Al、TaN等材料，其可利用如化學氣相沈積法(CVD)或濺鍍法等方法形成於介電層230上。接著藉由一微影製程(未圖示)之實施，圖案化並去除部分之上述導電材料以成為一電極234。在此，如第14圖所示，電極234係沿平行於圖面之一方向延伸而設置於部份之介電層230之上且與相變化材料層232相接觸。
經由上述解說，本發明提供了一種相變化記憶裝置(如第7、8與14圖所示)，包括：一基底(基底100/200)，其上設置了一第一介電層(介電層102/202)；一第一電極(電極104/204)，設置於該第一介電層內；一第二介電層(由介電層106與116或206與216所組成)，位於該第一介電層上並覆蓋該第一電極；一加熱電極(108/208)，設置於該第二介電層內並接觸該第一電極；一相變化材料層(132/232)，位於該第二介電層上且接觸該加熱電極；以及一第二電極(134/234)，位於該第二介電層上並接觸該相變化材料層，其中該加熱電極具有接觸該第一電極之一第一部(108d/108g/208d)以及接觸該相變化材料層之一第二部(108c/108e＋108f/208c)，該第二部包括金屬矽化物而該第一部不包括金屬矽化物。
於上述實施例中，加熱電極之該第二部具有一倒T狀之剖面。相較於習知藉由微影與蝕刻方式所形成之加熱電極的直徑(見於第一圖)，本發明之相變化記憶裝置中接觸相變化材料層之加熱電極之第二部與該相變化材料層相接觸之表面具有介於15 nm~30 nm之一縮減直徑，因而克服 了習知加熱電極直徑受到微影製程能力之限制且具有降低相變化記憶裝置之重置電流(reset current，Ireset )之功效。
再者，於一實施例中，由於本發明之相變化記憶裝置中接觸相變化材料層之加熱電極之第二部包括金屬矽化物而相變化材料層之加熱電極之第一部並不包括金屬矽化物。因此，當加熱電極之第一部包括經摻雜之多晶矽材料而加熱電極之第二部包括金屬矽化物時，於加熱電極之第二部全部採用或部分採用金屬矽化物材料時可降低加熱電極與相變化材料層間之接觸電阻，因而可有效提升相變化材料之發熱效率而進一步降低相變化記憶裝置之重置電流(reset current，Ireset )。
另外，於另一實施例中，由於本發明之相變化記憶裝置中接觸相變化材料層之加熱電極之第二部包括金屬矽化物而相變化材料層之加熱電極之第一部並不包括金屬矽化物。因此，當加熱電極之第一部包括貴金屬或耐火金屬材料而加熱電極之第二部包括金屬矽化物時，於加熱電極第一部採用金屬材料可降低加熱電極之電阻；而於加熱電極之第二部採用金屬矽化物材料可具有較高之化學穩定性，避免加熱電極之第一部內之金屬材料與相變化材料層間之不期望之化學反應，因而可提升相變化記憶裝置之可靠度。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧矽基底
12‧‧‧底電極
14‧‧‧介電層
16‧‧‧加熱電極
18‧‧‧介電層
20‧‧‧相變化材料層
22‧‧‧頂電極
24‧‧‧介電層
D0 ‧‧‧加熱電極之直徑
100、200‧‧‧基底
102、202‧‧‧介電層
104、204‧‧‧電極
106、206‧‧‧介電層
107、207‧‧‧開口
108、208‧‧‧加熱電極
108a、208a‧‧‧加熱電極之第二部
108b、208b‧‧‧加熱電極之第一部
108c、208c‧‧‧加熱電極之第三部
108d、208d‧‧‧加熱電極之第四部
108e‧‧‧加熱電極之第五部
108f‧‧‧加熱電極之第六部
108g‧‧‧加熱電極之第七部
110、210‧‧‧蝕刻程序
112、212‧‧‧蝕刻程序
114‧‧‧金屬層
214‧‧‧半導體層
116、216‧‧‧介電層
130、230‧‧‧介電層
132、232‧‧‧相變化材料層
134、234‧‧‧電極
D1 ‧‧‧加熱電極之直徑
D2 ‧‧‧經縮減之加熱電極之直徑
d1 ‧‧‧蝕刻去除之介電層106/206之厚度 以及
d2 ‧‧‧加熱電極第二部之底面距介電層106/206表面之距離
第1圖為習知的相變化記憶體裝置；第2~7圖為一系列示意圖，分別顯示了於本發明一實施例之相變化記憶體裝置中之不同製程步驟中的剖面情形；第8圖顯示了依據本發明另一實施例之相變化記憶裝置；以及第9~14圖為一系列示意圖，分別顯示了於本發明另一實施例之相變化記憶體裝置中之不同製程步驟中的剖面情形。
100‧‧‧基底
102‧‧‧介電層
104‧‧‧電極
106‧‧‧介電層
108‧‧‧加熱電極
108c‧‧‧加熱電極之第三部
108d‧‧‧加熱電極之第四部
116‧‧‧介電層
130‧‧‧介電層
132‧‧‧相變化材料層
134‧‧‧電極
D1 ‧‧‧加熱電極之直徑
D2 ‧‧‧經縮減之加熱電極之直徑

Claims (14)

  1. 一種相變化記憶裝置，包括：一基底；一第一介電層，設置於該基底上；一第一電極，設置於該第一介電層內；一第二介電層，位於該第一介電層上並覆蓋該第一電極；一加熱電極，設置於該第二介電層內並接觸該第一電極；一相變化材料層，位於該第二介電層上且接觸該加熱電極；以及一第二電極，位於該相變化材料層上，其中該加熱電極具有接觸該第一電極之一第一部以及接觸該相變化材料層之一第二部，該第二部包括為一金屬矽化物次層所環繞之一多晶矽次層，而該相變化材料層接觸了該金屬矽化物次層與該多晶矽次層，而該第一部不包括金屬矽化物。
  2. 如申請專利範圍第1項所述之相變化記憶裝置，其中該加熱電極之該第二部具有一倒T狀之剖面。
  3. 如申請專利範圍第1項所述之相變化記憶裝置，其中該加熱電極之該第二部與該相變化材料層相接觸之表面具有不大於30nm之直徑。
  4. 如申請專利範圍第1項所述之相變化記憶裝置，其中該加熱電極之該第一部包括經摻雜之多晶矽材料。
  5. 如申請專利範圍第1項所述之相變化記憶裝置，其中該相變化材料層包括硫屬化合物。
  6. 一種相變化記憶裝置之製造方法，包括：提供一基底，其上形成有一第一電極；於該基底上形成一第一介電層，以環繞該第一電極並露出該第一電極之頂面；形成一第二介電層於該第一介電層上以覆蓋該第一電極與該第一介電層；於該第二介電層內形成一加熱電極；施行一第一蝕刻程序，去除部分之該第二介電層且露出該加熱電極之一部；施行一第二蝕刻程序，部分去除為該第二介電層所露出之該加熱電極之該部，因而使得該加熱電極之該部具有一縮減直徑；順應地形成一反應材料層於該第二介電層上且覆蓋該加熱電極之該部；施行一第一回火程序，使接觸該反應材料層之該加熱電極之該部發生金屬矽化反應；形成一相變化材料層於該第二介電層上；以及形成一第二電極於該相變化材料層之上，以接觸該相變化材料層，其中該加熱電極具有接觸該第一電極之一第一部與接觸該相變化材料層之一第二部，該加熱電極之該第一部包括經摻雜多晶矽材料、貴金屬材料或耐火金屬材料，而該加熱 電極之該第二部包括金屬矽化物。
  7. 如申請專利範圍第6項所述之相變化記憶裝置之製造方法，其中於施行該第一回火程序之後，更包括去除未與該加熱電極之該部反應之該反應材料層。
  8. 如申請專利範圍第7項所述之相變化記憶裝置之製造方法，其中於去除未與該加熱電極之該部反應之該反應材料層之後，更包括施行一第二回火程序。
  9. 如申請專利範圍第6項所述之相變化記憶裝置之製造方法，其中當該加熱電極之該第一部包括經摻雜之多晶矽材料時，該反應材料層係為一耐火金屬材料層或一貴金屬材料材料層。
  10. 如申請專利範圍第6項所述之相變化記憶裝置之製造方法，其中當該加熱電極之該第一部包括貴金屬材料或耐火金屬材料時，該反應材料層為一多晶矽材料層或一非晶矽材料層。
  11. 如申請專利範圍第6項所述之相變化記憶裝置之製造方法，其中該加熱電極之該第二部具有一倒T狀之剖面。
  12. 如申請專利範圍第6項所述之相變化記憶裝置之製造方法，其中該加熱電極之該第二部與該相變化材料層相接觸之表面具有不大於30nm之直徑。
  13. 如申請專利範圍第6項所述之相變化記憶裝置之製造方法，其中該相變化材料層包括硫屬化合物。
  14. 如申請專利範圍第6項所述之相變化記憶裝置之 製造方法，其中該加熱電極之該第二部實質上僅包括金屬矽化物。
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