KR20100049824A - 저항 메모리 장치 및 그 제조 방법. - Google Patents

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백인규
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Abstract

저항 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 저항 메모리 장치는 하부전극, 상기 하부 전극과 마주하는 상부 전극, 상기 하부 전극과 상부 전극 사이에 구비되며 전이 금속 산화물을 포함하는 저항 물질 패턴 및 상기 하부 전극 표면으로부터 성장되는 나노 필라멘트 시드를 포함한다. 특히, 상기 나토 필라멘트 시드는 하부 전극의 표면으로부터 성장된 탄소나노튜브, 나노와이어 또는 나노파티클을 포함하며 상기 저항 물질 패턴 내부에서의 필라멘트의 형성을 단일화시켜 저항메모리 소자의 동작전류를 감소시킬 수 있다.

Description

저항 메모리 장치 및 그 제조 방법.{Resist random access memory device and method for manufacturing the same}
본 발명은 저항 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 전기적인 펄스에 의해 저항 값이 변화하는 물질을 이용한 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
최근에, 디램(DRAM)을 대체할 차세대 메모리 소자로 다양한 비휘발성 메모리 소자가 연구되고 있다. 상기 비휘발성 메모리 소자의 경우 대용량화, 고속화, 저 전력화를 목표로 연구되고 있다.
차세대 비휘발성 메모리 소자는 대표적으로 자기 랜덤 억세스 메모리(MRAM), 강유전체 랜덤 억세스 메모리(FRAM), 상변이 랜덤 억세스 메모리(PRAM) 등이 있다. 또한, 최근에는 저항이 특정한 전기적인 펄스에 의해 크게 변화하는 현상을 이용한 저항 메모리(이하, RRAM, Resistance RAM)가 활발하게 연구되고 있다.
상기 저항 메모리 소자는 전극 사이에 가변 저항체가 개재된 구조를 가지며, 상기 전극에 가해지는 전압에 따라 상기 가변 저항체의 저항이 높거나 또는 낮게 변하는 특성을 이용한다. 구체적으로, 상기 저항 메모리 소자는 가변 저항체의 양 단에 형성되어 있는 전극에 인가되는 전압이나 전류 펄스에 의해 상기 가변 저항체가 저항이 높은 상태(Reset) 또는 낮은 상태(Set)가 된다. 이러한 가변 저항체의 저항 상태를 이용하여 메모리 소자로써 구현될 수 있다. 그러나, 상술한 구조를 갖는 저항 메모리 장치의 경우 전압 인가시 가변 저항체인 저항물질 패턴 내에서 전류가 흐르는 경로인 필라멘트의 형성이 단일화되지 않아 높은 동작 전압이 요구된다.
따라서, 본 발명의 목적은 저항 물질 패턴 내부에서의 필라멘트의 형성을 단일화시켜 저항메모리 소자의 동작전류를 감소시킬 수 있 나노 필라멘트 시드를 포함하는 저항 메모리 장치를 제공하는데 있다.
또한 본 발명은 다른 목적은 나노 필라멘트 시드를 포함하는 저항 메모리 장치의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 저항 메모리 장치는 하부전극, 상기 하부 전극과 마주하는 상부 전극, 상기 하부 전극과 상부 전극 사이에 구비되며 전이 금속 산화물을 포함하는 저항 물질 패턴 및 상기 하부 전극 표면으로부터 성장되는 나노 필라멘트 시드를 포함한다. 특히, 상기 나토 필라멘트 시드는 하부 전극의 표면으로부터 성장된 탄소나노튜브, 나노와이어 또는 나노파티클을 포함하며 상기 저항 물질 패턴 내부에서의 필라멘트의 형성을 단일화시켜 저 항메모리 소자의 동작전류를 감소시킬 수 있다.
일 예로서, 상기 저항 메모리 장치는 나노 필라멘트 시드가 형성되는 촉매층을 더 포함할 수 있다.
일 예로서, 상기 저항 물질 패턴은 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물 등을 포함할 수 있다.
일 예로서, 상기 저항 메모리 장치는 상기 하부 전극과 전기적으로 연결되는 스위칭 소자인 트랜지스터 또는 다이오드를 포함할 수 있다.
일 예로서, 상기 하부 전극 및/또는 상부전극은 텅스텐, 알루미늄, 티타늄, 하프늄, 철, 코발트, 아연, 망간, 몰리브덴, 니오늄, 구리, 리듐, 루비듐, 팔라듐, 백금 및 티타늄 질화물 등을 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 저항 메모리 장치는 기판 상에 형성된 스위치 소자, 제1 전극, 저항 물질 패턴들, 제2 전극들, 나노 필라멘트 시드를 포함하는 구성을 갖질 수 있다. 상기 제1 전극은 상기 스위칭 소자와 전기적으로 연결되며 상기 기판과 수직하게 위치하는 수직형 전극이다. 상기 저항 물질 패턴은 상기 제1 전극의 양 측면에 각각 면접되도록 위치하며, 전이 금속 산화물을 포함한다. 상기 제2 전극은 상기 저항 물질패턴들의 측면과 각각 면접하는 동시에 상기 제1 전극을 중심으로 마주하도록 위치한 적어도 한 쌍이 구비된다. 상기 나노 필라멘트 시드는 상기 저항 물질 패턴과 면접하는 제2 전극의 표면으로부터 성장된 탄소나노튜브, 나노와이어 또는 나노파티클을 포함하며, 상기 저항 물질 패턴 내부에서의 필라멘트의 형성을 단일화시켜 저항메모리의 동작전류를 감소시킬 수 있다.
또한, 상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 저항 메모리 장치를 제조하기 위해서는 먼저 하부 전극을 형성한다. 이후 형성되는 저항 물질 패턴 내에서 필라멘트 형성을 단일화시켜 저항 메모리의 동작전류를 감소시키 위한 나노 필라멘트 시드를 하부전극 표면으로부터 형성한다. 이어서, 상기 나노 필라멘트 시드가 형성된 하부 전극 상에 전이 금속 산화물을 포함하는 저항 물질 패턴을 형성한다. 이후, 상기 저항 물질 패턴 상에 상부 전극을 형성한다. 그 결과 저항 물질 패턴 내에서 필라멘트 형성을 단일화시는 나노 필라멘트 시드를 포함하는 저항 메모리 장치가 완성된다.
상술한 바와 같은 본 발명에 따르면, 하부전극의 표면으로부터 탄소나노튜브, 나노와이어 또는 나노 파티클을 포함하는 나노 필라멘트 시드를 형성함으로서 저항물질 패턴내에서 단일화된 필라멘트의 형성이 가능한 저항 메모리 장치를 형성할 수 있다. 상기 저항물질 패턴 내에 나토 필라멘트 시드를 포함하는 저항 메모리 장치는 높은 동작전압이 요구되지 않은 뿐만 아니라 우수한 전기적 성질을 갖는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 저항 메모리 소자 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패턴 또는 전극들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 전극들이 기판, 각 층(막), 패턴 또는 전극들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 전극들이 직접 기판, 각 층(막), 패턴 또는 전극들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴, 다른 패드 또는 다른 전극들이 기판 상에 추가적으로 형성될 수 있다. 또한, 층(막)들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막)들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막)들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 저항 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 메모리 장치(180)는 스위칭 소자(110), 하부전극(120), 절연막 패턴(130) 나노 필라멘트 시드(140), 저항 물질막 패턴(150), 상부전극(160)을 포함하는 구성을 갖는다.
스위칭 소자(110)는 기판 상에 형성된 트랜지스터인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 다이오드를 포함한다. 일 예로서, 상기 트랜지스터는 금속을 포함하는 게이트 구조물과 소스드레인 영역을 포함할 수 있다. 일 예로서, 상기 다이오드는 p형 불순물이 도핑된 제1 폴리실리콘 패턴과 n형 불순물이 도핑된 제2 폴리실리콘 패턴을 포함하는 P-N 접합 다이오드일 수 있다. 다른 예로서, 다이오드는 p형 불순물이 도핑된 폴리실리콘 패턴 또는 n형 불순물이 도핑된 폴리실리콘 패턴을 포함하는 Schottky 다이오드일 수 있다.
스위칭 소자(110)가 형성되는 기판(100)은 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판일 수 있다. 또는, 상기 기판(100)은 상기 반도체 기판 표면상에 절연 물질이 증착되어 있는 기판일 수 있다.
하부 전극(120)은 기판(100) 상에 형성되고, 스위칭 소자(110)와 전기적으로 연결된다. 상기 하부 전극(120)은 전도성이 우수한 금속 물질 및/또는 귀금속 물질로 이루어지는 것이 바람직하다. 일 예로서, 상기 하부 전극으로 사용할 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 티타늄, 하프늄, 철, 코발트, 아연, 망간, 몰리브덴, 니오늄, 구리 및 이들의 질화물 등을 들 수 있다. 하부 전극(120)으로 사용할 수 있는 귀금속 물질의 예로는 이리듐, 루비듐, 백금, 팔라듐 등과 같은 귀금속 물질을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 본 실시예에서는 저항 메모리 소자의 전기적 특성이 더욱 양호하게 하기 위해 저항 물질막 패턴과 직접적으로 접촉하는 하부 전극(120)을 귀금속으로 형성한다.
도면에 도시되지 않았지만, 상기 하부 전극(120) 상에는 촉매층(미도시)이 더 구비될 수 있다. 상기 촉매층은 촉매금속막 또는 다공질 활성막 등을 포함한다. 상기 촉매층은 상기 하부전극의 표면으로부터 나노 필라멘트 시드를 용이하면서 보다 빠르게 성장할 수 있도록 하기 위해 적용된다. 이중, 촉매 금속막은 텅스텐, 니켈, 철, 코발트, 납, 백금, 코발트 실리사이드, 니켈실리사이드, 티타늄실리사이드, 티타늄텅스텐 등의 금속을 포함하며, 수 nm 내지 수십 nm의 두께를 가질 수 있다.
절연막 패턴(130)은 상기 하부 전극(120)과 상부 전극(160) 사이게 위치하며, 상기 하부 전극(120)의 표면을 노출시키는 개구를 갖는다. 상기 절연막 패턴(130)은 실리콘 산화물로 이루어지고, 상기 개구는 상기 저항 물질막 패턴(150)의 형성 영역을 정의한다. 상기 개구가 작게 형성될 경우 저항 물질막 패턴(150)과 하부 전극의 접촉면이 작아져 저항 메모리 소자는 양호한 전기적 특성을 갖는다. 일 예로서, 상기 실리콘 산화물의 예로서는 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetra ethylortho silicate)등을 들 수 있다.
나노 필라멘트 시드(140)는 하부 전극(120) 상에 구비되며, 상기 저항 물질 패턴 내부에서의 필라멘트의 형성을 단일화시 저항메모리 소자의 동작전류를 감소시킨다. 구체적으로 나노 필라멘트 시드는 절연막 패턴의 개구에 노출된 하부 전극의 표면에서 형성되는 탄소나노튜브, 나노와이어, 나노파티클 등을 포함한다. 상기 나노 필라멘트 시드의 성장 길이는 상기 개구의 깊이보다 작게 형성하는 것이 바람직하다.
저항 물질막 패턴(150) 나노 필라멘트 시드가 형성된 하부 전극 상에 형성된다. 구체적으로 저항 물질막 패턴(150)은 절연막 패턴의 개구 내에서 상기 하부전극 상의 나노 필라멘트 시드를 덮도록 형성된다. 상기 저항 물질막 패턴은 2 성분계 금속 산화물로 이루어질 수 있다. 상기 저항 물질막 패턴(150)으로 사용될 수 있는 금속 산화물의 예로는, 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물 등을 들 수 있다. 이들은 단독 또는 복합막으로 사용될 수 있다. 또한, 상기 저항 물질막 패턴은 PZT PTO, SBT, BLT BTO, BST, PCMO 등을 포함할 수 있다.
상부 전극(160)은 상기 저항 물질막 패턴(150) 상에 위치하며, 하부전극과 마찬가지로 금속 또는 귀금속 물질로 이루어질 수 있다. 일 예로서, 상부전극은 이리듐, 루비듐, 백금 등과 같은 귀금속 물질로 이루어질 수 있다. 다른 예로서, 상기 상부 전극은 텅스텐, 알루미늄, 티타늄 질화물과 같은 금속 물질로 이루어질 수 있다.
본 실시예 1에 개시된 구성 및 구조를 갖는 저항 메모리 장치는 플래너 타입의 저항 메모리 장치로서, 단일의 나노 플라멘트 시드를 포함하고 있어 저항 물질막 패턴 내에서 단일화된 필라멘트의 형성이 가능하여 높은 동작전압이 요구되지 않는다.
이와 반대로 본 실시예의 저항 메모리 장치에서 단일의 나노 필라멘트 사드가 적용되지 않을 경우 동작되는 저항 메모리 장치는 저항 물질막 패턴 내에서 필 라멘트 산발적으로 형성될 수 있다. 상기 필라멘트가 산발적으로 형성되는 원인은 상부, 하부 전극과 저항 물질막 패턴이 heterogeneous 구조(structure)이기 때문에 그 계면에는 많은 불순물, 해리(dislocation), 댕글링 결합(dangling bond), 상 분리(phase separation) 등 디펙들이 아주 불규칙하게 존재하기 때문이다. 즉, 상기 계면에 불규칙적으로 존재하는 디펙들이 필라멘트 시드 역할을 하여 필라멘트를 산발적으로 형성되도록 유도하여 도 2에 도시된 바와 같이 하부 전극의 계면에서 필라멘트(P)가 산발적으로 형성되는 것이다.
즉, 상부 전극(T)과 하부 전극(B) 사이에 전압을 인가하면 계면에 존재하는 불규칙한 디펙들로 인해 필라멘트 시드(C)가 계면에서 산발적으로 생성되고(seed 개수, size) 인가된 전압이 증가하면 따라 저항 메모리물질 내의 defect charges들이 필라멘트 시드에 따라 정열되어 필라멘트(P)가 형성된다. 이렇게 형성된 저항 물질막 패턴 내의 필라멘트(P)는 그 개수와 그 크기도 산발적으로 형성되어 도 3에 도시된 그래프와 같이 스위칭(switching) 산포(저항 메모리 장치의 동작 산포)가 발생된다. 또한 형성된 필라멘트의 개수가 많거나 그 크기가 증가함여 동작 전류가 수 mA로 비교적 크고, 낮은 저항값에서 높은 저항값으로 리셋(Reset) 시킬 때 많은 전류가 요구된다.
저항 메모리 소자의 제조 1
도 4 내지 도 7은 도 1에 도시된 본 발명의 실시예 1에 따른 저항 메모리 장치를 제조하는 공정단면도이다.
도 4를 참조하면, 기판 상에 스위칭 소자(110)와 전기적으로 연결되는 하부 전극(120)을 형성한다.
구체적으로 상기 기판(100) 상에 스위칭 소자를 형성한다. 일 예로서, 상기 스위칭 소자가 트랜지스터일 경우 게이트 전극을 형성한 후 소오스/드레인 영역을 형성하는 통상의 트랜지스터 형성 방법을 적용하여 형성할 수 있다. 일 예로서, 상기 스위칭 소자가 다이오드일 경우 p형 불순물이 도핑된 제1 폴리실리콘 패턴과 n형 불순물이 도핑된 제2 폴리실리콘 패턴 적층된 P-N 접합 다이오드를 형성할 수 있다.
이어서, 상기 스위칭 소자가 형성된 기판 상에 도전성 배선을 통해 스위칭 소자와 전기적으로 연결된 하부전극용 제1 금속막을 형성한다. 상기 제1 금속막은 상기 지지 기판(100) 상에 제1 금속막(도시안됨)을 증착한다. 상기 제1 금속막은 우수한 도전성을 가지면서도 건식 식각을 통해 식각할 수 있는 금속 물질을 증착시켜 형성할 수 있다. 상기 제1 금속막으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물, 이리듐, 루비듐, 백금 등을 들 수 있다.
이어서, 상기 제1 금속막 상에 식각 마스크인 하드 마스크(도시안됨)를 형성한다. 상기 하드 마스크는 실리콘 산질화물을 증착시켜 실리콘 산질화막을 형성한 후 패터닝 공정을 수행하여 형성된다. 이 후, 상기 하드 마스크를 식각 마스크로 사용하여 상기 제1 금속막을 식각함으로써 하부 전극(120)이 형성한다.
도면에 도시되지 않았지만 상기 하부 전극 상에 촉매층을 더 형성할 수 있다. 상기 촉매층은 하부전극 표면으로부터 나노 필라멘트 시드를 보다 용이하면서 도 빠르게 형성하기 위해 적용된다. 상기 촉매층은 촉매 금속막 또는 다공질 활성막 등을 포함한다. 이중, 촉매 금속막은 텅스텐, 니켈, 철, 코발트, 납, 백금 또는 금과 전이금속을 포함하며, 수 nm 내지 수십 nm의 두께로 형성할 수 있다. 일 예로서, 상기 촉매층은 하부 전극 형성한 후 바로 형성될 수 있다. 다른 예로서, 상기 촉매층은 하부 전극을 노출시키는 개구를 갖는 절연막 패턴을 형성한 이후에 형성될 수 있다.
도 5을 참조하면, 상기 하부 전극 표면 노출시키는 개구를 갖는 절연막 패턴을 형성한다.
상기 절연막 패턴을 형성하기 위해서는 상기 하부전극이 형성된 기판 상에 절연막을 형성한다. 상기 절연막은 실리콘 산화물을 증착 또는 실리콘 산화물을 코팅하여 형성될 수 있다. 본 실시예에서는 상기 절연막은 화학기상증착 방법으로 실리콘 산화물을 증착하여 형성된다. 이후, 상기 절연막 상에 개구의 형성영역 즉, 저항물질막 패턴의 형성 영역을 정의하는 식각마스크를 형성한 후 식각마스크에 노출된 상기 절연막을 건식 식각한다. 그 결과, 상기 절연막은 상기 하부 전극의 표면을 노출시키는 개구를 갖는 절연막 패턴(130)으로 형성된다.
도면에 도시하지 않았지만 상기 개구의 폭을 감소시키기 위해 상기 개구의 측벽에 스페이서를 더 형성할 수 있다.
도 6을 참조하면, 하부 전극(120)의 표면으로부터 저항 물질 패턴 내에서 필라멘트의 형성을 단일화시켜 저항 메모리의 동작전류를 감소시키기 위한 나노 필라멘트 시드(140)를 형성한다.
일 예로서, 상기 나노 필라멘트 시드(140)는 절연막 패턴(130)의 개구에 노출된 하부 전극(120)의 표면으로부터 탄소나노튜브를 성장시켜 형성될 수 있다. 또한, 상기 나노 필라멘트 시드(1400)는 절연막 패턴(130)의 개구에 노출된 하부 전극의 표면으로부터 나노 와이어를 성장시켜 형성될 수 있다. 또한 나노 필라멘트 시드는 절연막 패턴의 개구에 노출된 하부 전극의 나노 파티클을 성장시켜 형성될 수 있다.
상기 나노 필라멘트 시드로 탄소나노튜브를 형성할 경우 상기 탄소나노튜브는 약 400 내지 700℃의 온도, 약 10 내지 300torr의 압력 조건 및 탄화가스가 제공되는 분위기에서 화학기상증착 공정을 수행하여 형성할 수 있다. 즉, 상기 탄화 가스를 이용한 화학기상증착 공정을 수행하면, 상기 탄화 가스는 탄소 상태로 열 분해되어 상기 개구 내로 유입되고, 유입된 탄소는 상기 하부 전극의 표면에 흡착되어 탄소나노튜브 상태로 연속적으로 성장될 수 있다. 그 결과 상기 하부전극(120)의 표면에는 절연막 패턴의 높이보다 낮은 길이를 갖는 탄소나노튜브가 형성될 수 있다.
도 7을 참조하면, 상기 나노 필라멘트 시드가 형성된 하부 전극 상에 전이 금속 산화물을 포함하는 저항 물질 패턴(150)을 형성한다.
구체적으로 저항 물질막 패턴(150)을 형성하기 위해서는 먼저 절연막 패턴의 개구를 매몰하는 저항 물질막을 형성한다. 상기 저항 물질막은 2 성분계 금속 산화물을 포함한다. 상기 저항 물질막으로 사용될 수 있는 2 성분계 금속 산화물의 예로는, 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화 물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물 등을 들 수 있다. 이들은 단독 또는 복합막으로 사용될 수 있다. 또한, 상기 저항물질막은 PZT PTO, SBT, BLT BTO, BST, PCMO 물질 등을 증착하여 형성할 수 있다. 이후, 상기 저항 물질막의 상부를 상기 절연막 패턴의 표면이 노출될 때지 전면 식각한다. 상기 전면 식각공정을 화학적 기계적 연마공정을 포함한다. 그 결된 상기 개구 내에는 하부 전극과 면접하는 저항 물질막 패턴(150)이 형성된다.
이후, 상기 저항 물질 패턴 상에 귀금속 물질 또는 금속 물질을 증착함으로써 상부 전극막을 형성한다. 상기 상부 전극막(116)으로 사용될 수 있는 귀금속 물질의 예로는 이리듐, 루비듐, 백금 등을 들 수 있고, 금속 물질의 예로는 텅스텐, 알루미늄, 티타늄 질화물 등을 들 수 있다. 상기 금속 물질 또는 귀금속 물질들은 단독 또는 복합막으로 사용될 수 있다. 이후, 상부 전극막을 식각을 패터닝하여 상부 전극(160)으로 형성한다. 그 결과 도 1에 도시된 바와 같은 플래너 타입의 저항 메모리 장치가 완성될 수 있다.
실시예 2
도 8은 본 발명의 실시예 2에 따른 저항 메모리 장치를 나타내는 단면도이다.
도 8을 참조하면, 메모리 장치(280)는 스위칭 소자(210), 하부 배선(215), 절연막 패턴(220), 하부전극(230), 촉매층 패턴(235), 나노 필라멘트 시드(240), 저항 물질막 패턴(250), 상부전극(260)을 포함하는 구성을 갖는다.
스위칭 소자(210)는 기판(200) 상에 형성된 트랜지스터인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 다이오드를 포함한다. 상기 다이오드의 예로서는 P-N 접합 다이오드 및 Schottky 다이오드 등을 들 수 있다.
하부 배선(215)은 상기 기판(200) 상에 형성된 스위칭 소자(210)와 전기적으로 연결되는 금속 배선이다. 상기 금속 배선은 텅스텐, 알루미늄, 티타늄, 하프늄, 철, 코발트, 아연, 망간, 몰리브덴, 니오늄, 구리 및 이들의 질화물 등의 금속물질을 포함한다. 일 예로서, 상기 하부 배선은 하부 금속으로 사용될 수 있다.
절연막 패턴(220)은 상기 하부 배선 상에 위치하고, 상기 하부 전극의 표면을 노출시키는 개구를 갖는다. 상기 절연막 패턴(220)은 실리콘 산화물로 이루어지고, 상기 개구는 상기 하부 전극의 형성 영역을 정의한다. 도면에 도시하지 않았지만, 상기 개구에 노출된 절연막 패턴의 측벽에 스페이서가 구비될 수 있다.
하부 전극(230)은 절연막 패턴의 개구 내에 형성되고, 하부 배선과 전기적으로 연결된다. 상기 하부 전극(230)은 전도성이 우수한 금속 물질 및/또는 귀금속 물질로 이루어지는 것이 바람직하다. 하부 전극을 구성하는 물질에 대한 구체적인 설명은 실시예 1에서 구체적으로 설명하였기에 생략한다.
촉매층 패턴(235)은 항기 하부 전극 항에 위치하고, 상기 하부전극의 표면으로부터 나노 필라멘트 시드를 용이하면서 보다 빠르게 성장할 수 있도록 하기 위해 적용된다. 상기 촉매층 패턴의 종류 및 이를 구성하는 물질에 대한 구체적인 설명은 실시예 1에서 구체적으로 설명하였기에 생략한다.
나노 필라멘트 시드(240)는 촉매층 패턴(235)의 표면에 위치하고, 상기 저항 물질 패턴(250) 내부에서의 필라멘트의 형성을 단일화시 저항메모리 소자의 동작전류를 감소시키기 위해 적용된다. 구체적으로 나노 필라멘트 시드(240)는 촉매층 패턴의 표면에서 형성되는 탄소나노튜브, 나노와이어, 나노파티클 등을 포함한다.
저항 물질막 패턴(250) 나노 필라멘트 시드가 형성된 촉매층 패턴(2350 상에 형성된다. 구체적으로 상기 저항 물질막 패턴은 촉매층 패턴과 상부 전극 상이에 구비되며, 촉매층 패턴 상의 나노 필라멘트 시드를 덮도록 형성된다. 상기 저항 물질막 패턴은 2 성분계 금속 산화물로 이루어질 수 있다. 상기 저항 물질막 패턴을 구성하는 물질에 대한 구체적인 설명은 실시예 1에서 구체적으로 설명하였기에 생략한다.
상부 전극(260)은 상기 저항 물질막 패턴(250) 상에 위치하며, 실시예 1에서 설명한 바와 같이 이리듐, 루비듐, 백금 등과 같은 귀금속 물질로 이루어질 수 있다.
본 실시예 2에 개시된 구성 및 구조를 갖는 저항 메모리 장치는 플래너 타입의 저항 메모리 장치로서, 단일의 나노 필라멘트 시드를 포함하고 있어 저항 물질막 패턴 내에서 단일화된 필라멘트의 형성이 가능하여 높은 동작전압이 요구되지 않는다.
저항 메모리 소자의 제조 2
도 9 내지 도 12는 도 8에 도시된 본 발명의 실시예 2에 따른 저항 메모리 장치를 제조하는 공정단면도들이다.
도 9를 참조하면, 기판(200) 상에 스위칭 소자(210)와 전기적으로 연결되는 하부 배선(215)을 형성한다. 상기 스위칭 소자로 트랜지스터 또는 다이오드를 형성하여 사용할 수 있다. 하부 배선(215)은 상기 스위칭 소자가 형성된 기판(200) 상에 금속물질을 증착하여 형성할 수 있다.
도 10을 참조하면, 하부 배선(215) 상에 절연막 패턴(220) 및 하부전극(230) 순차적으로 형성한다.
상기 절연막 패턴(220)을 형성하기 위해서는 하부 배선 상에 절연막을 형성한다. 상기 절연막은 실리콘 산화물을 증착 또는 실리콘 산화물을 코팅하여 형성될 수 있다. 이후, 상기 절연막 상에 개구의 형성영역을 정의하는 식각마스크를 형성한 후 식각마스크에 노출된 상기 절연막을 건식 식각한다. 그 결과, 상기 절연막은 상기 하부 배선의 표면을 노출시키는 개구를 갖는 절연막 패턴(220)으로 형성된다. 이후 절연막 패턴을 형성한 이후에 상기 절연막 패턴의 개구를 매몰하고, 상기 절연막 패턴을 더픈 하부 전극용 제1 금속막을 형성한다. 이후, 상기 절연막 패턴의 상면이 노출될 때까지 상기 제1 금속막의 상부를 화학적기계적 연마한다. 그 결과 상기 절연막 패턴의 개구 내에는 하부 전극(230)이 형성된다.
도 11을 참조하면, 상기 하부 전극 상에 촉매층(235a) 및 나도 필라멘트 시드(240)를 순차적으로 형성한다.
상기 촉매층은 하부전극 표면으로부터 나노 필라멘트 시드(240)를 보다 용이하면서도 빠르게 형성하기 위해 하부전극 및 절연막 패턴 상에 형성된다. 상기 촉매층은 촉매 금속막 또는 다공질 활성막 등을 포함한다. 이중, 촉매 금속막은 텅스 텐, 니켈, 철, 코발트, 납, 백금 또는 금과 전이금속을 포함하며, 수 nm 내지 수십 nm의 두께로 형성될 수 있다.
이후, 촉매층(235a)의 표면으로부터 저항 물질 패턴 내에서 필라멘트의 형성을 단일화시켜 저항 메모리의 동작전류를 감소시키기 위한 나노 필라멘트 시드 필라멘트 시드(240)를 형성한다. 일 예로서, 상기 나노 필라멘트 시드(140)는 하부 전극과 대응되는 촉매층 표면으로부터 탄소나노튜브를 성장시켜 형성될 수 있다. 또한, 상기 나노 필라멘트 시드(240)는 하부 전극과 대응되는 촉매층 표면 표면으로서 나노 와이어를 성장시켜 형성될 수 있다. 또한 나노 필라멘트 시드는 하부 전극과 대응되는 촉매층 표면으로부터 나노 파티클을 성장시켜 형성될 수 있다.
도 12를 참조하면, 상기 나노 필라멘트 시드(340)가 형성된 촉매층 (235a)상에 전이 금속 산화물을 포함하는 저항 물질막(250a) 및 상부 전극용 금속막(260a)을 순차적으로 형성한다.
일 예로서, 상기 저항 물질막은 2 성분계 금속 산화물을 증착하여 형성할 수 있다. 상기 저항 물질막으로 사용될 수 있는 2 성분계 금속 산화물의 예로는, 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물 등을 들 수 있다. 또한, 상기 저항 물질막은 PZT PTO, SBT, BLT BTO, BST, PCMO 물질 등을 포함할 수 있다.
이어서, 저항 물질막 상에 상부 전극용 금속막을 형성한다. 상기 제2 금속막은 상기 하부 전극을 형성하는데 적용되는 금속물질 또는 귀금속을 증착시켜 형성 될 수 있다.
이후, 상기 상부 전극용 금속막 상에 상부 전극의 형성영역을 정의하는 하드 마스크 패턴(미도시)을 형성한 후 하드 마스크 패턴에 노출된 금속막(260a)과 저항 물질막(250a) 및 촉매층(235a)을 순차적으로 패터닝한다. 상기 패터닝은 건식 식각 공정으로서 상기 절연막 패턴(220)의 표면이 노출될 때까지 수행하는 것이 바람직하다. 그 결과 도 7에 도시된 바와 같이 상기 하부 전극과 전기적으로 연결되는 촉매층 패턴(235), 저항 물질 패턴(250) 및 상부 전극(260)을 포함하는 저항 메모리 소자(280)가 형성될 수 있다.
실시예 3
도 13은 본 발명의 실시예 3에 따른 저항 메모리 장치를 나타내는 단면도이다.
도 13을 참조하면, 저항 메모리 소자(380)는 스위칭 소자(310), 수직한 제1 전극(320), 저항 물질 패턴들(330), 제2 전극(350)들, 촉매층 패턴(240) 및 나노 필라멘트 시드(345), 절연막 패턴(355)을 포함하는 구성을 갖는다.
상기 저항 메모리 소자에 있어서, 스위칭 소자(310)는 기판(300) 상에 형성된 트랜지스터인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 다이오드를 포함한다. 상기 다이오드의 예로서는 P-N 접합 다이오드 및 Schottky 다이오드 등을 들 수 있다.
제1 전극(320)은 상기 기판에 형성된 스위치 전극 상에 위치하고, 상기 스위 치 전극과 전기적으로 연결된다. 상기 제1 전극은 기판의 표면과 수직한 방향으로 구비되는 바(bar) 타입의 전극이다. 상기 제1 전극은 텅스텐, 알루미늄, 티타늄, 하프늄, 철, 코발트, 아연, 망간, 몰리브덴, 니오늄, 구리 및 이들의 질화물 등의 금속물질을 포함한다.
저항 물질막 패턴(330)은 상기 제1 전극과 제2 전극의 사이에 구비되며, 제1 전극의 측면에 각각 면접된다. 일 예로서, 저항 물질막 패턴(330)은 제1 전극(320)을 감싸는 동시에 촉매층 패턴(345)에 형성된 나노 필라멘트 시드를 덮도록 구비된다. 상기 저항 물질막 패턴은 2 성분계 금속 산화물로 이루어질 수 있다. 상기 저항 물질막 패턴을 구성하는 물질에 대한 구체적인 설명은 실시예 1에서 구체적으로 설명하였기에 생략한다.
제2 전극은(350)은 저항 물질막 패턴(330)의 측면에 각각 면접하는 동시에 상기 제1 전극(320)을 중심으로 서로 마주보면서 위치한다. 일 예로서, 상기 제2 전극은 한 쌍이 기본으로 하며, 적어도 한 쌍 이상이 구비되어 제1 전극과 면접할 수 있다. 일 예로서, 상기 제2 전극이 한 쌍 이상이 구비될 경우 상기 제2 전극들은 상기 물질막 패턴과 각각 면접하는 동시에 절연막 패턴에 의해 서로 절연된다. 제2 전극은 제1 전극과 마찬가지로 전도성이 우수한 금속 물질 및/또는 귀금속 물질을 포함하는 것이 바람직하다.
촉매층 패턴(340)은 상기 저항 물질막 패턴과 면접하는 제2 전극(350)의 표면에 구비된다. 촉매층 패턴(340)은 상기 제2 전극의 표면으로부터 단일의 나노 필라멘트 시드(345)를 용이하면서 보다 빠르게 성장할 수 있도록 하기 위해 적용된 다. 상기 촉매층 패턴(340)의 종류 및 이를 구성하는 물질에 대한 구체적인 설명은 실시예 1에서 구체적으로 설명하였기에 생략한다.
나노 필라멘트 시드(345)는 촉매층 패턴(340)의 표면에 구비되어 상기 저항 물질막 패턴(330) 내에 매몰된 상태를 갖는다. 나노 필라멘트 시드(345)는 상기 저항 물질 패턴과 면접하는 촉매층 패턴(340)의 표면으로부터 성장된 단일 구조의 탄소나노튜브, 나노와이어 또는 나노파티클을 포함한다. 상기 나노 필라멘트 시드는 상기 저항 물질 패턴 내부에서의 필라멘트의 형성을 단일화시켜 저항 메모리의 동작전류를 감소시키는 기능을 한다.
절연막 패턴(355)은 상기 제1 전극의 측면과 면접하는 물질막 패턴을 감싸는 동시에 저항 물질막 패턴에 인접된 제2 전극들을 절연시킬 수 있도록 구비된다. 일 예로서, 기 절연막 패턴(355)은 실리콘 산화물로 이루어지고, 적어도 1층 이상 적층된 구조를 가는다.
본 실시예에 개시된 상술한 구성 및 구조를 갖는 저항 메모리 장치는 실시예 1에 개시된 저항 메모리 장치와 다른 구조를 갖는 수직형 저항 메모 장치로서, 저항 물질막 패턴 내에서 단일화된 필라멘트의 형성이 가능하여 높은 동작전압이 요구되지 않는다.
상술한 바와 같은 방법에 따라 형성된 저항 메모리 장치는 저항물질 패턴 내에 나노 필라멘트 시드를 포함고 있어 높은 동작전압이 요구되지 않은 뿐만 아니라 우수한 전기적 성질을 갖는다. 또한, 상기 저항 메모리 소자를 제조하는 중에 발생 될 수 있는 불량들을 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 저항 메모리 장치를 나타내는 단면도이다.
도 2는 하부 전극의 계면에서 필라멘트가 산발적으로 형성되는 것을 나태는 개념도이다.
도 3은 필라멘트가 산발적으로 형성된 저항 메모리 장치의 스위칭 산포 변화를 나타내는 그래프이다.
도 4 내지 도 7은 도 1에 도시된 본 발명의 실시예 1에 따른 저항 메모리 장치를 제조하는 공정단면도이다.
도 8은 본 발명의 실시예 2에 따른 저항 메모리 장치를 나타내는 단면도이다.
도 9 내지 도 12는 도 8에 도시된 본 발명의 실시예 2에 따른 저항 메모리 장치를 제조하는 공정단면도들이다.
도 13은 본 발명의 실시예 3에 따른 저항 메모리 장치를 나타내는 단면도이다.

Claims (10)

  1. 하부 전극;
    상기 하부 전극과 마주하는 상부 전극;
    상기 하부 전극과 상부 전극 사이에 구비되며 금속 산화물을 포함하는 저항 물질막 패턴;
    상기 하부 전극 표면으로부터 성장되는 탄소나노튜브, 나노와이어 또는 나노파티클을 포함하며, 상기 저항 물질막 패턴 내부에서의 필라멘트의 형성을 단일화시 저항메모리 소자의 동작전류를 감소시키는 나노 필라멘트 시드를 포함하는 것을 특징으로 하는 저항 메모리 장치.
  2. 제 1항에 있어서, 상기 나노 필라멘트 시드가 형성되는 촉매층을 더 포함하는 것을 특징으로 하는 저항 메모리 장치.
  3. 제1항에 있어서, 상기 저항 물질막 패턴은 니켈 산화물, 니오늄 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물, PZT PTO, SBT, BLT BTO, BST 및 PCMO로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 저항 메모리 장치.
  4. 제1항에 있어서, 상기 하부 전극과 전기적으로 연결되는 스위칭 소자인 트랜지스터 또는 다이오드를 포함하는 것을 특징으로 하는 저항 메모리 장치.
  5. 제1항에 있어서, 상기 하부 전극은 텅스텐, 알루미늄, 티타늄, 하프늄, 철, 코발트, 아연, 망간, 몰리브덴, 니오늄, 구리, 리듐, 루비듐, 팔라듐, 백금 및 티타늄 질화물로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함하고, 상기 상부 전극은 텅스텐, 알루미늄, 티타늄, 하프늄, 철, 코발트, 아연, 망간, 몰리브덴, 니오늄, 구리, 리듐, 루비듐, 팔라듐, 백금 및 티타늄 질화물로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 저항 메모리 장치.
  6. 하부 전극을 형성하는 단계;
    이후 형성되는 저항 물질막 패턴 내에서 필라멘트 형성을 단일화시켜 저항 메모리의 동작전류를 감소시키기 위한 나노 필라멘트 시드를 하부전극 표면으로부터 형성하는 단계;
    상기 나노 필라멘트 시드가 형성된 하부 전극 상에 금속 산화물을 포함하는 저항 물질막 패턴을 형성하는 단계; 및
    상기 저항 물질막 패턴 상에 상부 전극을 형성하는 단계를 포함하는 저항 메모리 장치의 제조방법.
  7. 제 6항에 있어서, 상기 하부전극 상에 상기 하부전극 표면을 노출시키는 개 구를 갖는 절연막 패턴을 형성하는 단계를 더 수행하는 것을 특징으로 하는 저항 메모리 장치의 제조방법.
  8. 기판 상에 형성된 스위치 소자;
    상기 스위칭 소자와 전기적으로 연결되며 상기 기판과 수직하게 위치한 제1 전극;
    상기 제1 전극의 양 측면에 각각 면접되며 금속 산화물을 포함하는 저항 물질 패턴들;
    상기 저항 물질막 패턴들의 양 측면에 각각 면접하는 동시에 상기 제1 전극을 중심으로 마주하도록 위치한 적어도 한 쌍의 제2 전극; 및
    상기 저항 물질막 패턴과 면접하는 상기 제2 전극의 표면으로부터 성장된 탄소나노튜브, 나노와이어 또는 나노파티클을 포함하며, 상기 저항 물질막 패턴 내부에서의 필라멘트의 형성을 단일화시켜 저항메모리의 동작전류을 감소시키는 나노 필라멘트 시드를 포함하는 것을 특징으로 하는 저항 메모리 장치.
  9. 제8항에 있어서, 상기 스위칭 소자는 트랜지스터 또는 다이오드를 포함하는 것을 특징으로 하는 저항 메모리 장치.
  10. 제8항에 있어서, 저항 물질막 패턴과 면접하는 제2 전극의 표면상에는 나노 필라멘트 시드를 형성하기 위한 촉매층을 더 포함하는 것을 특징으로 하는 저항 메 모리 장치.
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