TWI783523B - 記憶體裝置、半導體裝置及其操作方法 - Google Patents

記憶體裝置、半導體裝置及其操作方法 Download PDF

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Abstract

提供一種記憶體裝置，記憶體裝置可包括：第一電極； 記憶體層堆疊，包括至少一個半導體金屬氧化物層及至少一個含氫金屬層；以及第二電極。提供一種半導體裝置，半導體裝置可包括：半導體金屬氧化物層，包含源極區、汲極區及通道區；含氫金屬層，位於通道區的表面上；以及閘極電極，位於含氫金屬層上。每一含氫金屬層可以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬且可以介於0.001%至10%的範圍內的原子百分比包含氫原子。可將氫原子可逆地浸漬至相應的半導體金屬氧化物層中，以改變電阻率並對記憶體位元進行編碼。

Description

記憶體裝置、半導體裝置及其操作方法
本發明的實施例是有關於記憶體裝置、半導體裝置及其操作方法。
隨著半導體裝置按比例縮放至更小的尺寸，期望提供高的耐久性以及要求低的操作功率的新型的半導體記憶體單元(memory cell)。
本發明實施例的一種記憶體裝置包括第一電極、記憶體層堆疊及第二電極。所述記憶體層堆疊位於所述第一電極上且包括至少一個半導體金屬氧化物層及至少一個含氫金屬層，所述至少一個含氫金屬層以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬並且包含氫原子。所述第二電極位於所述記憶體層堆疊之上。
本發明實施例的一種半導體裝置包括半導體金屬氧化物層、含氫金屬層及閘極電極。所述半導體金屬氧化物層位於介 電材料層上且包括源極區、汲極區及位於所述源極區與所述汲極區之間的通道區。所述含氫金屬層位於所述通道區的表面上，並且以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬並且包含氫原子。所述閘極電極位於所述含氫金屬層上。
本發明實施例的一種操作半導體裝置的方法包括：在介電材料層之上提供半導體裝置，所述半導體裝置包括位於第一電極與第二電極之間的層堆疊，其中所述層堆疊包括至少一個半導體金屬氧化物層及至少一個含氫金屬層，其中所述至少一個含氫金屬層中的每一者以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬並且包含氫原子；藉由跨越所述第一電極及所述第二電極或跨越位於所述至少一個含氫金屬層上的閘極電極以及所述第一電極及所述第二電極中的一者施加程式化脈波而將所述半導體裝置程式化成氫化狀態或去氫化狀態，其中所述氫化狀態是其中所述至少一個半導體金屬氧化物層被氫原子浸漬的狀態，並且其中所述去氫化狀態是其中所述至少一個半導體金屬氧化物層是脫氫的狀態；在所述溝渠內形成含鍺阱，其中所述含鍺阱包含原子百分比大於50%的鍺；以及藉由在量測偏置條件下對所述第一電極與所述第二電極之間的量測電流路徑的導電性進行量測來確定所述半導體裝置的記憶體狀態。
9:基底
20:介電材料層
30:半導體金屬氧化物層
32、732:源極區
35:通道區
38、738:汲極區
40:含氫金屬層
50:閘極電極
56、156:介電擴散障壁間隔件
70:接觸通孔層階介電層
72:源極接觸通孔結構
75:閘極接觸通孔結構
78:汲極接觸通孔結構
100:記憶體陣列區
108:介電頂蓋層
110:連接通孔層階介電層
122:金屬障壁層
124:金屬通孔填充材料部分
126:第一電極
126L:第一電極材料層
130:半導體金屬氧化物層
130L:半導體金屬氧化物材料層
140:含氫金屬層
140L:含氫金屬層
150:記憶體單元
158:第二電極
158L:第二電極材料層
170:記憶體層階介電層
177:光阻層
200:周邊區
256、456:可滲透介電間隔件
340:背側含氫金屬層
350:背側閘極電極
356:背側介電擴散障壁間隔件
601:接觸層階介電材料層
610:第一金屬線層階介電材料層
612:裝置接觸通孔結構
618:第一金屬線結構
620:第二線及通孔層階介電材料層
622:第一金屬通孔結構
628:第二金屬線結
630:第三線及通孔層階介電材料層
632:第二金屬通孔結構
638:第三金屬線結構
640:第四線及通孔層階介電材料層
642:第三金屬通孔結構
648:第四金屬線結構
664:陣列接觸金屬內連線結構
666:周邊金屬內連線結構
700:CMOS電路系統
720:淺溝渠隔離結構735:半導體通道742:源極側金屬半導體合金區
748:汲極側金屬半導體合金區
750:閘極結構
752:閘極介電質
754:閘極電極
756:介電閘極間隔件
758:閘極頂蓋介電質
2010、2020、2030、2110、2120、2130、2210、2220、2230:步驟
A-A’:垂直平面
hd1:第一水平方向
hd2:第二水平方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各 個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據本揭露第一實施例的在形成互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電晶體、嵌置於介電材料層中的金屬內連線結構、以及連接通孔層階介電層(connection-via-level dielectric layer)之後的第一示例性結構的垂直剖視圖。
圖2是根據本揭露第一實施例的在形成連接通孔結構的陣列之後的第一示例性結構的垂直剖視圖。
圖3是根據本揭露第一實施例的在形成第一電極材料層、記憶體材料層堆疊、以及第二電極材料層之後的第一示例性結構的垂直剖視圖。
圖4是根據本揭露第一實施例的在將包括第一電極、記憶體層堆疊及第二電極的柱結構圖案化之後的第一示例性結構的垂直剖視圖。
圖5是根據本揭露第一實施例的在形成介電擴散障壁間隔件(dielectric diffusion barrier spacer)之後的第一示例性結構的垂直剖視圖。
圖6是根據本揭露第一實施例的在形成記憶體層階介電層及記憶體層階金屬內連線結構以及將頂部電極平坦化之後的第一示例性結構的垂直剖視圖。
圖7是根據本揭露第一實施例的第一示例性結構的第一替代配置的垂直剖視圖。
圖8是根據本揭露第一實施例的第一示例性結構的第二替代配置的垂直剖視圖。
圖9是根據本揭露第一實施例的第一示例性結構的第三替代配置的垂直剖視圖。
圖10是根據本揭露第一實施例的第一示例性結構的第四替代配置的垂直剖視圖。
圖11是根據本揭露第一實施例的第一示例性結構的第五替代配置的垂直剖視圖。
圖12A是根據本揭露第二實施例的在介電材料層之上形成半導體金屬氧化物層之後的第二示例性結構的垂直剖視圖。
圖12B是圖12A所示第二示例性結構的自上而下的視圖。垂直平面A-A’是圖12A所示垂直剖視圖的平面。
圖13A是根據本揭露第二實施例的在半導體金屬氧化物層之上形成含氫金屬層及閘極電極之後的第二示例性結構的垂直剖視圖。
圖13B是圖13A所示第二示例性結構的自上而下的視圖。垂直平面A-A’是圖13A所示垂直剖視圖的平面。
圖14A是根據本揭露第二實施例的在形成介電擴散障壁間隔件、源極區及汲極區之後的第二示例性結構的垂直剖視圖。
圖14B是圖14A所示第二示例性結構的自上而下的視 圖。垂直平面A-A’是圖14A所示垂直剖視圖的平面。
圖15A是根據本揭露第二實施例的在形成源極接觸通孔結構、汲極接觸通孔結構、以及閘極接觸通孔結構之後的第二示例性結構的垂直剖視圖。
圖15B是圖15A所示第二示例性結構的自上而下的視圖。垂直平面A-A’是圖15A所示垂直剖視圖的平面。
圖16A是根據本揭露第二實施例的第二示例性結構的第一替代配置的垂直剖視圖。
圖16B是圖16A所示第二示例性結構的第一替代配置的自上而下的視圖。垂直平面A-A’是圖16A所示垂直剖視圖的平面。
圖17A是根據本揭露第二實施例的第二示例性結構的第二替代配置的垂直剖視圖。
圖17B是圖17A所示第二示例性結構的第二替代配置的自上而下的視圖。垂直平面A-A’是圖17A所示垂直剖視圖的平面。
圖18A是根據本揭露第二實施例的第二示例性結構的第三替代配置的垂直剖視圖。
圖18B是圖18A所示第二示例性結構的第三替代配置的自上而下的視圖。垂直平面A-A’是圖18A所示垂直剖視圖的平面。
圖19A是根據本揭露第二實施例的第二示例性結構的第四替代配置的垂直剖視圖。
圖19B是圖19A所示第二示例性結構的第四替代配置的自上而下的視圖。垂直平面A-A’是圖19A所示垂直剖視圖的平面。
圖20是示出根據本揭露第一實施例的製造記憶體裝置的方法的一般處理步驟的流程圖。
圖21是示出根據本揭露第二實施例的製造半導體裝置的方法的一般處理步驟的流程圖。
圖22是示出操作本揭露的半導體裝置的一般步驟的流程圖。
以下揭露內容提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如「在...之下」、「在...下方」、「下部的」、「在...上方」、「上部的」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉 90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
除了由V.安東諾夫(V.Antonov)等人所著的發表於《鉑族金屬審查(Platinum Metals Rev)》期刊上的編號為1984,28,(4),158的《高壓下氫在鉑族金屬中的溶解度(The Solubility of Hydrogen in the Platinum Metals under High Pressure)》中所述的四種鉑族金屬及鎢之外，所有過渡金屬的氫化物均已成功被合成。「鉑族金屬」指鉑、銥、鋨及釕。就鉑族金屬而言，合成鉑氫化物、銥氫化物、鋨氫化物及釕氫化物的嘗試並不少見，但無法合成鉑族金屬是由於氫進入它們的晶格中的可接受性程度低。此種惰性或對氫吸收的抗性的特徵在於，儘管溶解於金屬中的氫的化學勢(chemical potential)可能非常高，但與氫氣的相當高的外部壓力對應的氫的溶解度一般而言非常低。
因此，鉑族金屬(即，鉑、銥、鋨及釕)中可能存在氫原子，而不形成氫化物。本揭露的實施例認識到，氫可以相對高的原子濃度儲存於鄰近半導體金屬氧化物層的包含鉑、銥、鋨及/或釕的含氫金屬層中。可將氫可逆地插入至半導體金屬氧化物層中及/或自半導體金屬氧化物層提取。可將氫原子納入(incorporated)至半導體金屬氧化物材料的間隙位置(interstitial site)中。氫原子可用作淺供體(shallow donor)，藉此降低半導體金屬氧化物材料的閾值電壓。
含氫金屬層與半導體金屬氧化物層的堆疊可設置於兩 個電極之間，或者可設置於電晶體配置中。電流可垂直於含氫金屬層與半導體金屬氧化物層之間的介面流動。電流可具有可變的電導率(conductivity)，所述電導率端視被納入至半導體金屬氧化物層中的氫的量而定。作為另外一種選擇，電流可在半導體金屬氧化物層內沿著面內方向(in-plane direction)流動，其中不同的閾值電壓由在向含氫金屬層施加閘極電壓時被納入至半導電性金屬氧化物層中的氫的量決定。現在參照附圖詳細闡述本揭露的各個態樣。
參照圖1，示出根據本揭露第一實施例的第一示例性結構。第一示例性結構包括在例如單晶矽基底等半導體基底上形成的多個互補金屬氧化物(CMOS)半導體電晶體以及在多個介電材料層中形成的多個金屬內連線結構。具體而言，第一示例性結構包括基底9，基底9可為半導體基底，例如市場上可購得的矽晶圓。可在基底9的上部部分中形成包含例如氧化矽等介電材料的多個淺溝渠隔離結構720。可在被多個淺溝渠隔離結構720的一部分在側向上圍繞的每一區域內形成合適的經摻雜半導體阱(例如p型阱及n型阱)。可在基底9的頂表面之上形成多個場效電晶體。舉例而言，每一場效電晶體可包括源極區732、汲極區738、包括基底9的在源極區732與汲極區738之間延伸的表面部分的半導體通道735、以及閘極結構750。每一閘極結構750可包括閘極介電質752、閘極電極754、閘極頂蓋介電質758及介電閘極間隔件756。可在每一源極區732上形成源極側金屬半導體合金區742， 且可在每一汲極區738上形成汲極側金屬半導體合金區748。
一般而言，可在半導體基底上形成多個場效電晶體，可經由在多個內連線層階介電材料層內形成於半導體基底上方的多個金屬內連線結構將隨後將形成的多個記憶體裝置的多個電極電性連接至多個場效電晶體中的相應一者。舉例而言，第一示例性結構可包括：記憶體陣列區100，其中隨後形成有記憶體元件的陣列；以及周邊區200，其中形成有支援記憶體元件的陣列的操作的多個邏輯裝置。在一個實施例中，記憶體陣列區100中的多個裝置(例如多個場效電晶體)可包括多個底部電極存取電晶體，所述底部電極存取電晶體提供對隨後將形成的多個記憶體單元的多個底部電極的存取。在此處理步驟處，可在周邊區200中形成多個頂部電極存取電晶體，所述頂部電極存取電晶體提供對隨後將形成的多個記憶體單元的多個頂部電極的存取。周邊區200中的多個裝置(例如多個場效電晶體)可提供對隨後將形成的記憶體單元的陣列進行操作所需的功能。具體而言，周邊區中的多個裝置可被配置成控制記憶體單元的陣列的程式化操作、抹除操作及感測(讀取)操作。舉例而言，周邊區中的多個裝置可包括感測電路系統及/或頂部電極偏置電路系統(bias circuitry)。形成於基底9的頂表面上的多個裝置可包括多個互補金屬氧化物半導體(CMOS)電晶體及可選的多個附加半導體裝置(例如電阻器、二極體、電容器等)並且被統稱為CMOS電路系統700。
隨後可在基底9及多個裝置(例如多個場效電晶體)之 上形成嵌置於多個介電材料層中的各種金屬內連線結構。多個介電材料層可包括例如接觸層階介電材料層601、第一金屬線層階介電材料層610、第二線及通孔層階介電材料層620、第三線及通孔層階介電材料層630、以及第四線及通孔層階介電材料層640。多個金屬內連線結構可包括：多個裝置接觸通孔結構612，形成於接觸層階介電材料層601中且與CMOS電路系統700的相應組件接觸；多個第一金屬線結構618，形成於第一金屬線層階介電材料層610中；多個第一金屬通孔結構622，形成於第二線及通孔層階介電材料層620的下部部分中；多個第二金屬線結構628，形成於第二線及通孔層階介電材料層620的上部部分中；多個第二金屬通孔結構632，形成於第三線及通孔層階介電材料層630的下部部分中；多個第三金屬線結構638，形成於第三線及通孔層階介電材料層630的上部部分中；多個第三金屬通孔結構642，形成於第四線及通孔層階介電材料層640的下部部分中；以及多個第四金屬線結構648，形成於第四線及通孔層階介電材料層640的上部部分中。在一個實施例中，多個第二金屬線結構628可包括多條源極線，所述多條源極線連接至用於記憶體元件的陣列的源極側電源。可經由設置於記憶體陣列區100中的多個存取電晶體將由多條源極線提供的電壓施加至多個底部電極。
多個介電材料層(例如接觸層階介電材料層601、第一金屬線層階介電材料層610、第二線及通孔層階介電材料層620、第三線及通孔層階介電材料層630、第四線及通孔層階介電材料層 640)中的每一者可包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體、或其組合。多個金屬內連線結構(例如裝置接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628、第二金屬通孔結構632、第三金屬線結構638、第三金屬通孔結構642、第四金屬線結構648)中的每一者可包含至少一種導電材料，所述至少一種導電材料可為金屬襯墊層(例如金屬氮化物或金屬碳化物)與金屬填充材料的組合。每一金屬襯墊層可包含TiN、TaN、WN、TiC、TaC及WC，且每一金屬填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。亦可使用本揭露預期範圍內的其他合適的材料。在一個實施例中，可藉由雙鑲嵌製程將多個第一金屬通孔結構622與多個第二金屬線結構628形成為多個一體的線及通孔結構(integrated line and via structure)，可將多個第二金屬通孔結構632與多個第三金屬線結構638形成為多個一體的線及通孔結構，及/或可將多個第三金屬通孔結構642與多個第四金屬線結構648形成為多個一體的線及通孔結構。儘管本揭露是使用其中記憶體單元的陣列形成於第四線及通孔層階介電材料層640之上的實施例進行闡述，但本文中明確預期其中記憶體單元的陣列可形成於不同的金屬內連線層階處的實施例。
多個介電材料層(例如接觸層階介電材料層601、第一金屬線層階介電材料層610、第二線及通孔層階介電材料層620、 第三線及通孔層階介電材料層630、第四線及通孔層階介電材料層640)相對於隨後將形成的記憶體單元的陣列位於下部層階處。如此一來，多個介電材料層(例如接觸層階介電材料層601、第一金屬線層階介電材料層610、第二線及通孔層階介電材料層620、第三線及通孔層階介電材料層630、第四線及通孔層階介電材料層640)在本文中被稱為多個下部層階介電層，即相對於隨後將形成的記憶體單元的陣列位於下部層階處的介電材料層。多個金屬內連線結構(例如裝置接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628、第二金屬通孔結構632、第三金屬線結構638、第三金屬通孔結構642、第四金屬線結構648)在本文中被稱為多個下部層階金屬內連線結構。多個金屬內連線結構(例如裝置接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628、第二金屬通孔結構632、第三金屬線結構638、第三金屬通孔結構642、第四金屬線結構648)的子集包括多條下部層階金屬線(例如多個第四金屬線結構648)，所述多條下部層階金屬線嵌置於多個下部層階介電層中且具有位於包括多個下部層階介電層的最頂部表面的水平面內的頂表面。一般而言，多個下部層階介電層(例如接觸層階介電材料層601、第一金屬線層階介電材料層610、第二線及通孔層階介電材料層620、第三線及通孔層階介電材料層630、第四線及通孔層階介電材料層640)內的多個金屬線層階的總數目可介於1至10的範圍內。
可在多個金屬內連線結構及多個介電材料層之上依序形成介電頂蓋層108及連接通孔層階介電層110。舉例而言，可在多個第四金屬線結構648的頂表面上以及第四線及通孔層階介電材料層640的頂表面上形成介電頂蓋層108。介電頂蓋層108包含介電頂蓋材料，所述介電頂蓋材料可保護下伏的多個金屬內連線結構(例如多個第四金屬線結構648)。在一個實施例中，介電頂蓋層108可包含可提供高的抗蝕刻性的材料(即介電材料)，並且亦可在對連接通孔層階介電層110進行蝕刻的後續非等向性蝕刻製程期間用作蝕刻停止材料。舉例而言，介電頂蓋層108可包含碳化矽或氮化矽，並且可具有介於5奈米至30奈米的範圍內的厚度，但亦可使用更小及更大的厚度。
連接通孔層階介電層110可包含可用於多個介電材料層(例如接觸層階介電材料層601、第一金屬線層階介電材料層610、第二線及通孔層階介電材料層620、第三線及通孔層階介電材料層630、第四線及通孔層階介電材料層640)的任何材料。舉例而言，連接通孔層階介電層110可包含藉由分解正矽酸四乙酯(tetraethylorthosilicate，TEOS)而沈積的未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃。連接通孔層階介電層110的厚度可介於50奈米至200奈米的範圍內，但亦可使用更小及更大的厚度。介電頂蓋層108及連接通孔層階介電層110可被形成為平坦的毯覆(未圖案化的)層，所述平坦的毯覆(未圖案化的)層具有遍佈記憶體陣列區100及周邊區200延伸的相應的平坦頂表面及相應 的平坦底表面。
參照圖2，可穿過連接通孔層階介電層110及介電頂蓋層108形成多個通孔空腔。舉例而言，可在連接通孔層階介電層110之上塗覆光阻層(未示出)，且可將光阻層(未示出)圖案化以在記憶體陣列區100的上覆於多個第四金屬線結構648中的相應一者的區域內形成開口。可實行非等向性蝕刻，以穿過連接通孔層階介電層110及介電頂蓋層108而轉移光阻層中的圖案。由非等向性蝕刻製程形成的多個通孔空腔在本文中被稱為多個下部電極接觸通孔空腔，這是因為多個底部電極連接通孔結構隨後會形成在多個下部電極接觸通孔空腔中。多個下部電極接觸通孔空腔可具有錐形側壁(tapered sidewall)，所述錐形側壁具有介於1度至10度的範圍內的錐角(taper angle)(相對於垂直方向)。可在每一下部電極接觸通孔空腔的底部處實體地暴露出第四金屬線結構648的頂表面。隨後可例如藉由灰化來移除光阻層。
可形成金屬障壁層作為材料層。金屬障壁層可覆蓋多個第四金屬線結構648的實體經暴露的頂表面、多個下部電極接觸通孔空腔的錐形側壁、以及連接通孔層階介電層110的頂表面而沒有任何孔洞穿過其中。金屬障壁層可包含導電金屬氮化物(例如TiN、TaN及/或WN)。亦可使用本揭露預期範圍內的其他合適的材料。金屬障壁層的厚度可介於3奈米至20奈米的範圍內，但亦可使用更小及更大的厚度。
可在多個下部電極接觸通孔空腔的剩餘體積中沈積例 如鎢或銅等金屬填充材料。其他合適的金屬填充材料處於本揭露的預期範圍內。可藉由平坦化製程(例如化學機械平坦化)來移除金屬填充材料的上覆於包括連接通孔層階介電層110的最頂部表面的水平面上的部分及金屬障壁層的上覆於所述水平面上的部分。金屬填充材料的位於相應的通孔空腔中的每一剩餘部分包括金屬通孔填充材料部分124。金屬障壁層的位於相應的通孔空腔中的每一剩餘部分包括金屬障壁層122。填充通孔空腔的金屬障壁層122與金屬通孔填充材料部分124的每一組合構成連接通孔結構(包括金屬障壁層122、金屬通孔填充材料部分124)。可在下伏的多個金屬內連線結構上的連接通孔層階介電層110中形成連接通孔結構(包括金屬障壁層122、金屬通孔填充材料部分124)的陣列。連接通孔結構(包括金屬障壁層122、金屬通孔填充材料部分124)的陣列可與多個第四金屬線結構648的子集的頂表面接觸。一般而言，連接通孔結構(包括金屬障壁層122、金屬通孔填充材料部分124)的陣列與位於多個下部層階介電層(例如接觸層階介電材料層601、第一金屬線層階介電材料層610、第二線及通孔層階介電材料層620、第三線及通孔層階介電材料層630、第四線及通孔層階介電材料層640)的最頂部層階處的多條下部層階金屬線的子集的頂表面接觸。在一個實施例中，連接通孔結構(包括金屬障壁層122、金屬通孔填充材料部分124)的陣列可用作多個第一金屬內連線結構，所述第一金屬內連線結構提供與隨後將形成的每一記憶體單元的第一電極的電性連接。
作為另外一種選擇，可省略介電頂蓋層108、連接通孔層階介電層110、以及連接通孔結構(包括金屬障壁層122、金屬通孔填充材料部分124)的陣列的形成，並且可將嵌置於線及通孔層階介電層中或線層階介電層中的多個金屬線結構的子集用作第一金屬內連線結構，所述第一金屬內連線結構提供對隨後將形成的每一記憶體單元的第一電極的電性連接。舉例而言，可將嵌置於第四線及通孔層階介電材料層640中且位於記憶體陣列區100中的多個第四金屬線結構648的子集用作多個第一金屬內連線結構，所述第一金屬內連線結構提供對隨後將形成的每一記憶體單元的第一電極的電性連接。一般而言，可提供多個第一金屬內連線結構，所述第一金屬內連線結構被配置成提供對隨後將形成的每一記憶體單元的第一電極(例如底部電極)的電性連接。多個第一金屬內連線結構可被提供為多條金屬線(例如沿著公共水平方向(common horizontal direction)延伸的金屬線的一維週期性陣列)，或者可被提供為多個金屬通孔結構(例如連接通孔結構(包括金屬障壁層122、金屬通孔填充材料部分124)的二維陣列)。一般而言，每一第一金屬內連線結構可嵌置於第一介電材料層(例如連接通孔層階介電層110)(在其中使用連接通孔結構(包括金屬障壁層122、金屬通孔填充材料部分124)的二維陣列的實施例中)、嵌置有金屬線的介電材料層(例如第四線及通孔層階介電材料層640)內。隨後可在多個第一金屬內連線結構中的相應一者的頂表面上形成第一電極的每一底表面。
儘管本揭露是使用其中連接通孔層階介電層110被用作第一介電材料層且連接通孔結構(包括金屬障壁層122、金屬通孔填充材料部分124)的陣列被用作多個第一金屬內連線結構的實施例進行闡述，但本文中明確預期其中位於不同層階處的通孔結構的陣列或者金屬線的陣列被用作多個第一金屬內連線結構的實施例。
參照圖3，可在嵌置有連接通孔結構(包括金屬障壁層122、金屬通孔填充材料部分124)的陣列的第一介電材料層(例如連接通孔層階介電層110)的頂表面之上依序沈積第一電極材料層126L、記憶體材料層堆疊(包括半導體金屬氧化物材料層130L、含氫金屬層140L)及第二電極材料層158L。
第一電極材料層126L可包含導電金屬氮化物材料及/或元素金屬及/或金屬間合金(intermetallic alloy)，及/或可本質上由導電金屬氮化物材料及/或元素金屬及/或金屬間合金組成。導電金屬氮化物材料可包括可阻擋氫的擴散的金屬擴散障壁材料。舉例而言，可用於第一電極材料層126L的導電金屬氮化物材料包括TiN、TaN或WN。可用於第一電極材料層126L的元素金屬包括但不限於W、Ta、Re、Nb、Mb、Ru、Co及Ni。一般而言，可將抗氫擴散的元素金屬用於第一電極材料層126L。在一個實施例中，可將具有高於2,000攝氏度的熔點的難熔金屬(refractory metal)用於第一電極材料層126L。一般而言，由於原子之間相對緊密的結合，因此具有高熔點的元素金屬傾向於為氣體提供低的 體積擴散係數(bulk diffusion coefficient)。
可藉由物理氣相沈積或化學氣相沈積來沈積第一電極材料層126L。第一電極材料層126L的厚度可介於1奈米至100奈米(例如2奈米至50奈米及/或4奈米至20奈米)的範圍內，但亦可使用更小及更大的厚度。可將多個金屬層的堆疊用作第一電極材料層126L。
記憶體材料層堆疊包括至少一個半導體金屬氧化物材料層130L及至少一個含氫金屬層140L。一般而言，所述至少一個半導體金屬氧化物材料層130L可為單個半導體金屬氧化物材料層130L或可藉由所述至少一個含氫金屬層140L在垂直方向上間隔開的多個半導體金屬氧化物材料層130L。所述至少一個含氫金屬層140L可為單個含氫金屬層140L或可藉由所述至少一個半導體金屬氧化物材料層130L在垂直方向上間隔開的多個含氫金屬層140L。在一個實施例中，在記憶體材料層堆疊中可存在單個半導體金屬氧化物材料層130L及單個含氫金屬層140L。在此實施例中，單個含氫金屬層140L可上覆於單個半導體金屬氧化物材料層130L上或位於單個半導體金屬氧化物材料層130L之下。在另一實施例中，在記憶體材料層堆疊中可存在單個半導體金屬氧化物材料層130L及兩個含氫金屬層140L。在此實施例中，單個半導體金屬氧化物材料層130L可位於所述兩個含氫金屬層140L之間。在又一實施例中，在記憶體材料層堆疊中可存在兩個半導體金屬氧化物材料層130L及單個含氫金屬層140L。在此實施例 中，單個含氫金屬層140L可位於所述兩個半導體金屬氧化物材料層130L之間。在再一實施例中，在記憶體材料層堆疊中可存在至少兩個半導體金屬氧化物材料層130L及至少兩個含氫金屬層140L。在此實施例中，所述至少兩個半導體金屬氧化物材料層130L與所述至少兩個含氫金屬層140L可以垂直交替的序列排列，其中每一對在垂直方向上相鄰的層包括相應的半導體金屬氧化物材料層130L及相應的含氫金屬層140L。
每一半導體金屬氧化物材料層130L包含半導體金屬氧化物材料，即能夠在利用電性摻雜劑(所述電性摻雜劑可為p型摻雜劑或n型摻雜劑)合適地進行摻雜時提供介於1.0西門子/米(S/m)至1.0×105西門子/米的範圍內的電導率的金屬氧化物材料。在固有狀態下或在低程度電性摻雜的條件下，半導體金屬氧化物材料可為半導電的或絕緣的，且可具有一般而言介於1.0×10-10西門子/米至1.0×10西門子/米的範圍內的電導率。可用於所述至少一個半導體金屬氧化物材料層130L的示例性半導體金屬氧化物材料包括但不限於氧化銦鎵鋅(indium gallium zinc oxide，IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、經摻雜的氧化鋅、經摻雜的氧化銦、經摻雜的氧化鎘、以及由其衍生的各種其他經摻雜變體。在一個實施例中，半導體金屬氧化物材料層130L可包含氧化銦鎵鋅。
可例如藉由物理氣相沈積(即，濺鍍)來沈積每一半導體金屬氧化物材料層130L的半導體金屬氧化物材料。每一半導體 金屬氧化物材料層130L的半導體金屬氧化物材料可被沈積成多晶材料，或者可被沈積成非晶材料且可隨後在高溫下被退火成多晶材料，以便增加半導體金屬氧化物材料的平均顆粒大小(grain size)。每一半導體金屬氧化物材料層130L的厚度可介於2奈米至100奈米(例如4奈米至50奈米及/或6奈米至25奈米)的範圍內，但亦可使用更小及更大的厚度。
每一含氫金屬層140L可包含多個鉑族金屬(即，鉑、銥、鋨、釕或其組合)中的至少一者及氫原子，及/或可本質上由多個鉑族金屬(即，鉑、銥、鋨、釕或其組合)中的至少一者及氫原子組成。鉑族金屬指鉑、銥、鋨及釕，鉑、銥、鋨及釕中的每一者在正常的氫化物形成條件(例如其中氫分壓介於1千巴(kbar)至50千巴的範圍內的條件)下均不形成金屬氫化物。含氫金屬層140L的金屬成分可本質上由選自鉑、銥、鋨及釕中的至少一種金屬組成。在一個實施例中，含氫金屬層140L的金屬成分可本質上由鉑組成。
可在真空或包含氫的環境中藉由物理氣相沈積來形成每一含氫金屬層140L。在沈積製程期間氫分壓可保持於不妨礙沈積製程(例如物理氣相沈積製程)的位準處。在一個實施例中，在對每一含氫金屬層140L進行沈積期間氫分壓可介於1.0×10-10托(Torr)至1.0×10-3托的範圍內。作為另外一種選擇，可在無氫環境或在低氫壓力環境中沈積含氫金屬層140L，並且可在含氫環境中在高溫下對含氫金屬層140L進行退火。在此實施例中，退火 溫度可介於200攝氏度至500攝氏度(例如300攝氏度至400攝氏度)的範圍內，並且在退火製程期間氫分壓可介於100毫托至760托的範圍內。作為另外一種選擇或附加地，可在無氫環境或低氫壓力環境中沈積鉑、銥、鋨及釕中的至少一者之後將氫原子植入至每一含氫金屬層140L中。
可選擇影響將氫納入至每一含氫金屬層140L中的各種製程參數，使得每一含氫金屬層140L中的氫原子的原子百分比介於0.001%至10%(例如0.01%至5%及/或0.1%至3%)的範圍內。影響每一含氫金屬層140L中的氫原子的原子百分比的所述各種製程參數包括但不限於在氫植入製程期間氫原子的劑量、在含氫環境中的退火製程期間的氫分壓、以及退火製程的溫度及持續時間。在一個實施例中，可使用氫植入來在每一含氫金屬層140L中提供氫的高原子百分比。在此實施例中，每一含氫金屬層140L可以大於百分之1.0的原子百分比(例如介於百分之1.0至10%的範圍內的百分比)包含氫原子。
每一含氫金屬層140L可以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬，並且在納入氫之後以介於0.001%至10%的範圍內的原子百分比包含氫原子。在一個實施例中，每一含氫金屬層140L可在納入氫之後以介於0.001%至10%的範圍內的原子百分比包含氫原子，並且原子百分比的餘量(balance)可為選自鉑、銥、鋨及釕中的所述至少一種金屬的原子百分比。在一個實施例中，選自鉑、銥、鋨及釕中的所述至少 一種金屬可為鉑。在此實施例中，每一含氫金屬層140L可在納入氫之後以介於0.001%至10%的範圍內的原子百分比包含氫原子，並且鉑的原子百分比可為氫原子的原子百分比的餘量。
每一含氫金屬層140L的厚度可介於2奈米至100奈米(例如4奈米至50奈米及/或6奈米至25奈米)的範圍內，但亦可使用更小及更大的厚度。每一含氫金屬層140L不包含任何金屬氫化物，即其中M是金屬且氫原子佔據晶格結構的代替位置(substitutional site)的MH化合物。如此一來，存在於每一含氫金屬層140L中的氫原子的主要部分或全部位於間隙位置處。
第二電極材料層158L可包含導電金屬氮化物材料及/或元素金屬及/或金屬間合金，及/或可本質上由導電金屬氮化物材料及/或元素金屬及/或金屬間合金組成。導電金屬氮化物材料可包括可阻擋氫的擴散的金屬擴散障壁材料。舉例而言，可用於第二電極材料層158L的導電金屬氮化物材料包括TiN、TaN或WN。可用於第二電極材料層158L的元素金屬包括但不限於W、Ta、Re、Nb、Mb、Ru、Co及Ni。一般而言，可將抗氫擴散的元素金屬用於第二電極材料層158L。在一個實施例中，可將具有高於2,000攝氏度的熔點的難熔金屬用於第二電極材料層158L。一般而言，由於原子之間相對緊密的結合，因此具有高熔點的元素金屬傾向於為氣體提供低的體積擴散係數。
可藉由物理氣相沈積或化學氣相沈積來沈積第二電極材料層158L。第二電極材料層158L的厚度可介於1奈米至100 奈米(例如2奈米至50奈米及/或4奈米至20奈米)的範圍內，但亦可使用更小及更大的厚度。可將多個金屬層的堆疊用作第二電極材料層158L。第二電極材料層158L的金屬材料可與第一電極材料層126L的金屬材料相同，或者可與第一電極材料層126L的金屬材料不同。
參照圖4，可在第二電極材料層158L之上塗覆光阻層177，並且可以微影方式將光阻層177圖案化成記憶體陣列區100中的離散的光阻材料部分的陣列。光阻層177的每一圖案化部分可上覆於多個連接通孔結構(包括金屬障壁層122、金屬通孔填充材料部分124)中的相應一者上。光阻層177的每一圖案化部分的側壁可與下伏的連接通孔結構(包括金屬障壁層122、金屬通孔填充材料部分124)的頂表面的周邊重合，可相對於所述周邊在側向上向外偏移，或者可相對於所述周邊在側向上向內偏移。光阻層177的每一圖案化部分的側壁可具有圓形、橢圓形、矩形、圓角矩形的水平截面形狀，或者任何大致曲線閉合的二維形狀的水平截面形狀。
可實行非等向性蝕刻製程來對第二電極材料層158L的未遮罩部分、記憶體材料層堆疊(包括半導體金屬氧化物材料層130L、含氫金屬層140L)的未遮罩部分及第一電極材料層126L的未遮罩部分進行蝕刻。第二電極材料層158L的每一圖案化部分包括第二電極158。記憶體材料層堆疊(包括半導體金屬氧化物材料層130L、含氫金屬層140L)的每一圖案化部分包括記憶體層堆 疊(包括半導體金屬氧化物層130、含氫金屬層140)。第一電極材料層126L的每一圖案化部分包括第一電極126。自包括第二電極材料層158L、記憶體材料層堆疊(包括半導體金屬氧化物材料層130L、含氫金屬層140L)及第一電極材料層126L的材料層堆疊得到的剩餘材料部分的集合構成記憶體單元150。每一記憶體單元150可為具有平坦頂表面、平坦底表面、以及在平坦頂表面與平坦底表面之間延伸的至少一個直側壁的柱結構。所述至少一個直側壁可為單個側壁(例如圓柱形側壁)，或者多個直側壁(例如矩形柱結構的四個平坦側壁，或者具有圓角矩形的水平截面形狀的柱結構的四個平坦側壁與四個凸起圓柱形側壁的組合)。
一般而言，第一電極126、記憶體層堆疊(包括半導體金屬氧化物層130、含氫金屬層140)及第二電極158的每一組合可包括柱結構，所述柱結構具有作為第二電極158的頂表面的頂表面，具有作為第一電極126的底表面的底表面，並且具有在第二電極158的頂表面的周邊與第一電極126的底表面的周邊之間直線延伸的側壁。
每一記憶體層堆疊包括至少一個半導體金屬氧化物層130及至少一個含氫金屬層140。每一半導體金屬氧化物層130是在圖3所示處理步驟處形成的相應的半導體金屬氧化物材料層130L的圖案化部分。每一含氫金屬層140是在圖3所示處理步驟處形成的相應的含氫金屬層140L的圖案化部分。一般而言，所述至少一個半導體金屬氧化物層130可為單個半導體金屬氧化物層 130或藉由所述至少一個含氫金屬層140在垂直方向上間隔開的多個半導體金屬氧化物層130。所述至少一個含氫金屬層140可為單個含氫金屬層140或藉由所述至少一個半導體金屬氧化物層130在垂直方向上間隔開的多個含氫金屬層140。在一個實施例中，在記憶體層堆疊中可存在單個半導體金屬氧化物層130及單個含氫金屬層140。在此實施例中，單個含氫金屬層140可上覆於單個半導體金屬氧化物層130上或位於單個半導體金屬氧化物層130之下。在另一實施例中，在記憶體層堆疊中可存在單個半導體金屬氧化物層130及兩個含氫金屬層140。在此實施例中，單個半導體金屬氧化物層130可位於所述兩個含氫金屬層140之間。在又一實施例中，在記憶體層堆疊中可存在兩個半導體金屬氧化物層130及單個含氫金屬層140。在此實施例中，單個含氫金屬層140可位於所述兩個半導體金屬氧化物層130之間。在再一實施例中，在記憶體層堆疊中可存在至少兩個半導體金屬氧化物層130及至少兩個含氫金屬層140。在此實施例中，所述至少兩個半導體金屬氧化物層130與所述至少兩個含氫金屬層140可以垂直交替的序列排列，其中每一對在垂直方向上相鄰的層包括相應的半導體金屬氧化物層130及相應的含氫金屬層140。
可提供記憶體單元150的二維陣列。每一記憶體單元150自底部至頂部可包括：第一電極126；記憶體層堆疊，位於第一電極126上且包括至少一個半導體金屬氧化物層130及至少一個含氫金屬層140；以及第二電極158，位於記憶體層堆疊之上。 第一電極126可為本質上由至少一種金屬材料組成的第一金屬電極。第二電極158可為本質上由至少一種金屬材料組成的第二金屬電極。所述至少一個含氫金屬層中的每一者可以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬，及/或可本質上由具有至少90%的原子百分比的選自鉑、銥、鋨及釕中的至少一種金屬組成，並且以介於0.001%至10%的範圍內的原子百分比包含氫原子，及/或本質上由具有介於0.001%至10%的範圍內的原子百分比的氫原子組成。
在一個實施例中，在每一記憶體層堆疊內，所述至少一個半導體金屬氧化物層130中的每一者與所述至少一個含氫金屬層140中的相應一者的水平表面接觸。在一個實施例中，記憶體層堆疊可包括彼此接觸的單個半導體金屬氧化物層130與單個含氫金屬層140及/或可本質上由彼此接觸的單個半導體金屬氧化物層130與單個含氫金屬層140組成。在一個實施例中，單個半導體金屬氧化物層130與第一電極126及第二電極158中的一者接觸，並且單個含氫金屬層140與第一電極126及第二電極158中的另一者接觸。隨後可例如藉由灰化來移除光阻層177。
參照圖5，可藉由共形沈積製程(例如化學氣相沈積製程)在記憶體單元150的二維陣列之上共形地沈積介電擴散障壁材料層。介電擴散障壁材料層包括阻擋氫的擴散的氫擴散障壁材料層。舉例而言，介電擴散障壁材料可包括氮化矽。介電擴散障壁材料層的厚度可介於5奈米至50奈米(例如10奈米至25奈米) 的範圍內，但亦可使用更小及更大的厚度。
可實行非等向性蝕刻製程來移除介電擴散障壁材料層的水平部分。介電擴散障壁材料層的剩餘垂直延伸部分包括多個介電擴散障壁間隔件156，介電擴散障壁間隔件156與作為記憶體單元150的相應的柱結構接觸且在側向上環繞所述相應的柱結構。
每一含氫金屬層140用作用於一或兩個半導體金屬氧化物層130的氫貯存器。第一電極126及第二電極158可包含防止氫原子穿過其中擴散的金屬材料。介電擴散障壁間隔件156用作防止氫原子自相應的記憶體單元150逸出的外殼(enclosure)。
一般而言，可藉由跨越第一電極126及第二電極158施加程式化脈波而在至少一個含氫金屬層140與至少一個半導體金屬氧化物層130之間移動每一記憶體單元150內的氫原子。因此，相對於第一電極126向第二電極158施加第一極性的第一程式化脈波可使得所選擇的記憶體單元150被程式化成氫化狀態，在氫化狀態中，所述至少一個半導體金屬氧化物層130中的一或多者及/或全部以高原子濃度包含氫原子，所述高原子濃度可介於0.001%至10%(例如0.01%至5%及/或0.1%至3%)的範圍內。相對於第一電極126向第二電極158施加第二極性的第二程式化脈波可使得所選擇的記憶體單元150被程式化成去氫化狀態，在去氫化狀態中，所述至少一個半導體金屬氧化物層130中的一或多者及/或全部以低原子濃度包含氫原子，所述低原子濃度可介於0.0001%至3.3%(例如0.001%至1.67%及/或0.01%至1%)的範圍 內。一般而言，半導體金屬氧化物層130的氫化狀態下的氫原子的原子百分比對半導體金屬氧化物層130的去氫化狀態下的氫原子的原子百分比的比率可介於3至100(例如5至10)的範圍內，但亦可使用更小及更大的比率。
不希望受任何特定理論的束縛，據信由於氫原子處於其中電子的負電荷的一部分可被供予金屬的公共導帶的局部供體狀態下，因此將負電壓施加至金屬的包含氫原子的一側(例如第一電極126或第二電極158)具有吸引氫原子的趨勢。可端視為了進行程式化的目的氫原子需要移動的方向來確定程式化脈波的極性。程式化脈波的幅值(magnitude)端視每一記憶體層堆疊(包括半導體金屬氧化物層130、含氫金屬層140)內的厚度及層堆疊成分而定。在例示性實例中，可使用具有介於3伏至30伏的範圍內的幅值的程式化脈波。由於每一記憶體單元150內的電流路徑(即，跨越記憶體層堆疊(包括半導體金屬氧化物層130、含氫金屬層140)內的每一層在第一電極126與第二電極158之間延伸的電流路徑)的電阻相對高，因此在程式化下經過每一所選擇的記憶體單元150的電流可能小，且儘管操作電壓相對高但功耗可能小。
每一半導體金屬氧化物層130中的氫原子的存在會增加半導體金屬氧化物層130的導電性。不希望受任何特定理論的束縛，據信置於間隙位置中的氫原子用作次要供體(minor doner)，並且會增加半導體金屬氧化物層130的材料的導電性。因此，可 藉由對在相應的第一電極126與相應的第二電極158之間經過每一所選擇的記憶體單元150的漏電流的幅值進行量測來區分每一半導體金屬氧化物層130的氫化狀態與去氫化狀態。
參照圖6，可在記憶體單元150的陣列及介電擴散障壁間隔件156的陣列周圍及在記憶體單元150的陣列及介電擴散障壁間隔件156的陣列之上形成記憶體層階介電層170。記憶體層階介電層170包含可平坦化介電材料，例如未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃。可藉由共形沈積製程(例如化學氣相沈積製程)或自平坦化沈積製程(例如旋轉塗佈)來沈積記憶體層階介電層170的介電材料。可選地，可例如藉由化學機械平坦化來將記憶體層階介電層170的頂表面平坦化。記憶體層階介電層170的頂表面與記憶體單元150的頂表面之間的垂直距離可介於50奈米至500奈米的範圍內，但亦可使用更小及更大的垂直距離。
可使用至少一個微影圖案化步驟及至少一個非等向性蝕刻製程在記憶體層階介電層170中形成多個內連線空腔。舉例而言，可在記憶體層階介電層170之上塗覆第一光阻層(未示出)，並且可以微影方式將第一光阻層(未示出)圖案化以在第一光阻層中形成離散開口的陣列。可實行第一非等向性蝕刻製程以在記憶體層階介電層170中形成多個通孔空腔。在一個實施例中，可在多個記憶體單元150中的每一者之上形成通孔空腔。在移除第一光阻層之後，可在記憶體層階介電層170之上塗覆第二光阻層(未示出)，並且可以微影方式將第二光阻層(未示出)圖案化以 在第二光阻層中形成多個線形開口。可實行第二非等向性蝕刻製程，以在記憶體層階介電層170中形成多個線空腔。隨後可移除第二光阻層。在一個實施例中，可將內連線空腔形成為一體的線及通孔空腔。在此實施例中，每一一體的線及通孔空腔可包括位於記憶體層階介電層170的上部部分內的線空腔及與線空腔的底部部分鄰接且在垂直方向上延伸穿過記憶體層階介電層170的下部部分的至少一個通孔空腔。
在一個實施例中，可在記憶體陣列區100中形成通孔空腔的二維陣列，使得多個記憶體單元150的每一頂表面實體地暴露於通孔空腔的二維陣列內的多個通孔空腔中的相應一者之下。可在周邊區200中的記憶體層階介電層170中的多個內連線空腔的至少一個子集的底部處實體地暴露出下伏的金屬內連線結構(例如嵌置於第四線及通孔層階介電材料層640的上部部分中的第四金屬線結構648)的頂表面。一般而言，可穿過周邊區200中的記憶體層階介電層170形成在記憶體層階介電層170的頂表面與下伏的金屬線結構的頂表面之間在垂直方向上延伸的多個內連線空腔的至少一個子集。
可在記憶體陣列區100及周邊區200中在多個內連線空腔中沈積至少一種金屬材料。所述至少一種金屬材料在本文中被稱為至少一種記憶體層階金屬材料。在一個實施例中，可在多個內連線空腔中及在記憶體層階介電層170之上沈積金屬障壁材料層(例如TiN層、TaN層及/或WN層)及金屬填充材料(例如W、 Cu、Co、Ru、Mo或金屬間合金)。
可實行平坦化製程(例如化學機械平坦化製程)，以自記憶體層階介電層170上方移除所述至少一種記憶體層階金屬材料。所述至少一種記憶體層階金屬材料的填充記憶體陣列區100中的多個內連線空腔的剩餘部分包括多個陣列接觸金屬內連線結構664。所述至少一種記憶體層階金屬材料的填充周邊區200中的多個內連線空腔的剩餘部分包括多個周邊金屬內連線結構666。陣列接觸金屬內連線結構664及周邊金屬內連線結構666被統稱為記憶體層階金屬內連線結構。
一般而言，可在形成記憶體單元150的二維陣列之前形成嵌置於第一介電材料層內的多個第一金屬內連線結構。每一第一金屬內連線結構可與記憶體單元150的二維陣列內的相應的第一電極126的底表面接觸。可在多個第二電極158中的相應一者的頂表面上形成嵌置於第二介電材料層(例如記憶體層階介電層170)中的多個第二金屬內連線結構(例如多個陣列接觸金屬內連線結構664)。一般而言，每一第一電極126可電性連接至電氣開關(electrical switch)的節點，所述電氣開關可包括位於半導體基底(例如基底9)上的多個場效電晶體中的一者。同樣，每一第二電極158可電性連接至電氣開關的節點，所述電氣開關可包括位於半導體基底(例如基底9)上的多個場效電晶體中的另一者。
參照圖7，可藉由省略介電擴散障壁間隔件156的形成而自圖6中所示的第一示例性結構得到第一示例性結構的第一替 代配置。在此實施例中，記憶體層階介電層170可包含氫擴散阻擋介電材料(例如氮化矽)。作為另外一種選擇，記憶體層階介電層170可包括層堆疊，所述層堆疊包含氫擴散障壁材料襯墊(例如氮化矽襯墊)及層間介電材料層(例如未經摻雜的矽酸鹽玻璃層、經摻雜的矽酸鹽玻璃層、有機矽酸鹽玻璃層或多孔介電材料層)。
參照圖8，可藉由形成可滲透介電間隔件256與介電擴散障壁間隔件156的組合來取代每一介電擴散障壁間隔件156而自第一示例性結構得到第一示例性結構的第二替代配置。在此實施例中，在自圖4中所示的第一示例性結構移除光阻層177之後，可共形地形成氫原子可滲透過的可滲透介電材料層。可滲透介電材料層可包含介電材料，例如氧化矽、有機矽酸鹽玻璃或多孔介電材料。可實行非等向性蝕刻以移除可滲透介電材料層的水平部分，並且可滲透介電材料層的每一剩餘垂直延伸部分構成可滲透介電間隔件256。每一可滲透介電間隔件256可在內側壁與外側壁之間具有介於1奈米至50奈米(例如3奈米至20奈米)的範圍內的側向厚度，但亦可使用更小及更大的厚度。可滲透介電間隔件256的頂表面可位於包括第二電極158的頂表面的水平面下方，以有利於隨後形成的介電擴散障壁間隔件156覆蓋可滲透介電間隔件256的頂部部分。
隨後，可實行圖5所示處理步驟，以形成介電擴散障壁間隔件156的陣列。每一介電擴散障壁間隔件156可包封多個可 滲透介電間隔件256中的相應一者。隨後可形成圖6所示處理步驟。在此種配置中，可滲透介電間隔件256用作氫原子的附加貯存器，並且介電擴散障壁間隔件156用作防止氫原子自每一記憶體單元150逸出的包封結構。對於包括柱結構的每一記憶體單元150，包含氫可滲透介電材料的可滲透介電間隔件256可與柱結構接觸且可在側向上環繞柱結構，並且包含氫擴散障壁材料的介電擴散障壁間隔件156可與可滲透介電間隔件256接觸且可在側向上環繞可滲透介電間隔件256。
參照圖9，可藉由將半導體金屬氧化物層130與含氫金屬層140的位置顛倒而自圖6中所示的第一示例性結構得到第一示例性結構的第三替代配置。一般而言，含氫金屬層140可上覆於半導體金屬氧化物層130上，其中含氫金屬層140與半導體金屬氧化物層130的每一堆疊如圖6中所示；或者含氫金屬層140可位於半導體金屬氧化物層130之下，其中含氫金屬層140與半導體金屬氧化物層130的每一堆疊如圖9中所示。可端視含氫金屬層140是上覆於半導體金屬氧化物層130上亦或位於半導體金屬氧化物層130之下而在程式化期間將程式化脈波的極性逆轉。
參照圖10，可藉由使用多個含氫金屬層140而自圖6至圖9中所示的第一示例性結構的任何配置得到第一示例性結構的第四替代配置。可藉由對多個含氫金屬層140使用不同的厚度來引入跨越第一電極126及第二電極158的不對稱性，以便將每一記憶體單元150程式化。記憶體單元150可包括單個含氫金屬 層140，或者可包括多個含氫金屬層140。在一個實施例中，每一記憶體單元150內的所述至少一個含氫金屬層140可包括多個含氫金屬層140，並且所述至少一個半導體金屬氧化物層130(其可為單個半導體金屬氧化物層130或多個半導體金屬氧化物層130)中的一或多者及/或每一者可與所述多個含氫金屬層140中的兩者接觸。
參照圖11，可藉由使用至少兩個含氫金屬層140與至少兩個半導體金屬氧化物層130的交錯的層堆疊而自圖6至圖10中所示的第一示例性結構的任何配置得到第一示例性結構的第五替代配置。每一含氫金屬層140的厚度可介於1奈米至30奈米(例如2奈米至15奈米)的範圍內，但亦可使用更小及更大的厚度。每一半導體金屬氧化物層130的厚度可介於1奈米至30奈米(例如2奈米至15奈米)的範圍內，但亦可使用更小及更大的厚度。可藉由調整(tailor)至少兩個含氫金屬層140與至少兩個半導體金屬氧化物層130的交錯的層堆疊內的每一層的厚度來引入跨越第一電極126及第二電極158的不對稱性，以便將每一記憶體單元150程式化。舉例而言，每一含氫金屬層140的厚度可隨著距第一電極126的距離而減小，且每一半導體金屬氧化物層130的厚度可隨著距第一電極126的距離而增加，或反之亦然。
參照圖12A及圖12B，示出第二示例性結構，第二示例性結構可用於形成能夠以通道區的電阻狀態的形式儲存記憶體位元的半導體裝置(例如場效電晶體)。可在介電材料層20之上形 成半導體金屬氧化物層30。介電材料層20可為圖1中所示的接觸層階介電材料層601、第一金屬線層階介電材料層610、第二線及通孔層階介電材料層620、第三線及通孔層階介電材料層630、以及第四線及通孔層階介電材料層640中的任意者。此外，介電材料層20可為可在圖1所示第一示例性結構之上或在圖6至圖11所示第一示例性結構之上形成的介電材料層中的任意者。在此實施例中，選擇其中形成第二示例性結構的區，使得金屬內連線結構不存在於介電材料層20的之上形成第二示例性結構的部分上。作為另外一種選擇，可在介電材料層20的上部部分中形成多個接觸通孔結構(未示出)及多條金屬線(未示出)，使得多個接觸通孔結構或多條金屬線在形成源極區及汲極區時與場效電晶體的源極區或汲極區接觸。作為另外一種選擇，介電材料層20可包括淺溝渠隔離結構720的在例如裝置區等相對大的區域之上延伸的一部分。又作為另外一種選擇，可提供介電材料層20作為沈積於例如半導體基底等基底之上的絕緣材料層。再作為另外一種選擇，可提供介電材料層20作為絕緣基底的一部分。儘管僅示出單個場效電晶體來闡述本揭露的第二實施例的半導體裝置，但可明確預期其中在基底之上形成場效電晶體的陣列(例如場效電晶體的二維陣列)的實施例。
半導體金屬氧化物層30可具有與第一示例性結構的半導體金屬氧化物材料層130L相同的材料成分，並且可藉由相同的沈積製程(例如物理氣相沈積製程)來形成。半導體金屬氧化物 層30的厚度可介於1奈米至100奈米(例如2奈米至50奈米及/或4奈米至25奈米)的範圍內，但亦可使用更小及更大的厚度。可例如藉由以下方式將半導體金屬氧化物層30圖案化：在半導體金屬氧化物層30之上塗覆光阻層(未示出)；以微影方式將光阻層圖案化成包括離散的光阻材料部分；以及對半導體金屬氧化物層30的未遮罩部分進行蝕刻。藉由蝕刻製程圖案化的半導體金屬氧化物層30可具有沿著第一水平方向hd1的長度及沿著第二水平方向hd2的寬度。長度可介於50奈米至1微米的範圍內，且寬度可介於30奈米至1微米的範圍內，但亦可使用更小及更大的長度及寬度。隨後可例如藉由灰化來移除光阻層。可能可選地實行合適的清潔製程。
參照圖13A及圖13B，可在半導體金屬氧化物層30之上沈積毯覆式含氫金屬層及閘極電極材料層。可將毯覆式含氫金屬層及閘極電極材料層沈積成毯覆式材料層(即未圖案化的材料層)。第二示例性結構的毯覆式含氫金屬層可具有與第一示例性結構的含氫金屬層140L相同的材料成分，並且可藉由相同的沈積製程(例如物理氣相沈積製程)來形成。第二示例性結構的毯覆式含氫金屬層的厚度可介於1奈米至100奈米(例如2奈米至50奈米及/或4奈米至25奈米)的範圍內，但亦可使用更小及更大的厚度。
閘極電極材料層包含金屬閘極電極材料。在一個實施例中，閘極電極材料層包含可用於第一示例性結構中的第一電極材 料層或第二電極材料層的金屬材料中的任意者。舉例而言，閘極電極材料層可包含導電金屬氮化物材料及/或元素金屬及/或金屬間合金，及/或可本質上由導電金屬氮化物材料及/或元素金屬及/或金屬間合金組成。舉例而言，可用於閘極電極材料層的導電金屬氮化物材料包括TiN、TaN或WN。可用於閘極電極材料層的元素金屬包括但不限於W、Ta、Re、Nb、Mb、Ru、Co及Ni。一般而言，可將抗氫擴散的元素金屬用於閘極電極材料層。在一個實施例中，可將具有高於2,000攝氏度的熔點的難熔金屬用於閘極電極材料層。可藉由物理氣相沈積或化學氣相沈積來沈積閘極電極材料層。閘極電極材料層的厚度可介於50奈米至200奈米的範圍內，但亦可使用更小及更大的厚度。可將多個金屬層的堆疊用作閘極電極材料層。
可在閘極電極材料層之上塗覆光阻層(未示出)，並且可利用閘極圖案以微影方式將光阻層(未示出)圖案化。舉例而言，可將跨越半導體金屬氧化物層30的中間部分延伸的矩形區域用作閘極圖案的遮罩區域。可實行非等向性蝕刻製程來對閘極電極材料層的未遮罩部分及毯覆式含氫金屬層的未遮罩部分進行蝕刻。在一個實施例中，非等向性蝕刻製程可包括：對閘極電極材料層的未遮罩部分進行蝕刻且針對毯覆式含氫金屬層的材料具有選擇性的第一非等向性蝕刻步驟；以及對毯覆式含氫金屬層的未遮罩部分進行蝕刻且針對半導體金屬氧化物層30的材料具有選擇性的第二非等向性蝕刻步驟。隨後可例如藉由灰化來移除光阻層。
閘極電極材料層的上覆於半導體金屬氧化物層30上的剩餘部分包括閘極電極50。毯覆式含氫金屬層的位於閘極電極50之下的剩餘部分包括含氫金屬層40，所述含氫金屬層40被納入至第二示例性結構的半導體裝置中。含氫金屬層40與閘極電極50的閘極堆疊可沿著第二水平方向hd2跨在半導體金屬氧化物層30的中心部分之上。閘極堆疊(包括含氫金屬層40、閘極電極50)沿著第一水平方向hd1的尺寸在本文中被稱為閘極長度，所述閘極長度可介於10奈米至300奈米(例如30奈米至100奈米)的範圍內，但亦可使用更小及更大的閘極長度。
含氫金屬層40位於半導體金屬氧化物層30的表面上，並且以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬且以介於0.001%至10%(例如0.01%至5%及/或0.1%至3%)的範圍內的原子百分包含氫原子，及/或本質上由具有至少90%的原子百分比的選自鉑、銥、鋨及釕中的至少一種金屬及具有介於0.001%至10%(例如0.01%至5%及/或0.1%至3%)的範圍內的原子百分的氫原子組成。閘極電極50位於含氫金屬層40上。閘極電極50的側壁與含氫金屬層40的側壁可在垂直方向上重合，即可位於公共垂直平面上。
參照圖14A及圖14B，可藉由實行離子植入製程將合適的電性摻雜劑植入至半導體金屬氧化物層30的未遮罩部分中。可在離子植入製程期間將閘極電極50用作離子植入罩幕。可在半導體金屬氧化物層30的經植入部分中形成過量空穴或過量電子的電 性摻雜劑包括但不限於可在半導體金屬氧化物層30中誘發過量空穴或過量電子形成的Na、K、Mg、Ca、Sr、Y、La、B、Al、Ga、N、P、As、Sb、F、Cl以及其他元素。作為另外一種選擇或附加地，可能可選地實行電漿處置，以改善半導體金屬氧化物層30中的半導體金屬氧化物材料的電性特性。在半導體金屬氧化物層30的一側中形成源極區32，且在半導體金屬氧化物層30的另一側中形成汲極區38。半導體金屬氧化物層30的未被植入的部分構成通道區35，通道區35位於閘極電極50之下。
可藉由共形沈積製程(例如化學氣相沈積製程)在閘極電極50及半導體金屬氧化物層30之上共形地沈積介電擴散障壁材料層。介電擴散障壁材料層包含阻擋氫的擴散的氫擴散障壁材料層。舉例而言，介電擴散障壁材料可包括氮化矽。介電擴散障壁材料層的厚度可介於5奈米至50奈米(例如10奈米至25奈米)的範圍內，但亦可使用更小及更大的厚度。
可實行非等向性蝕刻製程來移除介電擴散障壁材料層的水平部分。介電擴散障壁材料層的剩餘垂直延伸部分包括介電擴散障壁間隔件56，介電擴散障壁間隔件56與包括含氫金屬層40及閘極電極50的閘極堆疊接觸且在側向上環繞所述閘極堆疊。含氫金屬層40用作用於通道區35的氫貯存器。可將氫原子自含氫金屬層40注入至通道區35中，以將通道區35程式化成氫化狀態。另外，可將氫原子自通道區35提取至含氫金屬層40中，以將通道區35程式化成去氫化狀態。閘極電極50可包含防止氫 原子穿過其中擴散的金屬材料。介電擴散障壁間隔件56用作防止氫原子自場效電晶體逸出的外殼。
一般而言，可藉由相對於源極區32及/或相對於汲極區38向閘極電極50施加具有第一極性的第一程式化脈波來達成將場效電晶體的通道區35程式化成氫化狀態。可藉由相對於源極區32及/或相對於汲極區38向閘極電極50施加具有與第一極性相反的第二極性的第二程式化脈波來達成將場效電晶體的通道區35程式化成去氫化狀態。在一個實施例中，在將通道區35程式化成氫化狀態或去氫化狀態期間，可利用相同的電壓來對源極區32及汲極區38進行偏置。
在一個實施例中，通道區35的氫化狀態以高原子濃度包含氫原子，所述高原子濃度可介於0.001%至10%(例如0.01%至5%及/或0.1%至3%)的範圍內。通道區35的去氫化狀態以低原子濃度包含氫原子，所述低原子濃度可介於0.0001%至3.3%(例如0.001%至1.67%及/或0.01%至1%)的範圍內。一般而言，半導體金屬氧化物層30的通道區35的氫化狀態下的氫原子的原子百分比對半導體金屬氧化物層30的通道區35的去氫化狀態下的氫原子的原子百分比的比率可介於3至100(例如5至10)的範圍內，但亦可使用更小及更大的比率。
參照圖15A及圖15B，可在閘極電極50及半導體金屬氧化物層30之上沈積介電材料層。介電材料層在本文中被稱為接觸通孔層階介電層70。接觸通孔層階介電層70可包含：可平坦化 介電材料，例如未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃；或者自平坦化介電材料，例如可流動的氧化物(flowable oxide，FOX)。可選地，可實行化學機械平坦化製程來將接觸通孔層階介電層70的頂表面平坦化。
可穿過接觸通孔層階介電層70形成多個接觸通孔空腔。可在多個接觸通孔空腔的底部處實體地暴露出源極區32的頂表面、汲極區38的頂表面及閘極電極50的頂表面。可在多個接觸通孔空腔中沈積至少一種導電材料(例如導電金屬襯墊材料(例如，TiN、TaN及/或WN)與導電金屬填充材料(例如，W、Cu、Co、Mo、Ru、另一種元素金屬或金屬間合金)的組合)。可使用物理氣相沈積、化學氣相沈積、電鍍及/或無電鍍覆來沈積所述至少一種導電材料。可藉由平坦化製程(例如凹陷蝕刻(recess etch)及/或化學機械平坦化製程)自包括接觸通孔層階介電層70的頂表面的水平面上方移除所述至少一種導電材料的多餘部分。所述至少一種導電材料的填充多個接觸通孔空腔的剩餘部分包括源極接觸通孔結構72、汲極接觸通孔結構78及閘極接觸通孔結構75。源極接觸通孔結構72可與源極區32接觸，汲極接觸通孔結構78可與汲極區38接觸，且閘極接觸通孔結構75可與閘極電極50接觸。
參照圖16A及圖16B，示出第二示例性結構的第一替代配置，可藉由省略介電擴散障壁間隔件56的形成而自圖15A及圖15B所示第二示例性結構得到第二示例性結構的第一替代配置。 在此實施例中，接觸通孔層階介電層70可包含氫擴散障壁材料(例如氧化矽)。作為另外一種選擇，接觸通孔層階介電層70可包括層堆疊，所述層堆疊包含氫擴散障壁材料襯墊(例如氮化矽襯墊)及層間介電材料層(例如未經摻雜的矽酸鹽玻璃層、經摻雜的矽酸鹽玻璃層、有機矽酸鹽玻璃層或多孔介電材料層)。
參照圖17A及圖17B，可藉由形成可滲透介電間隔件456與介電擴散障壁間隔件56的組合來取代圖15A及圖15B所示第二示例性結構中的介電擴散障壁間隔件56而自第二示例性結構得到第二示例性結構的第二替代配置。在此實施例中，可在形成源極區32及汲極區38之後在閘極堆疊(包括含氫金屬層40、閘極電極50)的側壁上共形地直接形成氫原子可滲透過的可滲透介電材料層。可滲透介電材料層可包含介電材料，例如氧化矽、有機矽酸鹽玻璃或多孔介電材料。可實行非等向性蝕刻以移除可滲透介電材料層的水平部分，並且可滲透介電材料層的每一剩餘垂直延伸部分構成可滲透介電間隔件456。每一可滲透介電間隔件456可在內側壁與外側壁之間具有介於1奈米至50奈米(例如3奈米至20奈米)的範圍內的側向厚度，但亦可使用更小及更大的厚度。可滲透介電間隔件456的頂表面可位於包括閘極電極50的頂表面的水平面下方，以有利於隨後形成的介電擴散障壁間隔件56覆蓋可滲透介電間隔件456的頂部部分。
隨後，可在可滲透介電間隔件456上形成介電擴散障壁間隔件56。每一介電擴散障壁間隔件56可包封多個可滲透介電間 隔件456中的相應一者。隨後可形成圖15A及圖15B所示處理步驟。在此種配置中，可滲透介電間隔件456用作氫原子的附加貯存器，並且介電擴散障壁間隔件56用作防止氫原子自每一場效電晶體逸出的包封結構。包含氫可滲透介電材料的可滲透介電間隔件456可與閘極堆疊(包括含氫金屬層40、閘極電極50)接觸且可在側向上環繞閘極堆疊(包括含氫金屬層40、閘極電極50)，並且包含氫擴散障壁材料的介電擴散障壁間隔件56可與可滲透介電間隔件456接觸且可在側向上環繞可滲透介電間隔件456。
參照圖18A及圖18B，可藉由以下方式自15A至圖17B中所示的第二示例性結構的任何配置得到第二示例性結構的第三替代配置：在形成半導體金屬氧化物層30之前在介電材料層20中形成凹陷溝渠；以及利用形成用於場效電晶體的背側閘極電極350的金屬線來填充凹陷溝渠。在其中介電材料層20是位於後段結構(back-end-of-line structure)中的內連線層階介電材料層(例如圖1中所示的接觸層階介電材料層601、第一金屬線層階介電材料層610、第二線及通孔層階介電材料層620、第三線及通孔層階介電材料層630或第四線及通孔層階介電材料層640)的實施例中，背側閘極電極350可與嵌置於內連線層階介電材料層中的多個金屬線結構(例如第一金屬線結構618、第二金屬線結構628、第三金屬線結構638或第四金屬線結構648)同時形成。此外，明確預期其中背側閘極電極350包括上覆於第四線及通孔層階介電材料層640上的上部金屬內連線結構中的金屬線結構的實施例。 作為另外一種選擇，介電材料層20可包括淺溝渠隔離結構。
背側閘極電極350的厚度可介於20奈米至200奈米的範圍內，但亦可使用更小及更大的厚度。背側閘極電極350可包含抗氫擴散的金屬。舉例而言，背側閘極電極350可包含導電金屬氮化物材料及/或元素金屬及/或金屬間合金。舉例而言，可用於背側閘極電極350的導電金屬氮化物材料包括TiN、TaN或WN。可用於背側閘極電極350的元素金屬包括但不限於W、Ta、Re、Nb、Mb、Ru、Co及Ni。一般而言，可將抗氫擴散的元素金屬用於背側閘極電極350。在一個實施例中，可將具有高於2,000攝氏度的熔點的難熔金屬用於背側閘極電極350。半導體金屬氧化物層30可形成於背側閘極電極350的平坦化頂表面之上。背側閘極電極350的區域可與閘極電極50的區域交疊。閘極電極50與背側閘極電極350的組合會提供雙閘極配置，所述雙閘極配置提供對閾值電壓的更嚴密控制。背側閘極電極350可提供可變通道偏置電壓，以補償場效電晶體的電晶體特性的偏移，所述場效電晶體包括源極區32、汲極區38、通道區35、含氫金屬層40及閘極電極50，所述偏移可由氫原子在長時間使用期間的逐漸損耗引起。
參照圖19A及圖19B，可藉由以下方式自圖15A至圖17B中所示的第二示例性結構的任何配置得到第二示例性結構的第四替代配置：在介電材料層20中形成凹陷溝渠；在凹陷溝渠的側壁周圍形成包含氫阻擋障壁介電材料(例如氮化矽)的背側介電擴散障壁間隔件356；以及在凹陷溝渠內形成背側閘極電極350 與背側含氫金屬層340的堆疊。
可藉由共形地沈積背側介電擴散障壁層及對背側介電擴散障壁層進行非等向性蝕刻來形成背側介電擴散障壁間隔件356。可藉由以下方式來形成背側閘極電極350：在被背側介電擴散障壁間隔件356在側向上環繞的空腔中沈積至少一種導電材料；以及藉由使用包括凹陷蝕刻製程的平坦化製程使所述至少一種導電材料在垂直方向上凹陷於包括介電材料層20的頂表面的水平面下方。舉例而言，可使用化學機械平坦化製程來自包括介電材料層20的頂表面的水平面上方移除所述至少一種導電材料的部分，並且可實行凹陷蝕刻製程來使所述至少一種導電材料的剩餘部分的頂表面在垂直方向上凹陷。所述至少一種導電材料的位於凹陷溝渠中的剩餘部分構成背側閘極電極350。凹陷深度可與隨後將形成的背側含氫金屬層340的厚度相同。舉例而言，凹陷深度可介於1奈米至100奈米(例如2奈米至50奈米及/或4奈米至25奈米)的範圍內，但亦可使用更小及更大的凹陷深度。背側閘極電極350可包含與圖18A及圖18B中所示的第二示例性結構的第三替代配置中相同的材料。
可藉由使用與第一示例性結構中用於形成含氫金屬層140L的相同的處理步驟來形成背側含氫金屬層340。背側含氫金屬層340可具有與第一示例性結構中可使用的含氫金屬層140L中的任意者相同的材料成分及相同的厚度範圍。隨後，可實行圖12A至圖17B所示的處理步驟，以提供圖19A及圖19B中所示的第二 示例性結構的第四配置。
參照圖12A至圖19B以及相關圖式且根據本揭露的各種實施例，提供一種半導體裝置，所述半導體裝置包括：半導體金屬氧化物層30，位於介電材料層20上且包括源極區32、汲極區38及位於源極區32與汲極區38之間的通道區35；含氫金屬層40，位於通道區35的表面上，並且以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬並且包含氫原子；以及閘極電極50，位於含氫金屬層40上。
在一個實施例中，半導體裝置包括介電擴散障壁間隔件56，介電擴散障壁間隔件56包含氫擴散障壁材料，並且與含氫金屬層40及閘極電極50接觸且在側向上環繞含氫金屬層40及閘極電極50。
在一個實施例中，半導體裝置包括：可滲透介電間隔件456，包含可滲透氫介電材料，並且與閘極電極50及含氫金屬層40接觸且在側向上環繞閘極電極50及含氫金屬層40；以及介電擴散障壁間隔件56，包含氫擴散障壁材料，並且與可滲透介電間隔件456接觸且在側向上環繞可滲透介電間隔件456。
在一個實施例中，半導體裝置包括：背側閘極電極350，嵌置於介電材料層20內；以及背側含氫金屬層340，以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種附加金屬並且以介於0.001%至10%的範圍內的原子百分比包含氫原子，並且位於通道區35的底表面與背側閘極電極350之間。所述至少一種 附加金屬可與含氫金屬層40的所述至少一種金屬相同，或者可與含氫金屬層40的所述至少一種金屬不同。
在一個實施例中，半導體裝置包括背側閘極電極350，嵌置於介電材料層20內且與通道區35的背側表面接觸。
參照圖20，流程圖示出製造本揭露的第一實施例的記憶體裝置的方法的一般處理步驟。參照步驟2010以及圖1及圖2，在基底9之上形成介電材料層(例如連接通孔層階介電層110、第四線及通孔層階介電材料層640、任何其他內連線層階介電層、或淺溝渠隔離結構720的側向延伸部分)。參照步驟2020以及圖3，可在介電材料層20之上形成包括第一電極材料層126L、至少一個半導體金屬氧化物材料層130L、至少一個含氫金屬層140L及第二電極材料層158L的材料層堆疊。參照步驟2030以及圖4，可將材料層堆疊(包括第一電極材料層126L、半導體金屬氧化物材料層130L、含氫金屬層140L、第二電極材料層158L)圖案化成至少一個柱結構，所述至少一個柱結構包括第一電極126、記憶體層堆疊(包括半導體金屬氧化物層130、含氫金屬層140)及第二電極158。隨後，可實行圖5至圖11所示處理步驟。
參照圖21，流程圖示出製造本揭露的第二實施例的半導體裝置(所述半導體裝置可為記憶體裝置)的方法的一般處理步驟。參照步驟2110以及圖12A及圖12B、圖18A及圖18B、以及圖19A及圖19B，在介電材料層20之上形成半導體金屬氧化物層30。參照步驟2120以及圖13A及圖13B、圖18A及圖18B、以及 圖19A及圖19B，可在半導體金屬氧化物層30之上形成含氫金屬層40及閘極電極50。參照步驟2130以及圖14A及圖14B、圖18A及圖18B、以及圖19A及圖19B，可在半導體金屬氧化物層30中形成源極區32及汲極區38。隨後，可實行圖14A至圖19B所示附加處理步驟。
參照圖22，流程圖示出用於操作本揭露的半導體裝置的一般步驟，所述半導體裝置可為第一示例性結構及第二示例性結構中的任意者。參照步驟2210以及圖6至圖11及圖15A至圖19B，於介電材料層{(例如連接通孔層階介電層110或第四線及通孔層階介電材料層640)或例如介電材料層20}之上提供半導體裝置，所述半導體裝置包括位於第一電極(例如第一電極126或源極區32)與第二電極(例如第二電極158或汲極區38)之間的層堆疊{例如包括(半導體金屬氧化物層130、含氫金屬層140)或(半導體金屬氧化物層30、含氫金屬層40)}，其中層堆疊包括至少一個半導體金屬氧化物層(例如半導體金屬氧化物層130或半導體金屬氧化物層30)及至少一個含氫金屬層(例如含氫金屬層140或含氫金屬層40)。在第二示例性結構中，源極區32用作第一電極，且汲極區38用作第二電極。所述至少一個含氫金屬層(例如含氫金屬層140或含氫金屬層40)中的每一者以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬並且以介於0.001%至10%的範圍內的原子百分比包含氫原子。
參照步驟2220，可藉由跨越第一電極126及第二電極 158或跨越位於所述至少一個含氫金屬層40上的閘極電極50以及第一電極(包括源極區32)及第二電極(包括汲極區38)中的一者施加程式化脈波而將半導體裝置程式化成氫化狀態或去氫化狀態。氫化狀態是其中所述至少一個半導體金屬氧化物層(例如半導體金屬氧化物層130、半導體金屬氧化物層30)被氫原子浸漬的狀態且去氫化狀態是其中所述至少一個半導體金屬氧化物層(例如半導體金屬氧化物層130、半導體金屬氧化物層30)是脫氫(hydrogen-depleted)的狀態。參照步驟2230，可藉由在量測偏置條件下對第一電極(例如第一電極126或源極區32)與第二電極(例如第二電極158或汲極區38)之間的量測電流路徑的導電性進行量測來確定半導體裝置的記憶體狀態。
在第一實施例中，量測電流路徑沿著與所述層堆疊內的每一對相鄰層之間的每一介面垂直的方向延伸穿過所述層堆疊(例如包括半導體金屬氧化物層130、含氫金屬層140)內的每一層。可使用感測放大器來對量測電流的幅值進行量測且確定記憶體單元150的記憶體狀態。在一個實施例中，將半導體裝置程式化成氫化狀態包括相對於第一電極126向第二電極158施加具有第一極性的第一程式化脈波，並且將半導體裝置程式化成去氫化狀態包括相對於第一電極126向第二電極158施加具有與第一極性相反的第二極性的第二程式化脈波。在第二實施例中，所述至少一個半導體金屬氧化物層包括半導體金屬氧化物層30，半導體金屬氧化物層30包含源極區32(作為第一電極)、汲極區38(作 為第二電極)及位於源極區32與汲極區38之間的通道區35。第一電極包括源極區32且第二電極包括汲極區38。導電性路徑沿著與通道區35和與通道區35接觸的所述至少一個含氫金屬層40之間的介面平行的方向延伸穿過通道區35。可使用感測放大器來對量測電流的幅值進行量測且確定半導體裝置的記憶體狀態，所述半導體裝置包括具有可變閾值電壓的場效電晶體，可變閾值電壓由通道區35中的氫位準(hydrogen level)調變。
在一個實施例中，將半導體裝置程式化成氫化狀態包括相對於第一電極(包括源極區32)及第二電極(包括汲極區38)中的一者(或兩個)向閘極電極50施加具有第一極性的第一程式化脈波；並且將半導體裝置程式化成去氫化狀態包括相對於第一電極及第二電極中的一者(或兩個)向閘極電極50施加具有與第一極性相反的第二極性的第二程式化脈波。
本揭露的各種實施例提供使用氫介導的閾值電壓調變的半導體金屬氧化物記憶體裝置。具體而言，所述至少一個半導體金屬氧化物層(例如半導體金屬氧化物層130、半導體金屬氧化物層30)中的氫的量會決定所述至少一個半導體金屬氧化物層(例如半導體金屬氧化物層130、半導體金屬氧化物層30)的導電性，且為半導體金屬氧化物記憶體裝置提供氫介導的閾值電壓。端視所述至少一個半導體金屬氧化物層(例如半導體金屬氧化物層130、半導體金屬氧化物層30)是處於氫化狀態亦或處於去氫化狀態而定，經過所述至少一個半導體金屬氧化物層(例如半導體金 屬氧化物層130、半導體金屬氧化物層30)的電流可高於或低於預定閾值位準。如此一來，所述至少一個半導體金屬氧化物層(例如半導體金屬氧化物層130、半導體金屬氧化物層30)可以非揮發性及可逆的方式對位元進行編碼。可由本揭露的裝置提供具有長的耐久性的非揮發性記憶體裝置。
根據實施例，一種記憶體裝置包括第一電極、記憶體層堆疊及第二電極。所述記憶體層堆疊位於所述第一電極上且包括至少一個半導體金屬氧化物層及至少一個含氫金屬層，所述至少一個含氫金屬層以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬並且包含氫原子。所述第二電極位於所述記憶體層堆疊之上。在一些實施例中，所述記憶體裝置更包括第一金屬內連線結構，嵌置於第一介電材料層內且與所述第一電極的底表面接觸；以及第二金屬內連線結構，嵌置於第二介電材料層內且與所述第二電極的頂表面接觸。在一些實施例中，所述記憶體裝置更包括半導體基底，位於所述第一介電材料層之下；以及多個場效電晶體，位於所述半導體基底上，其中所述第一電極或所述第二電極經由位於所述半導體基底與所述第一介電材料層之間的多個附加的金屬內連線結構而電性連接至所述多個場效電晶體中的一者。在一些實施例中，所述至少一個半導體金屬氧化物層中的每一者與所述至少一個含氫金屬層中的相應一者的水平表面接觸。在一些實施例中，所述記憶體層堆疊包括彼此接觸的單個半導體金屬氧化物層與單個含氫金屬層；所述單個半導體金屬 氧化物層與所述第一電極及所述第二電極中的一者接觸；以及所述單個含氫金屬層與所述第一電極及所述第二電極中的另一者接觸，其中所述單個含氫金屬層以低於10%的原子百分比包含氫原子。在一些實施例中，所述至少一個含氫金屬層包括多個含氫金屬層；以及所述至少一個半導體金屬氧化物層中的一者與所述多個含氫金屬層中的兩者接觸。在一些實施例中，所述記憶體層堆疊包括至少兩個含氫金屬層與至少兩個半導體金屬氧化物層的交錯的層堆疊。在一些實施例中，所述第一電極、所述記憶體層堆疊及所述第二電極的組合包括柱結構，所述柱結構具有作為所述第二電極的頂表面的頂表面，具有作為所述第一電極的底表面的底表面，並且具有在所述第二電極的所述頂表面的周邊與所述第一電極的所述底表面的周邊之間直線延伸的側壁。在一些實施例中，所述記憶體裝置更包括介電擴散障壁間隔件，所述介電擴散障壁間隔件包含氫擴散障壁材料，並且與所述柱結構接觸且在側向上環繞所述柱結構。在一些實施例中，所述記憶體裝置更包括可滲透介電間隔件，包含可滲透氫介電材料，並且與所述柱結構接觸且在側向上環繞所述柱結構；以及介電擴散障壁間隔件，包含氫擴散障壁材料，並且與所述可滲透介電間隔件接觸且在側向上環繞所述可滲透介電間隔件。
根據實施例，一種半導體裝置包括半導體金屬氧化物層、含氫金屬層及閘極電極。所述半導體金屬氧化物層位於介電材料層上且包括源極區、汲極區及位於所述源極區與所述汲極區 之間的通道區。所述含氫金屬層位於所述通道區的表面上，並且以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬並且包含氫原子。所述閘極電極位於所述含氫金屬層上。在一些實施例中，所述半導體裝置更包括介電擴散障壁間隔件，所述介電擴散障壁間隔件包含氫擴散障壁材料，並且與所述含氫金屬層及所述閘極電極接觸且在側向上環繞所述含氫金屬層及所述閘極電極。在一些實施例中，所述半導體裝置更包括可滲透介電間隔件，包含可滲透氫介電材料，並且與所述閘極電極及所述含氫金屬層接觸且在側向上環繞所述閘極電極及所述含氫金屬層；以及介電擴散障壁間隔件，包含氫擴散障壁材料，並且與所述可滲透介電間隔件接觸且在側向上環繞所述可滲透介電間隔件。在一些實施例中，所述半導體裝置更包括背側閘極電極，嵌置於所述介電材料層內；以及背側含氫金屬層，以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種附加金屬並且以介於低於10%的範圍內的原子百分比包含氫原子，並且位於所述通道區的底表面與所述背側閘極電極之間，其中所述至少一種附加金屬與所述含氫金屬層的所述至少一種金屬相同，或者與所述含氫金屬層的所述至少一種金屬不同。在一些實施例中，所述半導體裝置更包括背側閘極電極，所述背側閘極電極嵌置於所述介電材料層內且與所述通道區的背側表面接觸。
根據實施例，一種操作半導體裝置的方法包括：在介電材料層之上提供半導體裝置，所述半導體裝置包括位於第一電極 與第二電極之間的層堆疊，其中所述層堆疊包括至少一個半導體金屬氧化物層及至少一個含氫金屬層，其中所述至少一個含氫金屬層中的每一者以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬並且包含氫原子；藉由跨越所述第一電極及所述第二電極或跨越位於所述至少一個含氫金屬層上的閘極電極以及所述第一電極及所述第二電極中的一者施加程式化脈波而將所述半導體裝置程式化成氫化狀態或去氫化狀態，其中所述氫化狀態是其中所述至少一個半導體金屬氧化物層被氫原子浸漬的狀態，並且其中所述去氫化狀態是其中所述至少一個半導體金屬氧化物層是脫氫的狀態；以及藉由在量測偏置條件下對所述第一電極與所述第二電極之間的量測電流路徑的導電性進行量測來確定所述半導體裝置的記憶體狀態。在一些實施例中，所述量測電流路徑沿著與所述層堆疊內的每一對相鄰層之間的每一介面垂直的方向延伸穿過所述層堆疊內的每一層。在一些實施例中，將所述半導體裝置程式化成所述氫化狀態包括相對於所述第一電極向所述第二電極施加具有第一極性的第一程式化脈波；且將所述半導體裝置程式化成所述去氫化狀態包括相對於所述第一電極向所述第二電極施加具有與所述第一極性相反的第二極性的第二程式化脈波。在一些實施例中，所述至少一個半導體金屬氧化物層包括包含源極區、汲極區及位於所述源極區與所述汲極區之間的通道區的半導體金屬氧化物層；所述第一電極包括所述源極區且所述第二電極包括所述汲極區；以及所述量測電流路徑沿著與所述通 道區和與所述通道區接觸的所述至少一個含氫金屬層之間的介面平行的方向延伸穿過所述通道區。在一些實施例中，將所述半導體裝置程式化成所述氫化狀態包括相對於所述第一電極及所述第二電極中的一者向所述閘極電極施加具有第一極性的第一程式化脈波；且將所述半導體裝置程式化成所述去氫化狀態包括相對於所述第一電極及所述第二電極中的一者向所述閘極電極施加具有與所述第一極性相反的第二極性的第二程式化脈波。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
9:基底
100:記憶體陣列區
108:介電頂蓋層
110:連接通孔層階介電層
122:金屬障壁層
124:金屬通孔填充材料部分
126:第一電極
130:半導體金屬氧化物層
140:含氫金屬層
150:記憶體單元
156:介電擴散障壁間隔件
158:第二電極
170:記憶體層階介電層
200:周邊區
601:接觸層階介電材料層
610:第一金屬線層階介電材料層
612:裝置接觸通孔結構
618:第一金屬線結構
620:第二線及通孔層階介電材料層
622:第一金屬通孔結構
628:第二金屬線結構
630:第三線及通孔層階介電材料層
632:第二金屬通孔結構
638:第三金屬線結構
640:第四線及通孔層階介電材料層
642:第三金屬通孔結構
648:第四金屬線結構
664:陣列接觸金屬內連線結構
666:周邊金屬內連線結構
700:CMOS電路系統
720:淺溝渠隔離結構
732:源極區
735:半導體通道
738:汲極區
742:源極側金屬半導體合金區
748:汲極側金屬半導體合金區
750:閘極結構
752:閘極介電質
754:閘極電極
756:介電閘極間隔件
758:閘極頂蓋介電質

Claims (10)

  1. 一種記憶體裝置，包括：第一電極；記憶體層堆疊，位於所述第一電極上且包括至少一個半導體金屬氧化物層及至少一個含氫金屬層，所述至少一個含氫金屬層以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬並且包含氫原子；以及第二電極，位於所述記憶體層堆疊之上。
  2. 如請求項1所述的記憶體裝置，更包括：第一金屬內連線結構，嵌置於第一介電材料層內且與所述第一電極的底表面接觸；以及第二金屬內連線結構，嵌置於第二介電材料層內且與所述第二電極的頂表面接觸。
  3. 如請求項1所述的記憶體裝置，其中：所述記憶體層堆疊包括彼此接觸的單個半導體金屬氧化物層與單個含氫金屬層；所述單個半導體金屬氧化物層與所述第一電極及所述第二電極中的一者接觸；以及所述單個含氫金屬層與所述第一電極及所述第二電極中的另一者接觸，其中所述單個含氫金屬層以介於0.001%至10%的範圍內的原子百分比包含氫原子。
  4. 如請求項1所述的記憶體裝置，其中： 所述至少一個含氫金屬層包括多個含氫金屬層；以及所述至少一個半導體金屬氧化物層中的一者與所述多個含氫金屬層中的兩者接觸。
  5. 如請求項1所述的記憶體裝置，其中所述記憶體層堆疊包括至少兩個含氫金屬層與至少兩個半導體金屬氧化物層的交錯的層堆疊。
  6. 一種半導體裝置，包括：半導體金屬氧化物層，位於介電材料層上且包括源極區、汲極區及位於所述源極區與所述汲極區之間的通道區；含氫金屬層，位於所述通道區的表面上，並且以至少90%的原子百分比包含選自鉑、銥、鋨及釕中的至少一種金屬並且包含氫原子；以及閘極電極，位於所述含氫金屬層上。
  7. 如請求項6所述的半導體裝置，更包括介電擴散障壁間隔件，所述介電擴散障壁間隔件包含氫擴散障壁材料，並且與所述含氫金屬層及所述閘極電極接觸且在側向上環繞所述含氫金屬層及所述閘極電極。
  8. 一種操作半導體裝置的方法，包括：在介電材料層之上提供半導體裝置，所述半導體裝置包括位於第一電極與第二電極之間的層堆疊，其中所述層堆疊包括至少一個半導體金屬氧化物層及至少一個含氫金屬層，其中所述至少一個含氫金屬層中的每一者以至少90%的原子百分比包含選自 鉑、銥、鋨及釕中的至少一種金屬並且包含氫原子；藉由跨越所述第一電極及所述第二電極或跨越位於所述至少一個含氫金屬層上的閘極電極以及所述第一電極及所述第二電極中的一者施加程式化脈波而將所述半導體裝置程式化成氫化狀態或去氫化狀態，其中所述氫化狀態是其中所述至少一個半導體金屬氧化物層被氫原子浸漬的狀態，並且其中所述去氫化狀態是其中所述至少一個半導體金屬氧化物層是脫氫的狀態；以及藉由在量測偏置條件下對所述第一電極與所述第二電極之間的量測電流路徑的導電性進行量測來確定所述半導體裝置的記憶體狀態。
  9. 如請求項8所述的操作半導體裝置的方法，其中所述量測電流路徑沿著與所述層堆疊內的每一對相鄰層之間的每一介面垂直的方向延伸穿過所述層堆疊內的每一層。
  10. 如請求項8所述的操作半導體裝置的方法，其中：所述至少一個半導體金屬氧化物層包括包含源極區、汲極區及位於所述源極區與所述汲極區之間的通道區的半導體金屬氧化物層；所述第一電極包括所述源極區且所述第二電極包括所述汲極區；以及所述量測電流路徑沿著與所述通道區和與所述通道區接觸的所述至少一個含氫金屬層之間的介面平行的方向延伸穿過所述通道區。
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