CN113540344A - 存储器器件、半导体器件及其操作方法 - Google Patents

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Abstract

提供了一种存储器器件，其可以包括第一电极、包括至少一个半导体金属氧化物层和至少一个含氢金属层的存储器层堆叠、以及第二电极。提供一种半导体器件，其可包括含有源极区、漏极区和沟道区的半导体金属氧化物层，位于沟道区表面的含氢金属层，以及位于沟道区上的栅电极。含氢金属层。每个含氢金属层可以包括至少90％的原子百分比的选自铂、铱、锇和钌的至少一种金属，并且可以包括0.001％至10％的原子百分比的氢原子％。氢原子可以可逆地浸入相应的半导体金属氧化物层中以改变电阻率并编码存储位。本发明的实施例还涉及半导体器件及其操作方法。

Description

存储器器件、半导体器件及其操作方法
技术领域
本发明的实施例涉及存储器器件、半导体器件及其操作方法。
背景技术
随着半导体器件缩小到更小的尺寸，需要提供高耐用性和需要低操作功率的新型半导体存储器单元。
发明内容
根据本发明实施例的一个方面，提供了一种存储器器件，包括：第一电极；存储器层堆叠，位于第一电极上且包括至少一个半导体金属氧化物层和至少一个含氢金属层，含氢金属层包括原子百分比至少为90％的选自铂、铱、锇和钌中的至少一种金属并包括氢原子；以及第二电极，位于存储器层堆叠上方。
根据本发明实施例的另一个方面，提供了一种半导体器件，包括：半导体金属氧化物层，位于介电材料层上，并且包括源极区、漏极区和位于源极区与漏极区之间的沟道区；含氢金属层，位于沟道区的表面上，并且包括原子百分比至少为90％的选自铂、铱、锇和钌中的至少一种金属并包括氢原子；以及
栅电极，位于含氢金属层上。
根据本发明实施例的又一个方面，提供了一种操作半导体器件的方法，包括：提供包括位于第一电极和第二电极之间的层堆叠的半导体器件，其中，层堆叠包括至少一个半导体金属氧化物层和位于介电材料层上方的至少一个含氢金属层，其中，至少一个含氢金属层中的每个包括原子百分比至少为90％的选自铂、铱、锇和钌中的至少一种金属并包括氢原子；通过跨第一电极和第二电极或者跨位于至少一个含氢金属层以及第一电极和第二电子中的一个上的栅电极施加编程脉冲，将半导体器件编程为氢化状态或脱氢状态，其中，氢化状态是其中至少一个半导体金属氧化物层被氢原子浸渍的状态，并且其中，脱氢状态是其中至少一个半导体金属氧化物层是贫氢的状态；以及通过在测量偏置条件下测量第一电极和第二电极之间的测量电流路径的电导来确定半导体器件的存储器状态。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本公开第一实施例的在形成互补金属氧化物半导体(CMOS)晶体管、嵌入介电材料层中的金属互连结构和连接通孔层级介电层之后的第一示例性结构的垂直截面图。
图2是根据本公开第一实施例的在形成连接通孔结构阵列之后的第一示例性结构的垂直截面图。
图3是根据本公开第一实施例的在形成第一电极材料层、存储器材料层堆叠和第二电极材料层之后的第一示例性结构的垂直截面图。
图4是根据本公开第一实施例的在图案化包括第一电极、存储器层堆叠和第二电极的柱结构之后的第一示例性结构的垂直截面图。
图5是根据本公开第一实施例的在形成介电扩散阻挡间隔件之后的第一示例性结构的垂直截面图。
图6是根据本公开第一实施例的在形成存储器层级介电层和存储器层级金属互连结构以及平坦化顶部电极之后的第一示例性结构的垂直截面图。
图7是根据本公开第一实施例的第一示例性结构的第一替代配置的垂直截面图。
图8是根据本公开第一实施例的第一示例性结构的第二替代配置的垂直截面图。
图9是根据本公开第一实施例的第一示例性结构的第三替代配置的垂直截面图。
图10是根据本公开第一实施例的第一示例性结构的第四替代配置的垂直截面图。
图11是根据本公开第一实施例的第一示例性结构的第五替代配置的垂直截面图。
图12A是根据本公开第二实施例在介电材料层上方形成半导体金属氧化物层之后的第二示例性结构的垂直截面图。
图12B是图12A的第二示例性结构的俯视图。垂直平面A-A'是图12A的垂直截面图的平面。
图13A是根据本公开第二实施例在半导体金属氧化物层上方形成含氢金属层和栅电极之后的第二示例性结构的垂直截面图。
图13B是图13A的第二示例性结构的俯视图。垂直平面A-A'是图13A的垂直截面图的平面。
图14A是根据本公开第二实施例的在形成介电扩散阻挡间隔件、源极区和漏极区之后的第二示例性结构的垂直截面图。
图14B是图14A的第二示例性结构的俯视图。垂直平面A-A'是图14A的垂直截面图的平面。
图15A是根据本公开第二实施例的在形成源极接触通孔结构、漏极接触通孔结构和栅极接触通孔结构之后的第二示例性结构的垂直截面图。
图15B是图15A的第二示例性结构的俯视图。垂直平面A-A'是图15A的垂直截面图的平面。
图16A是根据本公开第二实施例的第二示例性结构的第一替代配置的垂直截面图。
图16B是图16A的第二示例性结构的第一替代配置的俯视图。垂直平面A-A'是图16A的垂直截面图的平面。
图17A是根据本公开第二实施例的第二示例性结构的第二替代配置的垂直截面图。
图17B是图17A的第二示例性结构的第二替代配置的俯视图。垂直平面A-A'是图17A的垂直截面图的平面。.
图18A是根据本公开第二实施例的第二示例性结构的第三替代配置的垂直截面图。
图18B是图18A的第二示例性结构的第三替代配置的俯视图。垂直平面A-A'是图18A的垂直截面图的平面。
图19A是根据本公开第二实施例的第二示例性结构的第四替代配置的垂直截面图。
图19B是图19A的第二示例性结构的第四替代配置的俯视图。垂直平面A-A'是图19A的垂直截面图的平面。
图20是示出了根据本公开第一实施例的制造存储器器件的方法的一般处理步骤的流程图。
图21是示出了根据本公开第二实施例的制造半导体器件的方法的一般处理步骤的流程图。
图22是说明操作本公开的半导体器件的一般步骤的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
除四种铂金属和钨的氢化物外，所有过渡金属的氢化物均已成功合成，如在伍.安东诺夫(V.Antonov)等人的“高压下氢在铂金属中的溶解度(The Solubility ofHydrogenin the Platinum Metals under High Pressure)”，铂金属版次，1984,28,(4),158。“铂类金属”是指铂、铱、锇和钌。就铂族金属而言，合成铂、铱、锇和钌的氢化物的尝试并不缺乏，但无法合成铂族金属是由于其晶格中氢的可接受性低。这种对氢吸收的惰性或抗性的特征在于，尽管溶解在金属中的氢的化学势可能非常高，但对应于氢气的等效高外部压力的氢溶解度通常非常低。
因此，氢原子可以存在于铂金属(即，铂、铱、锇和钌)中而不形成氢化物。本公开的实施例认识到，氢可以以相对高的原子浓度储存在与半导体金属氧化物层相邻的包括铂、铱、锇和/或钌的含氢金属层中。氢可以可逆地插入和/或从半导体金属氧化物层中提取。氢原子可以结合到半导体金属氧化物材料的间隙位置中。氢原子可以充当浅供体，从而降低半导体金属氧化物材料的阈值电压。
含氢金属层和半导体金属氧化物层的堆叠可以设置在两个电极之间，或者可以设置在晶体管配置中。电流可以垂直于含氢金属层和半导体金属氧化物层之间的界面流动。电流可具有可变的电导率，其取决于结合到半导体金属氧化物层中的氢的量。或者，电流可沿着具有不同阈值电压的半导体金属氧化物层内的面内方向流动，阈值电压由在向含氢金属层施加栅极电压时结合到半导体氧化物层中的氢量确定。现在参考附图详细描述本公开的各个方面。
参考图1，示出了根据本公开第一实施例的第一示例性结构。第一示例性结构包括在诸如单晶硅衬底的半导体衬底上形成的互补金属氧化物半导体(CMOS)晶体管，以及在介电材料层中形成的金属互连结构。具体地，第一示例性结构包括衬底9，衬底9可以是诸如市售硅晶圆的半导体衬底。可以在衬底9的上部形成包括诸如氧化硅的介电材料的浅沟槽隔离结构720。可以在由浅沟槽隔离结构720的部分横向包围的每个区域内形成合适的掺杂半导体阱，例如p型阱和n型阱。场效应晶体管可以形成在衬底9的顶表面上方。例如，每个场效应晶体管可以包括源极区732、漏极区738、半导体沟道735(包括在源极区732和漏极区738之间延伸的衬底9的表面部分)以及栅极结构750。每个栅极结构750可以包括栅极介电752、栅极电极754、栅极覆盖介电758、和介电栅极间隔件756。源极侧金属-半导体合金区域742可以形成在每个源极区732上，并且漏极侧金属-半导体合金区域748可以形成在每个漏极区738上。
通常，场效应晶体管可以形成在半导体衬底上，随后要形成的存储器器件的电极可以通过金属互连结构与相应的场效应晶体管电连接，金属互连结构形成在互连层级介电材料层内的半导体衬底上方。例如，第一示例性结构可以包括存储器阵列区100和外围区200，在存储器阵列区100中随后形成存储器元件阵列，在外围区200中形成支持存储器元件阵列的操作的逻辑器件。在一个实施例中，存储器阵列区100中的器件(例如场效应晶体管)可包括底部电极存取晶体管，底部电极存取晶体管提供对随后形成的存储器单元的底部电极的存取。在该处理步骤处，可以在外围区200中形成顶部电极存取晶体管，顶部电极存取晶体管提供对随后形成的存储器单元的顶部电极的存取。外围区200中的器件(例如场效应晶体管)可以提供操作随后形成的存储器单元阵列所需的功能。具体地，外围区中的器件可以被配置为控制存储器单元阵列的编程操作、擦除操作和感测(读取)操作。例如，外围区中的器件可以包括感测电路和/或顶部电极偏置电路。形成在衬底9的顶面上的器件可以包括互补金属氧化物半导体(CMOS)晶体管和可选的附加半导体器件(诸如电阻器、二极管、电容器等)，并且统称为CMOS电路700。
随后可以在衬底9和器件(例如场效应晶体管)上方形成嵌入在介电材料层中的各种金属互连结构。介电材料层可以包括例如接触层级介电材料层601、第一金属线层级介电材料层610、第二线和通孔层级介电材料层620、第三线和通孔层级介电材料层630、以及第四线和通孔层级介电材料层640。金属互连结构可以包括在接触层级介电材料层601中形成的器件接触通孔结构612并接触相应的CMOS电路700的部件，第一金属线结构618形成在第一金属线层级介电材料层610中，第一金属通孔结构622形成在第二线和通孔层级介电材料层620的下部，第二金属线结构628形成在第二线通孔层级介电材料层620的上部，第二金属线结构632形成在第三线通孔层级介电材料层630的下部，第三金属线结构638形成在第三线和通孔层级介电材料层630的上部，第三金属通孔结构642形成在第四线和通孔层级介电材料层640的下部，以及第四金属线结构648形成在第四线和通孔层级介电材料层640的上部中。在一个实施例中，第二金属线结构628可以包括连接存储器元件阵列的源极侧电源的源极线。由源极线提供的电压可以通过设置在存储器阵列区100中的存取晶体管施加到底部电极。
介电材料层(601、610、620、630、640)中的每个可以包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、无定形氟化碳、其多孔变体或其组合。每个金属互连结构(612、618、622、628、632、638、642、648)可以包括至少一种导电材料，导电材料可以是金属衬垫层(诸如金属氮化物或金属碳化物)和金属填充材料的组合。每个金属衬垫层可以包括TiN、TaN、WN、TiC、TaC和WC，并且每个金属填充材料部分可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其组合。也可以使用在公开的预期范围内的其他合适的材料。在一个实施例中，第一金属通孔结构622和第二金属线结构628可以通过双镶嵌工艺形成为集成的线和通孔结构，第二金属通孔结构632和第三金属线结构638可以形成为集成的线和通孔结构，和/或第三金属通孔结构642和第四金属线结构648可以形成为集成的线和通孔结构。虽然使用其中在第四线和通孔层级介电材料层640上方形成存储器单元阵列的实施例来描述本公开，但在此明确预期其中存储器单元阵列可以在不同的金属互连层级处形成的实施例。
介电材料层(601、610、620、630、640)位于相对于随后要形成的存储器单元阵列较低的层级。如此，介电材料层(601、610、620、630、640)在此称为低层级介电层，即介电材料层相对于随后将要形成的存储器单元阵列位于较低层级。金属互连结构(612、618、622、628、632、638、642、648)在本文中被称为低层级金属互连结构。金属互连结构(612、618、622、628、632、638、642、648)的子集包括嵌入在低层级介电层中的低层级金属线(例如第四金属线结构648)并且在包括低层级介电层的最顶面的水平面内具有顶面。通常，低层级介电层(601、610、620、630、640)内的金属线层的总数量可以在1到10的范围内。
介电覆盖层108和连接通孔层级介电层110可以顺序地形成在金属互连结构和介电材料层上方。例如，介电覆盖层108可以形成在第四金属线结构648的顶表面上以及第四线和通孔层级介电材料层640的顶表面上。介电覆盖层108包括可以保护下面的金属互连结构(诸如第四金属线结构648)的介电覆盖材料。在一个实施例中，介电覆盖层108可以包括可以提供高抗蚀刻性的材料，即介电材料，并且还可以用作蚀刻在后续蚀刻连接通孔层级介电层110的各向异性蚀刻工艺期间的蚀刻停止材料。例如，介电覆盖层108可以包括碳化硅或氮化硅，并且可以具有在从5nm到30nm的范围内的厚度，但是也可以使用更小和更大的厚度。
连接通孔层级介电层110可以包括可用于介电材料层(601、610、620、630、640)的任何材料。例如，连接通孔层级介电层110可以包括通过原硅酸四乙酯(TEOS)的分解沉积的未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。连接通孔层级介电层110的厚度可以在从50nm到200nm的范围内，但是也可以使用更小和更大的厚度。介电覆盖层108和连接通孔层级介电层110可以形成为具有延伸贯穿存储器阵列区100和外围区200的相应平坦顶面和相应平坦底面的平坦毯式(未图案化)层。
参考图2，可以穿过连接通孔层级介电层110和介电覆盖层108形成通孔腔。例如，可以在连接通孔层级介电层110上方施加光刻胶层(未示出)并且可以图案化以在覆盖第四金属线结构648中的相应一个的存储器阵列区100的区域内形成开口。可以执行各向异性蚀刻以穿过连接通孔层级介电层110和介电覆盖层108转移光致抗蚀剂层中的图案。通过各向异性蚀刻工艺形成的通孔腔在本文中被称为下电极接触通孔腔，因为底部电极连接通孔结构随后形成在下电极接触通孔腔中。下电极接触通孔腔可以具有锥形侧壁，锥形侧壁的锥角(在相对于垂直方向内)在从1度到10度的范围内。第四金属线结构648的顶面可以物理地暴露在每个下电极接触通孔腔的底部。随后可以例如通过灰化去除光刻胶层。
金属阻挡层可以形成为材料层。金属阻挡层可以覆盖物理暴露的第四金属线结构648的顶面、下电极接触通孔腔的锥形侧壁和连接通孔层级介电层110的顶面，而没有任何穿过的孔。金属阻挡层可以包括诸如TiN、TaN和/或WN的导电金属氮化物。也可以使用在公开的预期范围内的其他合适的材料。金属阻挡层的厚度可以在从3nm到20nm的范围内，但是也可以使用更小和更大的厚度。
诸如钨或铜的金属填充材料可以沉积在下电极接触通孔腔的剩余体积中。其他合适的金属填充材料在本公开的预期范围内。可以通过诸如形成化学机械平坦化的平坦化工艺去除位于包括连接通孔层级介电层110的最顶面的水平面上方的金属填充材料和金属阻挡层的部分。位于相应通孔腔中的金属填充材料的每个剩余部分包括金属通孔填充材料部分124。相应通孔腔中的金属阻挡层的每个剩余部分包括金属阻挡层122。金属阻挡层122和填充通孔腔的金属通孔填充材料部分124的每个组合构成连接通孔结构(122、124)。连接通孔结构(122、124)的阵列可以形成在连接通孔层级介电层110中，连接通孔层级介电层110位于下方的金属互连结构上。连接通孔结构(122、124)的阵列可以接触第四金属线结构648的子集的顶面。通常，连接通孔结构(122、124)的阵列接触位于低层级介电层(601、610、620、630、640)的最顶层级处的低层级金属线的子集的顶面。在一个实施例中，连接通孔结构(122、124)的阵列可以用作第一金属互连结构，提供与随后形成的每个存储器单元的第一电极的电连接。
可选的，可以省略形成介电覆盖层108、连接通孔层级介电层110和连接通孔结构(122、124)的阵列，并且嵌入在线和通孔层级介电层或在线层级介电层中的金属线结构的子集可以用作第一金属互连结构，提供与随后要形成的每个存储器单元的第一电极的电连接。例如，嵌入在第四线和通孔层级介电材料层640中并位于存储器阵列区100中的第四金属线结构648的子集可以用作第一金属互连结构，提供到随后形成的每个存储器单元的第一电极的电连接。通常，第一金属互连结构被配置为提供与随后要形成的每个存储器单元的第一电极(例如底部电极)的电连接。第一金属互连结构可以提供为金属线(诸如沿公共层级方向延伸的金属线的一维周期阵列)，或者可以提供为金属通孔结构，诸如连接通孔结构(122,124)的二维阵列。通常，每个第一金属互连结构可以嵌入在第一介电材料层内，诸如连接通孔层级介电层110(在使用连接通孔结构(122、124)的二维阵列的实施例中)、嵌入金属线的介电材料层(诸如第四线和通孔层级介电材料层640)。第一电极的每个底表面可以随后形成在第一金属互连结构中的相应一个的顶表面上。
虽然使用连接通孔层级介电层110用作第一介电材料层并且连接通孔结构(122、124)的阵列用作第一金属互连结构的实施例来描述本公开，但是此处明确预期其中位于不同层级的通孔结构阵列或金属线阵列用作第一金属互连结构的实施例。
参考图3，第一电极材料层126L、存储器材料层堆叠(130L、140L)和第二电极材料层158L可以顺序地沉积在第一介电材料层(诸如连接通孔层级介电层110)的顶表面上，第一介电材料层嵌入连接通孔结构(122、124)的阵列。
第一电极材料层126L可以包括和/或可以基本上由导电金属氮化物材料和/或元素金属和/或金属间合金组成。导电金属氮化物材料可包括可阻止氢扩散的金属扩散阻挡材料。例如，可用于第一电极材料层126L的导电金属氮化物材料包括TiN、TaN或WN。可用于第一电极材料层126L的元素金属包括但不限于W、Ta、Re、Nb、Mb、Ru、Co和Ni。通常，阻止氢扩散的元素金属可用于第一电极材料层126L。在一个实施例中，具有高于2,000摄氏度的熔点的难熔金属可用于第一电极材料层126L。通常，由于原子之间相对紧密的结合，具有高熔点的元素金属倾向于为气体提供低的体扩散系数。
第一电极材料层126L可以通过物理气相沉积或化学气相沉积来沉积。第一电极材料层126L的厚度可以在从1nm到100nm的范围内，例如从2nm到50nm和/或从4nm到20nm，但是也可以使用更小和更大的厚度。多个金属层的堆叠可以用作第一电极材料层126L。
存储器材料层堆叠(130L、140L)包括至少一个半导体金属氧化物材料层130L和至少一个含氢金属层140L。一般而言，至少一个半导体金属氧化物材料层130L可以是单个半导体金属氧化物材料层130L或可被至少一个含氢金属层140L垂直隔开的多个半导体金属氧化物材料层130L。至少一含氢金属层140L可以是单个含氢金属层140L或可被至少一半导体金属氧化物材料层130L垂直间隔开的多个含氢金属层140L。在一个实施例中，单个半导体金属氧化物材料层130L和单个含氢金属层140L可以存在于存储器材料层堆叠(130L、140L)中。在该实施例中，单个含氢金属层140L可以位于单个半导体金属氧化物材料层130L之上或之下。在另一个实施例中，单个半导体金属氧化物材料层130L和两个含氢金属层140L可存在于存储器材料层堆叠(130L、140L)中。在该实施例中，单个半导体金属氧化物材料层130L可以位于两个含氢金属层140L之间。在又一个实施例中，两个半导体金属氧化物材料层130L和一含氢金属层140L可以存在于存储器材料层堆叠(130L、140L)中。在本实施例中，单个含氢金属层140L可以位于两个半导体金属氧化物材料层130L之间。在又一个实施例中，至少两个半导体金属氧化物材料层130L和至少两个含氢金属层140L可以存在于存储器材料层堆叠(130L、140L)中。在该实施例中，至少两个半导体金属氧化物材料层130L和至少两个含氢金属层140L可以垂直交替排列，其中每对垂直相邻的层包括相应的半导体金属氧化物材料层130L和相应的含氢金属层140L。
每个半导体金属氧化物材料层130L包括半导体金属氧化物材料，即，在适当掺杂有电子掺杂剂(可以是p型掺杂剂或n型掺杂剂)时能够提供1.0S/m至1.0x 105S/m范围内的电导率。在本征状态或低层级电掺杂的条件下，半导体金属氧化物材料可以是半导体的或绝缘的，其电导率一般在1.0x 10-10S/m至1.0x 10S/m的范围内。可用于至少一个半导体金属氧化物材料层130L的示例性半导体金属氧化物材料包括但不限于氧化铟镓锌(IGZO)、氧化铟钨、氧化铟锌、氧化铟锡、氧化镓、氧化铟、掺杂的氧化锌、掺杂的氧化铟、掺杂的氧化镉和由此衍生的各种其他掺杂变体。在一个实施例中，半导体金属氧化物材料层130L可包括氧化铟镓锌。
每个半导体金属氧化物材料层130L的半导体金属氧化物材料可以例如通过物理气相沉积(即，溅射)来沉积。每个半导体金属氧化物材料层130L的半导体金属氧化物材料可沉积为多晶材料，或者半导体金属氧化物材料可沉积为非晶材料且随后可在升高的温度下退火成多晶材料以增加平均晶粒尺寸。每个半导体金属氧化物材料层130L的厚度可以在从2nm到100nm的范围内，诸如从4nm到50nm和/或从6nm到25nm，但是也可以使用更小和更大的厚度。
每个含氢金属层140L可以包括和/或可以基本上由铂金属(即，铂、铱、锇、钌或其组合)和氢原子中的至少一种组成。铂金属是指铂、铱、锇和钌，在正常的氢化物形成条件下，例如氢分压在1kbar至50kbar范围内的条件下，均不形成金属氢化物。含氢金属层140L的金属成分可以基本上由选自铂、铱、锇和钌中的至少一种金属组成。在一个实施例中，含氢金属层140L的金属成分可主要由铂组成。
每个含氢金属层140L可以通过在真空中或在包括氢的环境中的物理气相沉积形成。沉积工艺期间的氢分压可保持在不妨碍诸如物理气相沉积工艺的沉积工艺的水平。在一个实施例中，在每个含氢金属层140L的沉积期间的氢分压可以在从1.0×10-10托到1.0×10-3托的范围内。或者，含氢金属层140L可在无氢环境或低氢压环境中沉积，并可在含氢环境中在升高的温度下退火。在本实施例中，退火温度可以在200摄氏度到500摄氏度的范围内，例如从300摄氏度到400摄氏度，并且退火过程中的氢分压可以在100毫托到760托的范围内。可选地或另外地，在无氢环境或低氢压力环境中沉积铂、铱、锇和钌中的至少一种之后，可以将氢原子注入到每个含氢金属层140L中。
可以选择影响氢并入每个含氢金属层140L的各种工艺参数，使得每个含氢金属层140L中氢原子的原子百分比在0.001％至10％的范围内，例如从0.01％到5％和/或从0.1％到3％。影响每个含氢金属层140L中氢原子的原子百分比的各种工艺参数包括但不限于在氢注入工艺期间氢原子的剂量、在含氢环境中的退火工艺期间氢的分压、以及退火工艺的温度和持续时间。在一个实施例中，可以使用氢注入来在每个含氢金属层140L中提供高原子百分比的氢。在该实施例中，每个含氢金属层140L可以包括大于1.0％的原子百分比的氢原子，例如在从1.0％到10％的范围内的百分比。
每个含氢金属层140L可以包括至少90％原子百分比的选自铂、铱、锇和钌的至少一种金属，并且在加入氢气后包括0.001％至10％范围内的原子百分比的氢原子。在一个实施例中，每个含氢金属层140L在掺入氢后可包括0.001％至10％范围内的原子百分比的氢原子，且原子百分比的余量可以是至少一种选自铂、铱、锇和钌的金属。在一个实施例中，选自铂、铱、锇和钌的至少一种金属可以是铂。在本实施例中，每个含氢金属层140L在掺入氢后可包括0.001％至10％范围内的原子百分比的氢原子，并且铂的原子百分比可为氢原子的原子百分比的余量。
每个含氢金属层140L的厚度可以在从2nm到100nm的范围内，例如从4nm到50nm和/或从6nm到25nm，尽管更小和更大的厚度也可以使用。每个含氢金属层140L不包括任何金属氢化物，即其中M是金属并且氢原子占据晶格结构的置换位置的MH化合物。因此，存在于每个含氢金属层140L内的主要部分或全部氢原子位于间隙位置。
第二电极材料层158L可以包括和/或可以基本上由导电金属氮化物材料和/或元素金属和/或金属间合金组成。导电金属氮化物材料可包括可阻止氢扩散的金属扩散阻挡材料。例如，可用于第二电极材料层158L的导电金属氮化物材料包括TiN、TaN或WN。可用于第二电极材料层158L的元素金属包括但不限于W、Ta、Re、Nb、Mb、Ru、Co和Ni。通常，阻止氢扩散的元素金属可用于第二电极材料层158L。在一个实施例中，熔点高于2000摄氏度的难熔金属可用于第二电极材料层158L。通常，由于原子之间相对紧密的结合，具有高熔点的元素金属倾向于为气体提供低的体扩散系数。
可以通过物理气相沉积或化学气相沉积来沉积第二电极材料层158L。第二电极材料层158L的厚度可以在从1nm到100nm的范围内，例如从2nm到50nm和/或从4nm到20nm，但是也可以使用更小和更大的厚度。多个金属层的堆叠可以用作第二电极材料层158L。第二电极材料层158L的金属材料可与第一电极材料层126L的金属材料相同或不同。
参考图4，光刻胶层177可以被施加在第二电极材料层158L上，并且可以被光刻图案化为存储器阵列区100中的阵列离散光刻胶材料部分。光刻胶层177的每个图案化部分可以覆盖在相应一个的连接通孔结构(122、124)上。光致抗蚀剂层177的每个图案化部分的侧壁可以与下面的连接通孔结构(122、124)的顶面的外围重合，可以横向向外偏移，或者可以横向向内偏移。光刻胶层177的每个图案化部分的侧壁可以具有圆形、椭圆形、矩形、圆角矩形或任何大致曲线闭合二维形状的层级截面形状。
可以执行各向异性蚀刻工艺以蚀刻第二电极材料层158L、存储器材料层堆叠(130L、140L)和第一电极材料层126L的未掩蔽部分。第二电极材料层158L的每个图案化部分包括第二电极158。存储器材料层堆叠(130L、140L)的每个图案化部分包括存储器层堆叠(130、140)。第一电极材料层126L的每个图案化部分包括第一电极126。剩余材料部分的子集源自材料层堆叠，包括第二电极材料层158L、存储器材料层堆叠(130L、140L)和第一电极材料层。电极材料层126L构成存储器单元150。每个存储器单元150可以是具有平坦顶面、平坦底面和在平坦顶面和平坦底面之间延伸的至少一个直侧壁的柱结构。至少一个直侧壁可以是单个侧壁(例如圆柱侧壁)，也可以是多个直侧壁(例如矩形柱结构的四个平面侧壁，或者具有圆角矩形的水平横截面形状的柱结构的四个平面侧壁和四个凸圆柱侧壁的组合)。
通常，第一电极126、存储器层堆叠(130、140)和第二电极158的每个组合可以包括柱结构，柱结构具有顶面(该顶面是第二电极158的顶面)的，具有底面(该底面是第一电极126的底面)，并且具有在第二电极158的顶面的外围和第一电极126的底面的外围之间笔直延伸的侧壁。
每个存储器层堆叠(130、140)包括至少一个半导体金属氧化物层130和至少一个含氢金属层140。每个半导体金属氧化物层130是在图3的处理步骤中形成的相应的半导体金属氧化物材料层130L的图案化部分。每个含氢金属层140是在图3的处理步骤中形成的相应含氢金属层140L的图案化部分。通常，至少一个半导体金属氧化物层130可以是单个半导体金属氧化物层130或由至少一个含氢金属层140垂直隔开的多个半导体金属氧化物层130。至少一个含氢金属层140可以是单个含氢金属层140或由至少一个半导体金属氧化物层130垂直隔开的多个含氢金属层140。在一个实施例中，单个半导体金属氧化物层130和单个含氢金属层140可以存在于存储器材料层堆叠(130、140)中。在该实施例中，单个含氢金属层140可以位于单个半导体金属氧化物层130之上或之下。在另一个实施例中，单个半导体金属氧化物层130和两个含氢金属层140可以存在于存储器材料层堆叠(130、140)中。在本实施例中，单个半导体金属氧化物层130可以位于两个含氢金属层140之间。在又一个实施例中，存储材料中可以存在两个半导体金属氧化物层130和一个含氢金属层140层堆叠(130,140)。在本实施例中，单个含氢金属层140可以位于两个半导体金属氧化物层130之间。在又一个实施例中，可以存在至少两个半导体金属氧化物层130和至少两个含氢金属层140在存储器材料层堆叠(130、140)中。在该实施例中，至少两个半导体金属氧化物层130和至少两个含氢金属层140可以排列为垂直交替的顺序，其中每个垂直相邻的层对包括对应的半导体金属氧化物层130和对应的含氢金属层140。
可以提供存储器单元150的二维阵列。每个存储器单元150可以从下到上包括第一电极126，位于第一电极126上并且包括至少一个半导体金属氧化物层130和至少一个含氢金属层140的存储器层堆叠(130、140)，以及位于存储器层堆叠(130、140)上方的第二电极158。第一电极126可以是主要由至少一种金属材料构成的第一金属电极。第二电极158可以是基本上由至少一种金属材料构成的第二金属电极。至少一个含氢金属层中的每个层可包括和/或可基本上由原子百分比为至少90％的选自铂、铱、锇和钌的至少一种金属组成，和/或基本上由0.001％至10％范围内的原子百分比的氢原子组成。
在一个实施例中，至少一个半导体金属氧化物层130中的每个接触每个存储器层堆叠(130、140)内的至少一个含氢金属层140中的相应一个的水平表面。在一个实施例中，存储器层堆叠(130、140)可以包括和/或可以基本上由彼此接触的单个半导体金属氧化物层130和单个含氢金属层140组成。在一个实施例中，单个半导体金属氧化物层130接触第一电极126和第二电极158中的一个，并且单个含氢金属层140接触第一电极126和第二电极158中的另一个。光刻胶层177可以随后例如通过灰化去除。
参考图5，介电扩散阻挡材料层可以通过诸如化学气相沉积工艺的保形沉积工艺共形沉积在存储器单元150的二维阵列上方。介电扩散阻挡材料层包括阻挡氢扩散的氢扩散阻挡材料层。例如，介电扩散阻挡材料可以包括氮化硅。介电扩散阻挡材料层的厚度可以在从5nm到50nm的范围内，诸如从10nm到25nm，但是也可以使用更小和更大的厚度。
可以执行各向异性蚀刻工艺以去除介电扩散阻挡材料层的水平部分。介电扩散势垒材料层的其余垂直延伸部分包括介电扩散势垒间隔件156，该介电扩散势垒间隔件156接触、横向围绕存储器单元150中相应的柱结构。
每个含氢金属层140用作一个或两个半导体金属氧化物层130的氢储存器。第一电极126和第二电极158可以包括防止氢原子从中扩散的金属材料。介电扩散阻挡间隔件156用作防止氢原子从相应的存储器单元150逃逸的外壳。
通常，通过跨第一电极126和第二电极158施加编程脉冲，每个存储器单元150内的氢原子可以在至少一个含氢金属层140和至少一个半导体金属氧化物层130之间移动。因此，相对于第一电极126向第二电极158施加具有第一极性的第一编程脉冲可以导致选定的存储器单元150被编程到氢化状态，在氢化状态中至少一个半导体金属氧化物层130中的一个或多个和/或所有包括高原子浓度的氢原子，其可以在从0.001％到10％的范围内，诸如从0.01％到5％和/或从0.1％到3％。相对于第一电极126向第二电极158施加第二极性的第二编程脉冲可以使选定的存储器单元150被编程到脱氢状态，在脱氢状态中至少一个半导体金属氧化物层130的一个或多个和/或全部包括低原子浓度的氢原子，其可以在从0.0001％到3.3％的范围内，诸如从0.001％到1.67％和/或从0.01％到1％。通常，半导体金属氧化物层130的氢化状态的氢原子的原子百分比与半导体金属氧化物层130的脱氢状态的氢原子的原子百分比的比率可以在3-100的范围内，诸如从5到10，虽然也可以使用更小和更大的比率。
不希望受任何特定理论的束缚，据信向包括氢原子的金属(例如第一电极126或第二电极158)的一侧施加负电压具有吸引氢的趋势，因为氢原子处于部分供体状态，在这种状态下，电子的部分负电荷可以提供给金属的公共导带。编程脉冲的极性可以根据为了编程的目的氢原子需要移动的方向来确定。编程脉冲的幅度取决于厚度和每个存储器层堆叠(130、140)内的层堆叠组成。在说明性示例中，可以使用幅度在从3V到30V的范围内的编程脉冲。因为每个存储器单元150内的电流路径的电阻，即在第一电极126和第二电极158之间延伸穿过存储器层堆叠(130、140)内的每层的电流路径的电阻相对较高，所以编程时通过每个选定存储器单元150的电流可能很小，并且尽管操作电压相对较高，但功耗可能很小。
每个半导体金属氧化物层130中氢原子的存在增加了半导体金属氧化物层130的电导率。不希望受任何特定理论的束缚，据信位于间隙位置中的氢原子用作次要供体，并增加半导体金属氧化物层130的材料的导电性。因此，可以通过测量通过在相应的第一电极126和相应的第二电极158之间的每个选定的存储器单元150的泄漏电流的大小来区分每个半导体金属氧化物层130的氢化状态和脱氢状态。
参考图6，可以在存储器单元阵列150和介电扩散阻挡间隔件156阵列的周围和上方形成存储器层级介电层170。存储器层级介电层170包括平坦化的介电材料，例如未掺杂的硅酸盐玻璃或掺杂硅酸盐玻璃。存储器层级介电层170的介电材料可以通过保形沉积工艺(例如化学气相沉积工艺)或自平坦沉积工艺(例如旋涂)沉积。可选地，可以对存储器层级介电层170的顶面进行平坦化，例如通过化学机械平坦化。存储器层级介电层170的顶面和存储器单元150的顶面之间的垂直距离可以在从50nm到500nm的范围内，但是也可以使用更小和更大的垂直距离。
至少一个光刻图案化步骤和至少一个各向异性蚀刻工艺可以用于在存储器层级介电层170中形成互连腔。例如，可以在存储器层级介电层170上施加第一光刻胶层(未示出)并且可以被光刻图案化以在第一光致抗蚀剂层中形成离散开口的阵列。可以执行第一各向异性蚀刻工艺以在存储器层级介电层170中形成通孔。在一个实施例中，可以在每个存储器单元150上方形成通孔。可以在存储器层级介电层170上施加光刻胶层(未示出)，并且可以光刻图案化以在第二光刻胶层中形成线形开口。可以执行第二各向异性蚀刻工艺以在存储器层级介电层170中形成线腔。随后可以去除第二光刻胶层。在一个实施例中，互连腔可以形成为集成的线和通孔腔。在该实施例中，每个集成的线和通孔腔可以包括位于存储器层级介电层170的上部内的线腔，以及与线腔的底部相邻并垂直延伸穿过存储器层级介电层170的下部的至少一个通孔腔。
在一个实施例中，可以在存储器阵列区100中形成通孔腔的二维阵列，使得存储器单元150的每个顶面物理暴露在二维通孔腔阵列中的通孔腔中的相应一个下方。下面的金属互连结构(诸如嵌入在第四线和通孔层级介电材料层640上部中的第四金属线结构648)的顶面，可以在外围区200中的存储器层级介电层170中的互连腔的至少一个子集的底部物理暴露。通常，在存储器层级介电层170的顶面和下面金属线结构的顶面之间垂直延伸的至少互连腔的子集可以穿过外围区200中的存储器层级介电层170形成。
至少一种金属材料可以沉积在存储器阵列区100和外围区200中的互连腔中。至少一种金属材料在本文中被称为至少一种存储器层级金属材料。在一个实施例中，金属阻挡材料层(例如TiN层、TaN层和/或WN层)和金属填充材料(例如W、Cu、Co、Ru、Mo或金属间合金)可以沉积在互连腔中和存储器层级介电层170上方。
可以执行诸如化学机械平坦化工艺的平坦化工艺以从存储器层级介电层170上方去除至少一种存储器层级金属材料。至少一种存储器层级金属材料的剩余部分填充包括阵列接触金属互连结构664的存储器阵列区100中的互连腔。填充外围区200中的互连腔的至少一种存储器层级金属材料的剩余部分包括外围金属互连结构666。金属互连结构664和外围金属互连结构666统称为存储器层级金属互连结构666。
通常，可以在形成存储器单元二维阵列150之前形成嵌入在第一介电材料层内的第一金属互连结构。每个第一金属互连结构可以接触存储器单元二维阵列150中的相应第一电极126的底面。嵌入在第二介电材料层(例如存储器层级介电层170)内的第二金属互连结构(例如阵列接触金属互连结构664)可以形成在顶部上第二电极158中的相应一个的表面。通常，每个第一电极126可以电连接到电开关的节点，电开关可以包括位于半导体衬底(例如衬底9)上的场效应晶体管中的一个。同样地，每个第二电极158可以电连接到电开关的节点，该节点可以包括位于半导体衬底(例如衬底9)上的另一个场效应晶体管。
参考图7，通过省略介电扩散阻挡间隔件156的形成，第一示例性结构的第一替代配置可以从图6所示的第一示例性结构导出。在该实施例中，存储器层级介电层170可以包括氢扩散阻挡介电材料，例如氮化硅。或者，存储器层级介电层170可包括包括氢扩散阻挡材料衬垫(例如氮化硅衬垫)和层间介电材料层(例如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔介电材料)的层堆叠。
参考图8，通过形成可渗透介电间隔件256和介电扩散阻挡间隔件156的组合代替每个介电扩散阻挡间隔件156，可以从第一示例性结构导出第一示例性结构的第二替代配置。在该实施例中，在从图4所示的第一示例性结构去除光刻胶层177之后，可以共形地形成氢原子可以渗透通过的可渗透介电材料层。可渗透介电材料层可包括介电材料，例如氧化硅、有机硅酸盐玻璃或多孔介电材料。可进行各向异性蚀刻以移除可渗透介电材料层的水平部分，且可渗透介电材料层的每一剩余垂直延伸部分构成可渗透介电间隔件256。每个可渗透介电间隔件256的在内侧壁和外侧壁之间的横向厚度的范围可以为1nm至50nm，例如3nm至20nm，但也可以使用更小和更大的厚度。可渗透介电间隔件256的顶面可位于包括第二电极158的顶面的水平平面下方，以促进随后形成的介电扩散阻挡间隔件156覆盖可渗透介电间隔件256的顶部。
随后，可以执行图5的处理步骤以形成介电扩散阻挡间隔件156的阵列。每个介电扩散阻挡间隔件156可以包封相应的一个可渗透介电间隔件256。随后可以形成图6的处理步骤。在此配置中，可渗透介电间隔件256用作氢原子的额外储存器，而介电扩散阻挡间隔件156用作防止氢原子从每个存储器单元150逃逸的包封结构。对于包括柱结构的每个存储器单元150，包括氢可渗透介电材料的可渗透介电间隔件256可以接触并且可以横向围绕柱结构，并且包括氢扩散阻挡材料的介电扩散阻挡间隔件156可以接触并且可以横向围绕可渗透介电间隔件256。
参考图9，通过颠倒半导体金属氧化物层130和含氢金属层140的位置，第一示例性结构的第三替代配置可以从图6所示的第一示例性结构导出。通常，含氢金属层140可以覆盖在半导体金属氧化物层130上，每个层堆叠含氢金属层140和半导体金属氧化物层130如图6所示，或者如图6所示的含氢金属层140和半导体金属氧化物层130的每个堆叠的含氢金属层140可以位于半导体金属氧化物层130之下。根据含氢金属层140是在半导体金属氧化物层130之上还是之下，编程脉冲的极性可以在编程期间反转。
参考图10，通过使用多个含氢金属层140，可以从图6至图10中所示的第一示例性结构的任何配置导出第一示例性结构的第四替代配置。为了对每个存储器单元150编程的目的，可以通过使用不同厚度的含氢金属层140来引入跨第一电极126和第二电极158的不对称性。存储器单元150可以包括单个含氢金属层140，或者可以包括多个含氢金属层140。在一个实施例中，每个存储器单元150内的至少一个含氢金属层140可以包括多个含氢金属层140，以及至少一个半导体金属氧化物层130(可以是单个半导体金属氧化物层130或多个半导体金属氧化物层130)中的一个或多个和/或每个130可以接触多个含氢金属层140中的两个。
参考图11，通过使用至少两个含氢金属层140和至少两个半导体金属氧化物层130的交错层堆叠，可以从图6至图10中所示的第一示例性结构的任何配置导出第一示例性结构的第五替代配置。每个含氢金属层140的厚度可以在1nm到30nm的范围内，诸如从2nm到15nm，尽管也可以使用更小和更大的厚度。每个半导体金属氧化物层130的厚度可以在1nm到30nm的范围内，诸如从2nm到15nm，但是也可以使用更小和更大的厚度。可以通过定制至少两个含氢金属层140和至少两个半导体金属氧化物层130的交错层堆叠内的每个层的厚度来引入为了编程每个存储器单元150的目的而跨第一电极126和第二电极158的不对称性。例如，每个含氢金属层140的厚度可以随着距第一电极126的距离而减小，并且每个半导体金属氧化物层130的厚度可以随着距第一电极的距离而增加，或者反之亦然。
参考图12A和图12B，示出了第二示例性结构，其可用于形成诸如场效应晶体管的半导体器件，其能够以沟道区的电阻状态的形式存储存储位。可以在介电材料层20上方形成半导体金属氧化物层30。介电材料层20可以是图1所示的接触层级介电材料层601、第一金属线层级介电材料层610、第二线和通孔层级介电材料层620、第三线和通孔层级介电材料层630和第四线和通孔层级介电材料层640中的任意一种。此外，介电材料层20可以是可以形成在图1的第一示例性结构或图6至图11的第一示例性结构上方的任何介电材料层。在该实施例中，选择形成第二示例性结构的区域，使得在其上形成有第二示例性结构的介电材料层20的部分上不存在金属互连结构。或者，可以在介电材料层20的上部形成接触通孔结构(未示出)和金属线(未示出)，使得接触通孔结构或金属线接触场效应晶体管的源极区或漏极区。可选地，介电材料层20可以包括浅沟槽隔离结构720的部分，其在相对大的区域例如器件区域上延伸。又可选地，可以将介电材料层20提供为沉积在诸如半导体衬底的衬底上的绝缘材料层。又可选地，介电材料层20可以提供为绝缘衬底的部分。虽然仅示出了单个场效应晶体管来描述本公开的第二实施例的半导体器件，但是明确预期在衬底上形成场效应晶体管阵列(例如场效应晶体管的二维阵列)的实施例。
半导体金属氧化物层30可以具有与第一示例性结构的半导体金属氧化物材料层130L相同的材料组成，并且可以通过相同的沉积工艺(例如物理气相沉积工艺)形成。半导体金属氧化物层30的厚度可以在从1nm到100nm的范围内，例如从2nm到50nm和/或从4nm到25nm，但是也可以使用更小和更大的厚度。半导体金属氧化物层30可以被图案化，例如，通过在半导体金属氧化物层30上施加光刻胶层(未示出)，通过光刻图案化光刻胶层以包括离散的光刻胶材料部分，以及通过蚀刻未掩蔽的半导体金属氧化物层30的部分。通过蚀刻工艺图案化的半导体金属氧化物层30可以具有沿着第一层级方向hd1的长度和沿着第二层级方向hd2的宽度。长度可以在从50nm到1微米的范围内，并且宽度可以在从30nm到1微米的范围内，但是也可以使用更小和更大的长度和宽度。随后可以例如通过灰化去除光刻胶层。可以任选地执行合适的清洁工艺。
参考图13A和图13B，可以在半导体金属氧化物层30上方沉积毯式含氢金属层和栅电极材料层。毯式含氢金属层和栅电极材料层可以沉积为毯式材料层，即，无图案的材料层。第二示例性结构的毯式含氢金属层可以具有与第一示例性结构的含氢金属层140L相同的材料成分，并且可以通过相同的沉积工艺(例如物理气相沉积工艺)形成。第二示例性结构的毯式含氢金属层的厚度可以在从1nm到100nm的范围内，例如从2nm到50nm和/或从4nm到25nm，但是更小和更大的厚度也可以使用。
栅电极材料层包括金属栅电极材料。在一个实施例中，栅电极材料层包括可用于第一示例性结构中的第一电极材料层或第二电极材料层的任何金属材料。例如，栅电极材料层可以包括和/或可以基本上由导电金属氮化物材料和/或元素金属和/或金属间合金组成。例如，可用于栅电极材料层的导电金属氮化物材料包括TiN、TaN或WN。可用于栅电极材料层的元素金属包括但不限于W、Ta、Re、Nb、Mb、Ru、Co和Ni。通常，可以将阻止氢扩散的元素金属用于栅电极材料层。在一个实施例中，具有高于2000摄氏度的熔点的难熔金属可以用于栅电极材料层。栅电极材料层可以通过物理气相沉积或化学气相沉积来沉积。栅电极材料层的厚度可以在从50nm到200nm的范围内，但是也可以使用更小和更大的厚度。多个金属层的堆叠可以用作栅电极材料层。
光刻胶层(未示出)可以施加在栅电极材料层上，并且可以被光刻图案化为栅极图案。例如，延伸穿过半导体金属氧化物层30的中间部分的矩形区域可以用作栅极图案的掩蔽区域。可以执行各向异性蚀刻工艺以蚀刻栅电极材料层和毯式含氢金属层的未掩蔽部分。在一个实施例中，各向异性蚀刻工艺可包括蚀刻栅电极材料层的未掩蔽部分的第一各向异性蚀刻步骤，该步骤对毯式含氢金属层的材料具有选择性，以及第二各向异性蚀刻步骤，对半导体金属氧化物层30的材料具有选择性地蚀刻毯式含氢金属层的未掩蔽部分。随后可以例如通过灰化去除光致抗蚀剂层。
覆盖在半导体金属氧化物层30上的栅电极材料层的剩余部分包括栅电极50。栅电极50下方的毯式含氢金属层的剩余部分包括含氢金属层40，其被结合到第二示例性结构的半导体器件中。含氢金属层40和栅电极50的栅极堆叠可以沿着第二层级方向hd2跨越半导体金属氧化物层30的中心部分。栅极堆叠(40、50)沿第一层级方向hd1的尺寸在本文中称为栅极长度，其可以在10nm至300nm的范围内，例如30nm至100nm，但更小也可以使用更大的栅极长度。
含氢金属层40位于半导体金属氧化物层30的表面上，并且包括和/或基本上由至少90％百分比的选自铂、铱、锇和钌中的至少一种金属和原子百分比在0.001％到10％范围内(例如从0.01％到5％和/或从0.1％到3％)的氢原子组成。栅电极50位于含氢金属层40上。栅电极50的侧壁和含氢金属层40的侧壁可以垂直重合，即可以位于共同的垂直平面内。
参考图14A和图14B，可以通过执行离子注入工艺将合适的电掺杂剂注入到半导体金属氧化物层30的未掩蔽部分中。在离子注入工艺期间，栅电极50可以用作离子注入掩模。可在半导体金属氧化物层30的注入部分中形成过量空穴或过量电子的电掺杂剂包括但不限于Na、K、Mg、Ca、Sr、Y、La、B、Al、Ga、N、P、As、Sb、F、Cl和其他可以在半导体金属氧化物层30中引起空穴或过量电子形成的元素。可替代地或另外地，可以任选地进行等离子体处理以改善半导体金属的电特性半导体金属氧化物层30中的氧化物材料。源极区32形成在半导体金属氧化物层30的一侧，漏极区38形成在半导体金属氧化物层30的另一侧。半导体金属氧化物层30构成位于栅电极50之下的沟道区35。
介电扩散阻挡材料层可以通过保形沉积工艺例如化学气相沉积工艺保形沉积在栅电极50和半导体金属氧化物层30上。介电扩散阻挡材料层包括阻挡氢扩散的氢扩散阻挡材料层。例如，介电扩散阻挡材料可以包括氮化硅。介电扩散阻挡材料层的厚度可以在从5nm到50nm的范围内，例如从10nm到25nm，但是也可以使用更小和更大的厚度。
可以执行各向异性蚀刻工艺以去除介电扩散阻挡材料层的水平部分。介电扩散阻挡材料层的剩余垂直延伸部分包括介电扩散阻挡间隔件56，其接触、横向围绕包括含氢金属层40和栅电极50的栅极堆叠(40、50)。氢含氢金属层40用作沟道区35的氢储存器。氢原子可从含氢金属层40注入沟道区35以将沟道区35编程为氢化状态。此外，氢原子可以从沟道区35提取到含氢金属层40中以将沟道区35编程为脱氢状态。栅电极50可以包括防止氢原子从中扩散的金属材料。介电扩散阻挡间隔件56用作防止氢原子从场效应晶体管逃逸的外壳。
通常，将场效应晶体管的沟道区35编程为氢化状态可以通过施加第一编程脉冲到栅电极50上实现，第一编程脉冲具有相对于源极区32和/或相对于漏极区38的第一极性。将场效应晶体管的沟道区35编程到脱氢状态可以通过将第二编程脉冲施加到栅电极50来实现，第二编程脉冲具有相对于源极区32和/或相对于漏极区38与第一极性相反的第二极性。在一个实施例中，在将沟道区35编程为氢化状态或进入脱氢状态期间，可以用相同的电压偏置源极区32和漏极区38。
在一个实施例中，沟道区35的氢化状态包括处于高原子浓度的氢原子，其可以在从0.001％到10％的范围内，例如从0.01％到5％和/或从0.1％％到3％。沟道区35的脱氢状态包括低原子浓度的氢原子，其可以在从0.0001％到3.3％的范围内，例如从0.001％到1.67％和/或从0.01％到1％。通常，半导体金属氧化物层30的沟道区35的氢化状态的氢原子的原子百分比与半导体金属氧化物的沟道区35的脱氢状态的氢原子的原子百分比的比率可以在3-100的范围内，例如5-10，但也可以使用更小和更大的比率。
参考图15A和图15B，可以在栅电极50和半导体金属氧化物层30上方沉积介电材料层。介电材料层在本文中被称为接触通孔层级介电层70。接触通孔层级介电层层70可以包括可平坦化的介电材料(例如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃)或者自平坦化的介电材料(例如可流动氧化物(FOX))。可选地，可以执行化学机械平坦化工艺以平坦化接触通孔层级介电层70的顶面。
可以通过接触通孔层级介电层70形成接触通孔腔。源极区32的顶面、漏极区38的顶面和栅电极50的顶面可以是物理上暴露在的接触通孔腔的底部。可以在接触通孔腔中沉积至少一种导电材料，例如导电金属衬垫材料(例如，TiN、TaN和/或WN)和导电金属填充材料(例如，W、Cu、Co、Mo、Ru、另一种元素金属、或金属间合金)。物理气相沉积、化学气相沉积、电镀和/或化学镀可用于沉积至少一种导电材料。可以通过诸如凹槽蚀刻和/或化学机械平坦化工艺的平坦化工艺从包括接触通孔层级介电层70的顶面的水平平面上方去除至少一种导电材料的多余部分。填充接触通孔腔的至少一种导电材料的剩余部分包括源极接触通孔结构72、漏极接触通孔结构78和栅极接触通孔结构75。源极接触通孔结构72可以接触源极区32，漏极接触通孔结构78可以接触漏极区38，并且栅接触通孔结构75可以接触栅电极50。
参考图16A和图16B，通过省略介电扩散阻挡间隔件56的形成，可以从图15A和图15B的第二示例性结构导出第二示例性结构的第一替代配置。在该实施例中，接触通孔层级介电层70可以包括诸如氧化硅的氢扩散阻挡材料。或者，接触通孔层级介电层70可包括包括氢扩散阻挡材料衬垫(例如氮化硅衬垫)和层间介电材料层(例如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃或多孔介电材料)的堆叠。
参考图17A和图17B，通过形成可渗透介电间隔件456和介电扩散阻挡间隔件56的组合来代替第二示例性结构中的介电扩散阻挡间隔件56，可以从图15A和图15B中的第二示例性结构导出第二示例性结构的第二替代配置。在本实施例中，在形成源极区32和漏极区38之后，可以在栅极堆叠(40、50)的侧壁上直接共形地形成氢原子可以渗透通过的可渗透介电材料层。可渗透介电材料层可以包括介电材料，例如氧化硅、有机硅酸盐玻璃或多孔介电材料。可以执行各向异性蚀刻以去除可渗透介电材料层的水平部分，并且可渗透介电材料层的每个剩余的垂直延伸部分构成可渗透介电间隔件456。每个可渗透介电间隔件456的内侧壁和外侧壁之间的横向厚度的范围可以为1nm至50nm，例如3nm至20nm，但也可以使用更小和更大的厚度。可渗透介电间隔件456的顶面可位于包括栅电极50的顶面的水平平面下方，以促进可渗透介电间隔件456的顶部被随后形成的介电扩散阻挡间隔件56覆盖。
随后，介电扩散阻挡间隔件56可以形成在可渗透介电间隔件456上。每个介电扩散阻挡间隔件56可以包封相应的一个可渗透介电间隔件456。可以随后形成图15A和图15B的处理步骤。在该配置中，可渗透介电间隔件456用作氢原子的附加储存器，并且介电扩散阻挡间隔件56用作防止氢原子从每个场效应晶体管逃逸的封装结构。包括氢渗透介电材料的可渗透介电间隔件456可以接触并且可以横向围绕栅极堆叠(40、50)，并且包括氢扩散阻挡材料的介电扩散阻挡间隔件56可以接触并且可以横向围绕可渗透介电间隔件456。
参考图18A和图18B，通过在形成半导体金属氧化物层30之前在介电材料层20中形成凹槽，并且通过用形成场效应晶体管的背侧栅电极350的金属线填充凹槽，可以从图15A至图17B中所示的第二示例性结构的任何配置导出，第二示例性结构的第三替代配置。在实施例中，其中介电材料层20为位于后端制程结构的互连层级介电材料层，诸如图1所示的接触层级介电材料层601、第一金属线层级介电材料层610、第二线路和通孔层级介电材料层620、第三线路和通孔层级介电材料层630或第四线和通孔层级介电材料层640，背侧栅电极350可以与嵌入互连层级介电材料层中的金属线结构同时形成，诸如第一金属线结构618、第二金属线结构628、第三金属线结构638、或者第四金属线结构648。此外，明确预期背侧栅电极350包括在覆盖第四线和通孔层级介电材料层640的上部金属互连结构中的金属线结构的实施例。介电材料层20可以包括浅沟槽隔离结构。
背侧栅电极350的厚度可以在从20nm到200nm的范围内，但是也可以使用更小和更大的厚度。背侧栅电极350可以包括阻止氢扩散的金属。例如，背侧栅电极350可以包括导电金属氮化物材料和/或元素金属和/或金属间合金。例如，可用于背侧栅电极350的导电金属氮化物材料包括TiN、TaN或WN。可用于背侧栅电极350的元素金属包括但不限于W、Ta、Re、Nb、Mb、Ru、Co和Ni。通常，阻止氢扩散的元素金属可用于背侧栅电极350。在一个实施例中，熔点高于2,000摄氏度的难熔金属可用于背侧栅电极350。半导体金属氧化层30可以形成在背侧栅电极350的平坦化顶表面上方。背侧栅电极350的区域可以与栅电极50的区域重叠。栅电极50和背侧栅电极350的组合提供双栅极配置，可更严格地控制阈值电压。背侧栅电极350可以提供可变的沟道偏置电压以补偿场效应晶体管的晶体管特性的漂移，其包括源极区32、漏极区38、沟道区35、含氢金属层40、和栅电极50在长期使用中可能由于氢原子逐渐丢失而引起。
参考图19A和图19B，通过在介电材料层20中形成凹进沟槽，通过在凹进沟槽的侧壁周围形成包括氢阻碍阻挡介电材料(例如氮化硅)的背侧介电扩散阻挡间隔件356，以及通过形成背侧栅电极350和凹进沟槽内的背侧含氢金属层340的堆叠，可以从图15A至图17B中所示的第二示例性结构的任何配置导出第二示例性结构的第四替代配置。
可以通过共形地沉积背侧介电扩散阻挡层并各向异性地蚀刻背侧介电扩散阻挡层来形成背侧介电扩散阻挡间隔件356。背侧栅电极350可以通过在被背侧介电扩散阻挡间隔件356横向包围的腔中沉积至少一种导电材料，并且通过将至少一种导电材料垂直地凹进到包括其顶表面的水平平面之下而形成。通过使用包括凹槽蚀刻工艺的平坦化工艺来去除介电材料层20。例如，可以使用化学机械平坦化工艺从包括介电材料层20的顶面的水平平面上方去除所述至少一种导电材料的部分，并且可以执行凹进蚀刻工艺以垂直凹进至少一种导电材料的剩余部分的顶面。凹进沟槽中的至少一种导电材料的剩余部分构成背侧栅电极350。凹进深度可以与随后形成的背侧含氢金属层340的厚度相同。例如，凹进深度可以在从1nm到100nm的范围内，例如从2nm到50nm和/或从4nm到25nm，但是也可以使用更小和更大的凹进深度。背侧栅电极350可以包括与图18A和图18B所示的第二示例性结构的第三替代配置中的材料相同的材料。
背侧含氢金属层340可以通过使用与在第一示例性结构中用于形成含氢金属层140L相同的处理步骤来形成。背侧含氢金属层340可具有与可在第一示例性结构中使用的任何含氢金属层140L相同的材料成分和相同的厚度范围。随后，可以执行图12A至图17B的处理步骤，以提供图12A至图17B所示的第二示例性结构的第四配置。
参考图12A至图18B及相关附图，根据本发明的实施例，提供一种半导体器件，其包括位于介电材料层20上的半导体金属氧化物层30，包括源极区32、漏极区38、以及位于源极区32与漏极区38之间的沟道区35；含氢金属层40位于沟道区35的表面，包括原子百分比至少为90％的至少一种选自铂、铱、锇和钌的金属，并且包括氢原子以及位于含氢金属层40上的栅电极50。
在一个实施例中，半导体器件包括介电扩散阻挡间隔件56，该介电扩散阻挡间隔件56包括氢扩散阻挡材料并且接触并横向围绕含氢金属层40和栅电极50。
在一个实施例中，半导体器件包括可渗透介电间隔件456，该可渗透介电间隔件456包括氢可渗透介电材料并且接触并横向围绕栅电极50和含氢金属层40；以及介电扩散阻挡间隔件56，其包括氢扩散阻挡材料并且接触并横向围绕可渗透介电间隔件456。
在一个实施例中，半导体器件包括：嵌入介电材料层20内的背侧栅电极350；背侧含氢金属层340，包括至少一种附加金属，其选自铂、铱、锇和钌，其原子百分比为至少90％，并且包括原子百分比为0.001％至10％的氢原子，并且位于沟道区35的底表面和背侧栅电极350之间。至少一种附加金属可以与含氢金属层40的至少一种金属相同或不同。
在一个实施例中，半导体器件包括嵌入介电材料层20内并与沟道区35的背侧表面接触的背侧栅电极350。
参考图20，流程图图示了制造本公开第一实施例的存储器器件的方法的一般处理步骤。参考步骤2010以及图1和图2，介电材料层(例如连接通孔层级介电层110、第四线和通孔层级介电材料层640、任何其他互连层级介电层或浅沟槽隔离结构720)形成在衬底9上方。参见步骤2020和图3，材料层堆叠(126L、130、140L、158L)包括可以在介电材料层20上方形成的第一电极材料层126L、至少一个半导体金属氧化物材料层130L、至少一个含氢金属层140L和第二电极材料层158L。参考步骤2030和图4，材料层堆叠(126L、130、140L、158L)可以被图案化为包括第一电极126、存储器层堆叠(130、140)和第二电极158的至少一个柱结构。随后，可以执行图5至图11的处理步骤。
参考图21，流程图示出了本公开的第二实施例的制造半导体器件(其可以是存储器器件)的方法的一般处理步骤。参考步骤2110、图12A和图12B、图18A和图18B、以及图19A和图19B，在介电材料层20上形成半导体金属氧化物层30。参考步骤2120和图13A和图13B、图18A和图18B以及图19A和图19B，可以在半导体金属氧化物层30上方形成含氢金属层40和栅电极50。参考图14A和图14B、图18A和图18B以及图19A和图19B，可以在半导体金属氧化物层30中形成源极区32和漏极区38。随后，可以执行图14A至图19B的附加处理步骤。
参考图22，流程图示出了用于操作本公开的半导体器件的一般步骤，半导体器件可以是第一示例性结构和第二示例性结构中的任一个。参考步骤2210以及图6至图11和图15A至图19B，半导体器件包括在第一电极(126或32)和第二电极(158或38)之间的层堆叠{(130,140)或(30,40)}，其中层堆叠包括至少一个半导体金属氧化物层(130或30)，并且在介电材料层{(110或640)或20}上提供至少一个含氢金属层(140或40)。在第二示例性结构中，源极区32用作第一电极，漏极区用作第二电极。至少一个含氢金属层(140或40)中的每个层包括选自铂、铱、锇和钌的至少一种金属，其原子百分比为至少90％，并且包括原子百分比在从0.001％到10％范围内的氢原子。
参考步骤2220，可以通过跨第一电极126和第二电极158或跨位于至少一个含氢金属层40以及第一电极(包括源极区32)和第二电极(包括漏极区38)中的一个上的栅电极50施加编程脉冲，将半导体器件编程为氢化状态或脱氢状态。氢化状态是至少一个半导体金属氧化物层(130、30)浸渍有氢原子的状态，脱氢状态是至少一个半导体金属氧化物层(130、30)是贫氢的状态。参考步骤2230，可以通过在测量偏置条件下测量第一电极(126或32)和第二电极(158或38)之间的测量电流路径的电导来确定半导体器件的存储器状态。
在第一实施例中，测量沿着垂直于层堆叠半导体金属氧化物内每对相邻层之间的每个界面的方向延伸穿过层堆叠(130，140)内的每个层的电流路径。可以使用读出放大器来测量测量电流的幅度并确定存储器单元150的存储器状态。在一个实施例中，将半导体器件编程到氢化状态包括将具有第一极性的第一编程脉冲相对于第一电极126施加到第二电极158，并且将半导体器件编程到脱氢状态包括将具有与第一极性相反的第二极性的第二编程脉冲相对于第一电极126施加到第二电极158。
在第二实施例中，至少一个半导体金属氧化物层包括半导体金属氧化物层30，该半导体金属氧化物层30包括源极区32(作为第一电极)、漏极区38(作为第二电极)和位于源极区32和漏极区38之间的沟道区35。第一电极包括源极区32，第二电极包括漏极区38。导电路径沿着平行于沟道区35和与沟道区35接触的至少一个含氢金属层40之间的界面的方向延伸穿过沟道区35。可以使用感测放大器来测量测量电流的大小并确定半导体器件的存储器状态，半导体器件包括具有可变阈值电压的场效应晶体管，该阈值电压由沟道区35中的氢层级调制。
在一个实施例中，将半导体器件编程到氢化状态包括将具有第一极性的第一编程脉冲相对于第一电极(包括源极区32)和第二电极(包括漏极区38)中的一个(或两个)施加到栅电极50；将半导体器件编程到脱氢状态包括相对于第一电极和第二电极中的一个(或两者)将具有与第一极性相反的第二极性的第二编程脉冲施加到栅电极50。
本公开的各种实施例提供使用氢介导的阈值电压调制的半导体金属氧化物存储器器件。具体地，至少一个半导体金属氧化物层(130、30)中的氢量决定了至少一个半导体金属氧化物层(130、30)的电导率，并为半导体金属氧化物存储器器件提供氢介导的阈值电压。流过至少一个半导体金属氧化物层(130、30)的电流可以高于或低于预定阈值水平，这取决于至少一个半导体金属氧化物层(130、30)是处于氢化状态还是处于脱氢状态。因此，至少一个半导体金属氧化物层(130、30)可以以非易失性和可逆方式编码位。本公开的器件可以提供具有长寿命的非易失性存储器器件。
在一些实施例中，一种存储器器件，包括：第一电极；存储器层堆叠，位于第一电极上且包括至少一个半导体金属氧化物层和至少一个含氢金属层，含氢金属层包括原子百分比至少为90％的选自铂、铱、锇和钌中的至少一种金属并包括氢原子；以及第二电极，位于存储器层堆叠上方。
在上述存储器器件中，还包括：第一金属互连结构，嵌入在第一介电材料层内并接触第一电极的底面；和第二金属互连结构，嵌入在第二介电材料层内并接触第二电极的顶面的。
在上述存储器器件中，还包括：半导体衬底，位于第一介电材料层下方；和场效应晶体管，位于半导体衬底上，其中，第一电极或第二电极通过位于半导体衬底和第一介电材料层之间的附加金属互连结构电连接到场效应晶体管中的一个。
在上述存储器器件中，至少一个半导体金属氧化物层中的每个接触至少一个含氢金属层中的相应一个的水平表面。
在上述存储器器件中，存储器层堆叠包括相互接触的单个半导体金属氧化物层和单个含氢金属层；单个半导体金属氧化物层接触第一电极和第二电极中的一个；和单个含氢金属层接触第一电极和第二电极中的另一个，其中，单个含氢金属层包括原子百分比低于10％的氢原子。
在上述存储器器件中，至少一个含氢金属层包括多个含氢金属层；和至少一个半导体金属氧化物层中的一个接触多个含氢金属层中的两个。
在上述存储器器件中，存储器层堆叠包括至少两个含氢金属层和至少两个半导体金属氧化物层的交错层堆叠。
在上述存储器器件中，第一电极、存储器层堆叠和第二电极的组合包括具有柱结构，柱结构的顶面是第二电极的顶面、底面是第一电极的底面、并且侧壁在第二电极的顶面的外围和第一电极的底面的外围之间笔直延伸。
在上述存储器器件中，还包括介电扩散阻挡间隔件，包括氢扩散阻挡材料并且横向围绕的接触柱结构。
在上述存储器器件中，还包括：可渗透介电间隔件，包括可渗氢渗透介电材料并且横向围绕的接触柱结构；和介电扩散阻挡间隔件，包括氢扩散阻挡材料并且横向围绕的接触可渗透介电间隔件。
在一些实施例中，一种半导体器件，包括：半导体金属氧化物层，位于介电材料层上，并且包括源极区、漏极区和位于源极区与漏极区之间的沟道区；含氢金属层，位于沟道区的表面上，并且包括原子百分比至少为90％的选自铂、铱、锇和钌中的至少一种金属并包括氢原子；以及栅电极，位于含氢金属层上。
在上述半导体器件中，还包括介电扩散阻挡间隔件，介电扩散阻挡间隔件包括氢扩散阻挡材料并且横向围绕的接触含氢金属层和栅电极。
在上述半导体器件中，还包括：可渗透介电间隔件，包括可渗氢渗透介电材料并且横向围绕的接触栅电极和含氢金属层；和介电扩散阻挡间隔件，包括氢扩散阻挡材料并且横向围绕的接触可渗透介电间隔件。
在上述半导体器件中，还包括：背侧栅电极，嵌入在介电材料层内；和背侧含氢金属层，包括原子百分比至少为90％的选自铂、铱、锇和钌中的至少一种附加金属并包括原子百分比低于10％的氢原子，并且位于沟道区的底面和背侧栅电极之间，其中，至少一种附加金属与含氢金属层的至少一种金属相同或不同。
在上述半导体器件中，还包括嵌入在介电材料层内并与沟道区的背侧表面接触的背侧栅电极。
在一些实施例中，一种操作半导体器件的方法，包括：提供包括位于第一电极和第二电极之间的层堆叠的半导体器件，其中，层堆叠包括至少一个半导体金属氧化物层和位于介电材料层上方的至少一个含氢金属层，其中，至少一个含氢金属层中的每个包括原子百分比至少为90％的选自铂、铱、锇和钌中的至少一种金属并包括氢原子；通过跨第一电极和第二电极或者跨位于至少一个含氢金属层以及第一电极和第二电子中的一个上的栅电极施加编程脉冲，将半导体器件编程为氢化状态或脱氢状态，其中，氢化状态是其中至少一个半导体金属氧化物层被氢原子浸渍的状态，并且其中，脱氢状态是其中至少一个半导体金属氧化物层是贫氢的状态；以及通过在测量偏置条件下测量第一电极和第二电极之间的测量电流路径的电导来确定半导体器件的存储器状态。
在上述方法中，测量电流路径沿着垂直于层堆叠内的每个相邻层对之间的每个界面的方向延伸穿过层堆叠内的每个层。
在上述方法中，将半导体器件编程为氢化状态包括向第二电极相对于第一电极施加具有第一极性的第一编程脉冲；和
将半导体器件编程为脱氢状态包括向第二电极相对于第一电极施加具有与第一极性相反的第二极性的第二编程脉冲。
在上述方法中，至少一个半导体金属氧化物层包括含有源极区、漏极区以及位于源极区与漏极区之间的沟道区的半导体金属氧化物层；第一电极包括源极区，并且第二电极包括漏极区；和测量电流路径沿着平行于沟道区与至少一个含氢金属层之间的界面的方向延伸穿过沟道区，至少一个含氢金属层与沟道区接触。
在上述方法中，将半导体器件编程为氢化状态包括向栅电极施加相对于第一电极和第二电极中的一个具有第一极性的第一编程脉冲；和将半导体器件编程为脱氢状态包括向第一电极和第二电极中的一个的栅电极施加具有与第一极性相反的第二极性的第二编程脉冲。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
第一电极；
存储器层堆叠，位于所述第一电极上且包括至少一个半导体金属氧化物层和至少一个含氢金属层，所述含氢金属层包括原子百分比至少为90％的选自铂、铱、锇和钌中的至少一种金属并包括氢原子；以及
第二电极，位于所述存储器层堆叠上方。
2.根据权利要求1所述的存储器器件，还包括：
第一金属互连结构，嵌入在第一介电材料层内并接触所述第一电极的底面；和
第二金属互连结构，嵌入在第二介电材料层内并接触第二电极的顶面的。
3.根据权利要求2所述的存储器器件，还包括：
半导体衬底，位于所述第一介电材料层下方；和
场效应晶体管，位于所述半导体衬底上，其中，所述第一电极或所述第二电极通过位于所述半导体衬底和所述第一介电材料层之间的附加金属互连结构电连接到所述场效应晶体管中的一个。
4.根据权利要求1所述的存储器器件，其中，所述至少一个半导体金属氧化物层中的每个接触所述至少一个含氢金属层中的相应一个的水平表面。
5.根据权利要求1所述的存储器器件，其中：
所述存储器层堆叠包括相互接触的单个半导体金属氧化物层和单个含氢金属层；
所述单个半导体金属氧化物层接触所述第一电极和所述第二电极中的一个；和
所述单个含氢金属层接触所述第一电极和所述第二电极中的另一个，其中，单个含氢金属层包括原子百分比低于10％的氢原子。
6.根据权利要求1所述的存储器器件，其中：
所述至少一个含氢金属层包括多个含氢金属层；和
所述至少一个半导体金属氧化物层中的一个接触所述多个含氢金属层中的两个。
7.根据权利要求1所述的存储器器件，其中，所述存储器层堆叠包括至少两个含氢金属层和至少两个半导体金属氧化物层的交错层堆叠。
8.根据权利要求1所述的存储器器件，其中，所述第一电极、所述存储器层堆叠和所述第二电极的组合包括具有柱结构，所述柱结构的顶面是所述第二电极的顶面、底面是所述第一电极的底面、并且侧壁在所述第二电极的所述顶面的外围和所述第一电极的所述底面的外围之间笔直延伸。
9.一种半导体器件，包括：
半导体金属氧化物层，位于介电材料层上，并且包括源极区、漏极区和位于所述源极区与所述漏极区之间的沟道区；
含氢金属层，位于所述沟道区的表面上，并且包括原子百分比至少为90％的选自铂、铱、锇和钌中的至少一种金属并包括氢原子；以及
栅电极，位于所述含氢金属层上。
10.一种操作半导体器件的方法，包括：
提供包括位于第一电极和第二电极之间的层堆叠的半导体器件，其中，所述层堆叠包括至少一个半导体金属氧化物层和位于介电材料层上方的至少一个含氢金属层，其中，所述至少一个含氢金属层中的每个包括原子百分比至少为90％的选自铂、铱、锇和钌中的至少一种金属并包括氢原子；
通过跨所述第一电极和所述第二电极或者跨位于所述至少一个含氢金属层以及所述第一电极和所述第二电子中的一个上的栅电极施加编程脉冲，将所述半导体器件编程为氢化状态或脱氢状态，其中，所述氢化状态是其中所述至少一个半导体金属氧化物层被氢原子浸渍的状态，并且其中，所述脱氢状态是其中所述至少一个半导体金属氧化物层是贫氢的状态；以及
通过在测量偏置条件下测量所述第一电极和所述第二电极之间的测量电流路径的电导来确定所述半导体器件的存储器状态。
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