KR102593869B1 - 수소 매개 임계 전압 변조를 사용하는 반도체성 금속 산화물 메모리 디바이스 및 그것을 형성하기 위한 방법 - Google Patents

수소 매개 임계 전압 변조를 사용하는 반도체성 금속 산화물 메모리 디바이스 및 그것을 형성하기 위한 방법 Download PDF

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Abstract

제1 전극, 적어도 하나의 반도체성 금속 산화물 층 및 적어도 하나의 수소 함유 금속 층을 포함하는 메모리 층 스택, 및 제2 전극을 포함할 수도 있는 메모리 디바이스가 제공된다. 소스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체성 금속 산화물 층, 채널 영역의 표면 상에 위치되는 수소 함유 금속 층, 및 수소 함유 금속 층 상에 위치되는 게이트 전극을 포함할 수도 있는 반도체 디바이스가 제공된다. 각각의 수소 함유 금속 층은 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속을 적어도 90 %인 원자 백분율로 포함할 수도 있고, 수소 원자를 0.001 %에서부터 10 %까지의 범위 내의 원자 백분율로 포함할 수도 있다. 수소 원자는, 저항률을 변경하기 위해 그리고 메모리 비트를 인코딩하기 위해, 각각의 반도체성 금속 산화물 층에 가역적으로 함침될 수도 있다.

Description

수소 매개 임계 전압 변조를 사용하는 반도체성 금속 산화물 메모리 디바이스 및 그것을 형성하기 위한 방법{SEMICONDUCTING METAL OXIDE MEMORY DEVICE USING HYDROGEN-MEDIATED THRESHOLD VOLTAGE MODULATION AND METHODS FOR FORMING THE SAME}
본 출원은 2020년 6월 29일자로 출원된 발명의 명칭이 "Novel IGZO Based Memory Element including a H Reservoir"인 미국 가출원 번호 제63/045,385호로부터의 우선권을 주장하는데, 그 전체 내용은 모든 목적을 위한 참조에 의해 본원에 통합된다.
반도체 디바이스가 더 작은 치수로 확장됨에 따라, 높은 내구성을 제공하고 낮은 동작 전력을 요구하는 새로운 타입의 반도체 메모리 셀이 소망되고 있다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 본 개시의 제1 실시형태에 따른, 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 트랜지스터, 유전체 재료 층 내에 임베딩되는 금속 인터커넥트 구조물, 및 연결 비아 레벨 유전체 층(connection-via-level dielectric layer)의 형성 이후의 제1 예시적인 구조물의 수직 단면도이다.
도 2는, 본 개시의 제1 실시형태에 따른, 연결 비아 구조물의 어레이의 형성 이후의 제1 예시적인 구조물의 수직 단면도이다.
도 3은, 본 개시의 제1 실시형태에 따른, 제1 전극 재료 층, 메모리 재료 층 스택, 및 제2 전극 재료 층의 형성 이후의 제1 예시적인 구조물의 수직 단면도이다.
도 4는, 본 개시의 제1 실시형태에 따른, 제1 전극, 메모리 층 스택, 및 제2 전극을 포함하는 필라 구조물(pillar structure)을 패턴화한 이후의 제1 예시적인 구조물의 수직 단면도이다.
도 5는, 본 개시의 제1 실시형태에 따른, 유전체 확산 배리어 스페이서(dielectric diffusion barrier spacer)의 형성 이후의 제1 예시적인 구조물의 수직 단면도이다.
도 6은, 본 개시의 제1 실시형태에 따른, 메모리 레벨 유전체 층(memory-level dielectric layer) 및 메모리 레벨 금속 인터커넥트 구조물(memory-level metal interconnect structure)의 형성 및 상단(top) 전극의 평탄화 이후의 제1 예시적인 구조물의 수직 단면도이다.
도 7은, 본 개시의 제1 실시형태에 따른, 제1 예시적인 구조물의 제1 대안적 구성의 수직 단면도이다.
도 8은, 본 개시의 제1 실시형태에 따른, 제1 예시적인 구조물의 제2 대안적 구성의 수직 단면도이다.
도 9는, 본 개시의 제1 실시형태에 따른, 제1 예시적인 구조물의 제3 대안적 구성의 수직 단면도이다.
도 10은, 본 개시의 제1 실시형태에 따른, 제1 예시적인 구조물의 제4 대안적 구성의 수직 단면도이다.
도 11은, 본 개시의 제1 실시형태에 따른, 제1 예시적인 구조물의 제5 대안적 구성의 수직 단면도이다.
도 12a는, 본 개시의 제2 실시형태에 따른, 유전체 재료 층 위에 반도체성 금속 산화물 층(semiconducting metal oxide layer)을 형성한 이후의 제2 예시적인 구조물의 수직 단면도이다.
도 12b는 도 12a의 제2 예시적인 구조물의 탑 다운 뷰(top-down view)이다. 수직 평면 A-A'는 도 12a의 수직 단면도의 평면이다.
도 13a는, 본 개시의 제2 실시형태에 따른, 반도체성 금속 산화물 층 위에 수소 함유 금속 층 및 게이트 전극을 형성한 이후의 제2 예시적인 구조물의 수직 단면도이다.
도 13b는 도 13a의 제2 예시적인 구조물의 탑 다운 뷰이다. 수직 평면 A-A'는 도 13a의 수직 단면도의 평면이다.
도 14a는, 본 개시의 제2 실시형태에 따른, 유전체 확산 배리어 스페이서, 소스 영역, 및 드레인 영역의 형성 이후의 제2 예시적인 구조물의 수직 단면도이다.
도 14b는 도 14a의 제2 예시적인 구조물의 탑 다운 뷰이다. 수직 평면 A-A'는 도 14a의 수직 단면도의 평면이다.
도 15a는, 본 개시의 제2 실시형태에 따른, 소스 콘택 비아 구조물, 드레인 콘택 비아 구조물, 및 게이트 콘택 비아 구조물의 형성 이후의 제2 예시적인 구조물의 수직 단면도이다.
도 15b는 도 15a의 제2 예시적인 구조물의 탑 다운 뷰이다. 수직 평면 A-A'는 도 15a의 수직 단면도의 평면이다.
도 16a는, 본 개시의 제2 실시형태에 따른, 제2 예시적인 구조물의 제1 대안적 구성의 수직 단면도이다.
도 16b는 도 16a의 제2 예시적인 구조물의 제1 대안적 구성의 탑 다운 뷰이다. 수직 평면 A-A'는 도 16a의 수직 단면도의 평면이다.
도 17a는, 본 개시의 제2 실시형태에 따른, 제2 예시적인 구조물의 제2 대안적 구성의 수직 단면도이다.
도 17b는 도 17a의 제2 예시적인 구조물의 제2 대안적 구성의 탑 다운 뷰이다. 수직 평면 A-A'는 도 17a의 수직 단면도의 평면이다.
도 18a는, 본 개시의 제2 실시형태에 따른, 제2 예시적인 구조물의 제3 대안적 구성의 수직 단면도이다.
도 18b는 도 18a의 제2 예시적인 구조물의 제3 대안적 구성의 탑 다운 뷰이다. 수직 평면 A-A'는 도 18a의 수직 단면도의 평면이다.
도 19a는, 본 개시의 제2 실시형태에 따른, 제2 예시적인 구조물의 제4 대안적 구성의 수직 단면도이다.
도 19b는 도 19a의 제2 예시적인 구조물의 제4 대안적 구성의 탑 다운 뷰이다. 수직 평면 A-A'는 도 19a의 수직 단면도의 평면이다.
도 20은, 본 개시의 제1 실시형태에 따른, 메모리 디바이스를 제조하는 방법의 일반적인 프로세싱 단계를 예시하는 플로우차트이다.
도 21은, 본 개시의 제2 실시형태에 따른, 반도체 디바이스를 제조하는 방법의 일반적인 프로세싱 단계를 예시하는 플로우차트이다.
도 22는 본 개시의 반도체 디바이스를 동작시키기 위한 일반적인 단계를 예시하는 플로우차트이다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
V. Antonov 등등의 [The Solubility of Hydrogen in the Platinum Metals under High Pressure, Platinum Metals Rev., 1984, 28, (4), 158]에서 설명되는 바와 같은 네 개의 백금 금속 및 텅스텐의 것들을 제외하면, 모든 전이 금속의 수소화물이 성공적으로 합성되었다. "백금 금속"은 백금, 이리듐, 오스뮴 및 루테늄을 지칭한다. 백금 금속에 관련되는 한, 백금, 이리듐, 오스뮴 및 루테늄 수소화물을 합성하려는 시도가 부족했던 것이 아니라, 백금 금속을 합성할 능력이 없다는 것은, 백금 금속의 그들의 격자 안으로의 수소의 낮은 레벨의 수용 가능성에 기인한다. 수소 흡수에 대한 이러한 비활성 또는 저항성은, 금속에서 용해되는 수소의 화학적 전위가 매우 높을 수도 있지만, 수소 가스의 동등한 높은 외부 압력에 대응하는 수소의 용해도가 일반적으로 매우 낮다는 사실에 의해 특성 묘사된다.
따라서, 수소 원자는 수소화물을 형성하지 않은 상태로 백금 금속(즉, 백금, 이리듐, 오스뮴 및 루테늄) 내에 존재할 수도 있다. 본 개시의 실시형태는, 반도체성 금속 산화물 층에 인접한 백금, 이리듐, 오스뮴, 및/또는 루테늄을 포함하는 수소 함유 금속 층에서 수소가 상대적으로 높은 원자 농도로 저장될 수도 있다는 것을 인식한다. 수소는 반도체성 금속 산화물 층에 가역적으로 삽입될 수도 있고, 및/또는 그로부터 추출될 수도 있다. 수소 원자는 반도체성 금속 산화물 재료의 간극 위치(interstitial site) 안으로 혼입될(incorporated) 수도 있다. 수소 원자는 얕은 도너(donor)로서 역할을 할 수도 있고, 그에 의해, 반도체성 금속 산화물 재료의 임계 전압을 낮출 수도 있다.
수소 함유 금속 층과 반도체성 금속 산화물 층의 스택이 두 전극 사이에서 제공될 수도 있거나, 또는 트랜지스터 구성에서 제공될 수도 있다. 전류는 수소 함유 금속 층과 반도체성 금속 산화물 층 사이의 계면으로 수직으로 흐를 수도 있다. 전류는 반도체성 금속 산화물 층에 혼입되는 수소의 양에 의존하는 가변 전도도를 가질 수도 있다. 대안적으로, 전류는, 수소 함유 금속 층에 대한 게이트 전압의 인가시 반도체성 산화물 층에 혼입되는 수소의 양에 의해 결정되는 상이한 임계 전압을 가지고 반도체성 금속 산화물 층 내에서 평면 내 방향(in-plane direction)을 따라 흐를 수도 있다. 이제, 본 개시의 다양한 양태가 첨부의 도면을 참조하여 상세하게 설명된다.
도 1을 참조하면, 본 개시의 제1 실시형태에 따른 제1 예시적인 구조물이 예시된다. 제1 예시적인 구조물은, 단결정 실리콘 기판과 같은 반도체 기판 상에서 형성되는 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 및 유전체 재료 층에서 형성되는 금속 인터커넥트 구조물을 포함한다. 구체적으로, 제1 예시적인 구조물은 상업적으로 이용 가능한 실리콘 웨이퍼와 같은 반도체 기판일 수도 있는 기판(9)을 포함한다. 실리콘 산화물과 같은 유전체 재료를 포함하는 얕은 트렌치 분리 구조물(720)이 기판(9)의 상부(upper) 부분에서 형성될 수도 있다. p 타입 웰 및 n 타입 웰과 같은 적절한 도핑된 반도체 웰이, 얕은 트렌치 분리 구조물(720)의 일부에 의해 횡방향에서 둘러싸이는 각각의 영역 내에서 형성될 수도 있다. 전계 효과 트랜지스터가 기판(9)의 상단 표면 위에 형성될 수도 있다. 예를 들면, 각각의 전계 효과 트랜지스터는 소스 영역(732), 드레인 영역(738), 소스 영역(732)과 드레인 영역(738) 사이에서 연장되는 기판(9)의 표면 부분을 포함하는 반도체 채널(735), 및 게이트 구조물(750)을 포함할 수도 있다. 각각의 게이트 구조물(750)은 게이트 유전체(752), 게이트 전극(754), 게이트 캡 유전체(758), 및 유전체 게이트 스페이서(756)를 포함할 수도 있다. 소스 측 금속 반도체 합금 영역(742)이 각각의 소스 영역(732) 상에서 형성될 수도 있고, 드레인 측 금속 반도체 합금 영역(748)이 각각의 드레인 영역(738) 상에서 형성될 수도 있다.
일반적으로, 전계 효과 트랜지스터는 반도체 기판 상에서 형성될 수도 있고, 후속하여 형성될 메모리 디바이스의 전극은, 인터커넥트 레벨 유전체 재료 층(interconnect-level dielectric material layer) 내에서 반도체 기판 위에 형성되는 금속 인터커넥트 구조물을 통해 전계 효과 트랜지스터 중의 각각의 전계 효과 트랜지스터에 전기적으로 연결될 수도 있다. 예를 들면, 제1 예시적인 구조물은, 메모리 엘리먼트의 어레이가 후속하여 형성되는 메모리 어레이 영역(100), 및 메모리 엘리먼트의 어레이의 동작을 지원하는 로직 디바이스가 형성되는 주변장치 영역(peripheral region; 200)을 포함할 수도 있다. 하나의 실시형태에서, 메모리 어레이 영역(100) 내의 디바이스(예컨대 전계 효과 트랜지스터)는, 후속하여 형성될 메모리 셀의 저부(bottom) 전극에 대한 액세스를 제공하는 저부 전극 액세스 트랜지스터를 포함할 수도 있다. 후속하여 형성될 메모리 셀의 상단 전극에 대한 액세스를 제공하는 상단 전극 액세스 트랜지스터는 이 프로세싱 단계에서 주변장치 영역(200)에서 형성될 수도 있다. 주변장치 영역(200) 내의 디바이스(예컨대 전계 효과 트랜지스터)는 후속하여 형성될 메모리 셀의 어레이를 동작시키는 데 필요한 기능을 제공할 수도 있다. 구체적으로, 주변장치 영역 내의 디바이스는 메모리 셀의 어레이의 프로그래밍 동작, 소거 동작, 및 감지(읽기) 동작을 제어하도록 구성될 수도 있다. 예를 들면, 주변장치 영역 내의 디바이스는 감지 회로부(circuitry) 및/또는 상단 전극 바이어스 회로부를 포함할 수도 있다. 기판(9)의 상단 표면 상에서 형성되는 디바이스는 상보형 금속 산화물 반도체(CMOS) 트랜지스터 및 옵션 사항으로(optionally) 추가적인 반도체 디바이스(예컨대, 저항기, 다이오드, 커패시터, 등등)를 포함할 수도 있으며, 일괄적으로 CMOS 회로부(700)로 지칭된다.
유전체 재료 층에 임베딩되는 다양한 금속 인터커넥트 구조물이 기판(9) 및 디바이스(예컨대 전계 효과 트랜지스터) 위에 후속하여 형성될 수도 있다. 유전체 재료 층은, 예를 들면, 콘택 레벨 유전체 재료 층(601), 제1 금속 라인 레벨(metal-line-level) 유전체 재료 층(610), 제2 라인 및 비아 레벨(line-and-via-level) 유전체 재료 층(620), 제3 라인 및 비아 레벨 유전체 재료 층(630), 및 제4 라인 및 비아 레벨 유전체 재료 층(640)을 포함할 수도 있다. 금속 인터커넥트 구조물은 콘택 레벨 유전체 재료 층(601)에서 형성되는 디바이스 콘택 비아 구조물(612)을 포함할 수도 있고 CMOS 회로부(700)의 각각의 컴포넌트, 제1 금속 라인 레벨 유전체 재료 층(610)에서 형성되는 제1 금속 라인 구조물(618), 제2 라인 및 비아 레벨 유전체 재료 층(620)의 하부 부분에서 형성되는 제1 금속 비아 구조물(622), 제2 라인 및 비아 레벨 유전체 재료 층(620)의 상부 부분에서 형성되는 제2 금속 라인 구조물(628), 제3 라인 및 비아 레벨 유전체 재료 층(630)의 하부 부분에서 형성되는 제2 금속 비아 구조물(632), 제3 라인 및 비아 레벨 유전체 재료 층(630)의 상부 부분에서 형성되는 제3 금속 라인 구조물(638), 제4 라인 및 비아 레벨 유전체 재료 층(640)의 하부 부분에서 형성되는 제3 금속 비아 구조물(642), 및 제4 라인 및 비아 레벨 유전체 재료 층(640)의 상부 부분에서 형성되는 제4 금속 라인 구조물(648)을 접촉시킬 수도 있다. 하나의 실시형태에서, 제2 금속 라인 구조물(628)은 메모리 엘리먼트의 어레이에 대한 소스 측 전력 공급부에 연결되는 소스 라인을 포함할 수도 있다. 소스 라인에 의해 제공되는 전압은 메모리 어레이 영역(100)에서 제공되는 액세스 트랜지스터를 통해 저부 전극에 인가될 수도 있다.
유전체 재료 층(601, 610, 620, 630, 640)의 각각은, 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기 실리케이트 유리, 비정질 플루오린화 탄소(amorphous fluorinated carbon), 이들의 다공성 변이체(variant), 또는 이들의 조합과 같은 유전체 재료를 포함할 수도 있다. 금속 인터커넥트 구조물(612, 618, 622, 628, 632, 638, 642, 648)의 각각은, 금속 라이너 층(예컨대, 금속 질화물 또는 금속 탄화물(metallic carbide)) 및 금속 충전 재료의 조합일 수도 있는 적어도 하나의 전도성 재료를 포함할 수도 있다. 각각의 금속 라이너 층은 TiN, TaN, WN, TiC, TaC, 및 WC를 포함할 수도 있고, 각각의 금속 충전 재료 부분은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금, 및/또는 이들의 조합을 포함할 수도 있다. 본 개시의 고려된 범위 내에 있는 다른 적절한 재료도 또한 사용될 수도 있다. 하나의 실시형태에서, 제1 금속 비아 구조물(622) 및 제2 금속 라인 구조물(628)은 듀얼 다마신 프로세스(dual damascene)에 의해 통합된 라인 및 비아 구조물로서 형성될 수도 있고, 제2 금속 비아 구조물(632) 및 제3 금속 라인 구조물(638)은 통합된 라인 및 비아 구조물로서 형성될 수도 있고, 및/또는 제3 금속 비아 구조물(642) 및 제4 금속 라인 구조물(648)은 통합된 라인 및 비아 구조물로서 형성될 수도 있다. 본 개시가 제4 라인 및 비아 레벨 유전체 재료 층(640) 위에 메모리 셀의 어레이가 형성되는 실시형태를 사용하여 설명되지만, 메모리 셀의 어레이가 상이한 금속 인터커넥트 레벨에서 형성될 수도 있는 실시형태가 본원에서 명시적으로 고려된다.
유전체 재료 층(601, 610, 620, 630, 640)은 후속하여 형성될 메모리 셀의 어레이에 비해 더 낮은 레벨에 위치된다. 그러한 만큼, 유전체 재료 층(601, 610, 620, 630, 640)은 본원에서 하위 레벨 유전체 층, 즉, 후속하여 형성될 메모리 셀 어레이에 비해 더 낮은 레벨에 위치되는 유전체 재료 층으로 지칭된다. 금속 인터커넥트 구조물(612, 618, 622, 628, 632, 638, 642, 648)은 본원에서 하위 레벨 금속 인터커넥트 구조물로 지칭된다. 금속 인터커넥트 구조물(612, 618, 622, 628, 632, 638, 642, 648)의 서브세트는, 하위 레벨 유전체 층에 임베딩되며 하위 레벨 유전체 층의 최상단(topmost) 표면을 포함하는 수평 평면 내에서 상단 표면을 갖는 하위 레벨 금속 라인(예컨대, 제4 금속 라인 구조물(648))을 포함한다. 일반적으로, 하위 레벨 유전체 층(601, 610, 620, 630, 640) 내의 금속 라인 레벨의 총 수는 1에서부터 10까지의 범위 내에 있을 수도 있다.
유전체 캡 층(108) 및 연결 비아 레벨 유전체 층(110)은 금속 인터커넥트 구조물 및 유전체 재료 층 위에 순차적으로 형성될 수도 있다. 예를 들면, 유전체 캡 층(108)은 제4 금속 라인 구조물(648)의 상단 표면 상에서 그리고 제4 라인 및 비아 레벨 유전체 재료 층(640)의 상단 표면 상에서 형성될 수도 있다. 유전체 캡 층(108)은 제4 금속 라인 구조물(648)과 같은 기저의(underlying) 금속 인터커넥트 구조물을 보호할 수도 있는 유전체 캐핑 재료(dielectric capping material)를 포함한다. 하나의 실시형태에서, 유전체 캡 층(108)은, 높은 에칭 저항을 제공할 수도 있는 재료, 즉 유전체 재료를 포함할 수도 있고, 또한, 연결 비아 레벨 유전체 층(110)을 에칭하는 후속하는 이방성 에칭 프로세스 동안 에칭 정지 재료로서 기능할 수도 있다. 예를 들면, 유전체 캡 층(108)은 실리콘 탄화물 또는 실리콘 질화물을 포함할 수도 있고, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 5 nm에서부터 30 nm까지의 범위 내의 두께를 가질 수도 있다.
연결 비아 레벨 유전체 층(110)은 유전체 재료 층(601, 610, 620, 630, 640)에 대해 사용될 수도 있는 임의의 재료를 포함할 수도 있다. 예를 들면, 연결 비아 레벨 유전체 층(110)은 테트라에틸오르쏘실리케이트(tetraethylorthosilicate; TEOS)의 분해에 의해 퇴적되는 도핑된 실리케이트 유리 또는 도핑되지 않은 실리케이트 유리를 포함할 수도 있다. 연결 비아 레벨 유전체 층(110)의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 50 nm에서부터 200 nm까지의 범위 내에 있을 수도 있다. 유전체 캡 층(108) 및 연결 비아 레벨 유전체 층(110)은, 각각의 평면형 상단 표면 및 메모리 어레이 영역(100) 및 주변장치 영역(200) 전체에 걸쳐 연장되는 각각의 평면형 저부 표면을 구비하는 평면 블랭킷(패턴화되지 않은) 층으로서 형성될 수도 있다.
도 2를 참조하면, 비아 공동(via cavity)이 연결 비아 레벨 유전체 층(110) 및 유전체 캡 층(108)을 통해 형성될 수도 있다. 예를 들면, 포토레지스트 층(도시되지 않음)은 연결 비아 레벨 유전체 층(110) 위에 도포될 수도 있고, 제4 금속 라인 구조물(648) 중의 각각의 제4 금속 라인 구조물(648) 위에 놓이는 메모리 어레이 영역(100)의 영역 내에서 개구를 형성하도록 패턴화될 수도 있다. 연결 비아 레벨 유전체 층(110) 및 유전체 캡 층(108)을 통해 포토레지스트 층에서의 패턴을 전사하기 위해 이방성 에칭이 수행될 수도 있다. 이방성 에칭 프로세스에 의해 형성되는 비아 공동은, 저부 전극 연결 비아 구조물이 후속하여 하부 전극 콘택 비아 공동(lower-electrode-contact via cavity)에서 형성되기 때문에, 하부 전극 콘택 비아 공동으로서 본원에서 지칭된다. 하부 전극 콘택 비아 공동은 (수직 방향에 대해) 1 도에서부터 10 도까지의 범위 내의 테이퍼 각도(taper angle)를 갖는 테이퍼 형상의 측벽(tapered sidewall)을 구비할 수도 있다. 제4 금속 라인 구조물(648)의 상단 표면은 각각의 하부 전극 콘택 비아 공동의 저부에서 물리적으로 노출될 수도 있다. 포토레지스트 층은, 예를 들면, 애싱(ashing)에 의해, 후속하여 제거될 수도 있다.
금속 배리어 층은 재료 층으로 형성될 수도 있다. 금속 배리어 층은, 제4 금속 라인 구조물(648)의 물리적으로 노출된 상단 표면, 하부 전극 콘택 비아 공동의 테이퍼 형상의 측벽, 및 관통하는 어떠한 구멍도 없는 연결 비아 레벨 유전체 층(110)의 상단 표면을 피복할 수도 있다. 금속 배리어 층은 TiN, TaN, 및/또는 WN과 같은 전도성 금속 질화물을 포함할 수도 있다. 본 개시의 고려된 범위 내에 있는 다른 적절한 재료도 또한 사용될 수도 있다. 금속 배리어 층의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 3 nm에서부터 20 nm까지의 범위 내에 있을 수도 있다.
텅스텐 또는 구리와 같은 금속 충전 재료는, 하부 전극 콘택 비아 공동의 나머지 볼륨에서 퇴적될 수도 있다. 다른 적절한 금속 충전 재료는 본 개시의 고려되는 범위 내에 있다. 연결 비아 레벨 유전체 층(110)의 최상단 표면을 포함하는 수평 평면 위에 놓이는 금속 충전 재료 및 금속 배리어 층의 부분은, 형성하기 위해 화학적 기계적 평탄화와 같은 평탄화 프로세스에 의해 제거될 수도 있다. 각각의 비아 공동 내에 위치되는 금속 충전 재료의 각각의 나머지 부분은 금속 비아 충전 재료 부분(124)을 포함한다. 각각의 비아 공동 내의 금속 배리어 층의 각각의 나머지 부분은 금속 배리어 층(122)을 포함한다. 금속 배리어 층(122) 및 비아 공동을 충전하는 금속 비아 충전 재료 부분(124)의 각각의 조합은 연결 비아 구조물(122, 124)을 구성한다. 연결 비아 구조물(122, 124)의 어레이는 기저의 금속 인터커넥트 구조물 상의 연결 비아 레벨 유전체 층(110)에서 형성될 수도 있다. 연결 비아 구조물(122, 124)의 어레이는 제4 금속 라인 구조물(648)의 서브세트의 상단 표면과 접촉할 수도 있다. 일반적으로, 연결 비아 구조물(122, 124)의 어레이는, 하위 레벨 유전체 층(601, 610, 620, 630, 640)의 최상단 레벨에 위치되는 하위 레벨 금속 라인의 서브세트의 상단 표면과 접촉한다. 하나의 실시형태에서, 연결 비아 구조물(122, 124)의 어레이는, 후속하여 형성될 각각의 메모리 셀의 제1 전극에 전기적 연결을 제공하는 제1 금속 인터커넥트 구조물로서 사용될 수도 있다.
대안적으로, 유전체 캡 층(108), 연결 비아 레벨 유전체 층(110), 및 연결 비아 구조물(122, 124)의 어레이의 형성은 생략될 수도 있고, 라인 및 비아 레벨 유전체 층에서 또는 라인 레벨 유전체 층에서 임베딩되는 금속 라인 구조물의 서브세트는, 후속하여 형성될 각각의 메모리 셀의 제1 전극에 전기적 연결을 제공하는 제1 금속 인터커넥트 구조물로서 사용될 수도 있다. 예를 들면, 제4 라인 및 비아 레벨 유전체 재료 층(640)에서 임베딩되며 메모리 어레이 영역(100)에서 위치되는 제4 금속 라인 구조물(648)의 서브세트는, 후속하여 형성될 각각의 메모리 셀의 제1 전극에 전기적 연결을 제공하는 제1 금속 인터커넥트 구조물로서 사용될 수도 있다. 일반적으로, 후속하여 형성될 각각의 메모리 셀의 제1 전극(예컨대, 저부 전극)에 전기적 연결을 제공하도록 구성되는 제1 금속 인터커넥트 구조물이 제공될 수도 있다. 제1 금속 인터커넥트 구조물은 금속 라인(예컨대, 공통 수평 방향을 따라 연장되는 금속 라인의 일차원 주기적 어레이)으로서 제공될 수도 있거나, 또는 연결 비아 구조물(122, 124)의 이차원 어레이와 같은 금속 비아 구조물로서 제공될 수도 있다. 일반적으로, 각각의 제1 금속 인터커넥트 구조물은 제1 유전체 재료 층 예컨대 연결 비아 레벨 유전체 층(110)(연결 비아 구조물(122, 124)의 이차원 어레이가 사용되는 실시형태에서), 금속 라인(예컨대 제4 라인 및 비아 레벨 유전체 재료 층(640))을 임베딩하는 유전체 재료 층 내에서 임베딩될 수도 있다. 제1 전극의 각각의 저부 표면은, 제1 금속 인터커넥트 구조물 중의 각각의 제1 금속 인터커넥트 구조물의 상단 표면 상에서 후속하여 형성될 수도 있다.
제1 유전체 재료 층으로서 연결 비아 레벨 유전체 층(110)이 사용되고 제1 금속 인터커넥트 구조물로서 연결 비아 구조물(122, 124)의 어레이가 사용되는 실시형태를 사용하여 본 개시가 설명되지만, 상이한 레벨에 위치되는 비아 구조물의 어레이 또는 금속 라인의 어레이가 제1 금속 인터커넥트 구조물로서 사용되는 실시형태가 본원에서 명시적으로 고려된다.
도 3을 참조하면, 연결 비아 구조물(122, 124)의 어레이를 임베딩하는 제1 유전체 재료 층(예컨대, 연결 비아 레벨 유전체 층(110))의 상단 표면 위에 제1 전극 재료 층(126L), 메모리 재료 층 스택(130L, 140L), 및 제2 전극 재료 층(158L)이 순차적으로 퇴적될 수도 있다.
제1 전극 재료 층(126L)은 전도성 금속 질화물 재료 및/또는 원소 금속(elemental metal) 및/또는 금속간 합금(intermetallic alloy)을 포함할 수도 있고 및/또는 본질적으로 이들로 구성될 수도 있다. 전도성 금속 질화물 재료는, 수소의 확산을 차단할 수도 있는 금속 확산 배리어 재료를 포함할 수도 있다. 예를 들면, 제1 전극 재료 층(126L)에 대해 사용될 수도 있는 전도성 금속 질화물 재료는 TiN, TaN, 또는 WN을 포함한다. 제1 전극 재료 층(126L)에 대해 사용될 수도 있는 원소 금속은 W, Ta, Re, Nb, Mb, Ru, Co, 및 Ni를 포함하지만, 그러나 이들로 제한되지는 않는다. 일반적으로, 수소 확산에 대한 내성이 있는 원소 금속이 제1 전극 재료 층(126L)에 대해 사용될 수도 있다. 하나의 실시형태에서, 섭씨 2,000 도보다 더 높은 융점(melting point)을 갖는 내화성 금속이 제1 전극 재료 층(126L)에 대해 사용될 수도 있다. 일반적으로, 높은 융점을 갖는 원소 금속은 원자 사이의 상대적으로 단단한 결합에 기인하여 가스에 대해 낮은 벌크 확산 계수를 제공하는 경향이 있다.
제1 전극 재료 층(126L)은 물리적 증착(physical vapor deposition) 또는 화학적 증착(chemical vapor deposition)에 의해 퇴적될 수도 있다. 제1 전극 재료 층(126L)의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 1 nm에서부터 100 nm까지의, 예컨대 2 nm에서부터 50 nm까지의 및/또는 4 nm에서부터 20 nm까지의 범위 내에 있을 수도 있다. 제1 전극 재료 층(126L)으로서 다수의 금속 층의 스택이 사용될 수도 있다.
메모리 재료 층 스택(130L, 140L)은 적어도 하나의 반도체성 금속 산화물 재료 층(130L) 및 적어도 하나의 수소 함유 금속 층(140L)을 포함한다. 일반적으로, 적어도 하나의 반도체성 금속 산화물 재료 층(130L)은 단일의 반도체성 금속 산화물 재료 층(130L) 또는 적어도 하나의 수소 함유 금속 층(140L)에 의해 수직으로 떨어져 이격될 수도 있는 복수의 반도체성 금속 산화물 재료 층(130L)일 수도 있다. 적어도 하나의 수소 함유 금속 층(140L)은 단일의 수소 함유 금속 층(140L) 또는 적어도 하나의 반도체성 금속 산화물 재료 층(130L)에 의해 수직으로 떨어져 이격될 수도 있는 복수의 수소 함유 금속 층(140L)일 수도 있다. 하나의 실시형태에서, 단일의 반도체성 금속 산화물 재료 층(130L) 및 단일의 수소 함유 금속 층(140L)이 메모리 재료 층 스택(130L, 140L)에서 존재할 수도 있다. 이 실시형태에서, 단일의 수소 함유 금속 층(140L)은 단일의 반도체성 금속 산화물 재료 층(130L) 위에 놓일 수도 있거나 또는 아래에 있을 수도 있다. 다른 실시형태에서, 단일의 반도체성 금속 산화물 재료 층(130L) 및 두 개의 수소 함유 금속 층(140L)이 메모리 재료 층 스택(130L, 140L)에서 존재할 수도 있다. 이 실시형태에서, 단일의 반도체성 금속 산화물 재료 층(130L)은 두 개의 수소 함유 금속 층(140L) 사이에서 위치될 수도 있다. 또 다른 실시형태에서, 두 개의 반도체성 금속 산화물 재료 층(130L) 및 수소 함유 금속 층(140L)이 메모리 재료 층 스택(130L, 140L)에서 존재할 수도 있다. 이 실시형태에서, 단일의 수소 함유 금속 층(140L)은 두 개의 반도체성 금속 산화물 재료 층(130L) 사이에서 위치될 수도 있다. 여전히 다른 실시형태에서, 적어도 두 개의 반도체성 금속 산화물 재료 층(130L) 및 적어도 두 개의 수소 함유 금속 층(140L)이 메모리 재료 층 스택(130L, 140L)에서 존재할 수도 있다. 이 실시형태에서, 적어도 두 개의 반도체성 금속 산화물 재료 층(130L) 및 적어도 두 개의 수소 함유 금속 층(140L)은 수직으로 교대하는 시퀀스로 배열될 수도 있는데, 이 경우, 층의 각각의 수직으로 이웃하는 쌍은 각각의 반도체성 금속 산화물 재료 층(130L) 및 각각의 수소 함유 금속 층(140L)을 포함한다.
각각의 반도체성 금속 산화물 재료 층(130L)은 반도체성 금속 산화물 재료, 즉, 전기적 도펀트(이것은 p 타입 도펀트 또는 n 타입 도펀트일 수도 있음)로 적절히 도핑되면, 1.0 S/m에서부터 1.0×105 S/m까지의 범위 내의 전기 전도성을 제공할 수 있는 금속 산화물 재료를 포함한다. 고유(intrinsic) 상태에서 또는 낮은 레벨의 전기 도핑 조건 하에서, 반도체성 금속 산화물 재료는 반도체성 또는 절연성일 수도 있고, 일반적으로 1.0×10-10 S/m에서부터 1.0×10 S/m까지의 범위 내의 전기 전도도를 가질 수도 있다. 적어도 하나의 반도체성 금속 산화물 재료 층(130L)에 대해 사용될 수도 있는 예시적인 반도체성 금속 산화물 재료는, 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 텅스텐 산화물, 인듐 아연 산화물, 인듐 주석 산화물, 갈륨 산화물, 인듐 산화물, 도핑된 아연 산화물, 도핑된 인듐 산화물, 도핑된 카드뮴 산화물, 및 이들로부터 유도되는 다양한 다른 도핑된 변이체를 포함하는, 그러나 이들로 제한되지는 않는다. 하나의 실시형태에서, 반도체성 금속 산화물 재료 층(130L)은 인듐 갈륨 아연 산화물을 포함할 수도 있다.
각각의 반도체성 금속 산화물 재료 층(130L)의 반도체성 금속 산화물 재료는, 예를 들면, 물리적 증착(즉, 스퍼터링)에 의해 퇴적될 수도 있다. 각각의 반도체성 금속 산화물 재료 층(130L)의 반도체성 금속 산화물 재료는 다결정 재료로서 퇴적될 수도 있거나, 또는 비정질 재료로서 퇴적될 수도 있고, 반도체성 금속 산화물 재료의 평균 입자 사이즈를 증가시키기 위해, 상승된 온도에서 다결정 재료로 후속하여 어닐링될 수도 있다. 각각의 반도체성 금속 산화물 재료 층(130L)의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 2 nm에서부터 100 nm까지의, 예컨대 4 nm에서부터 50 nm까지의 및/또는 6 nm에서부터 25 nm까지의 범위 내에 있을 수도 있다.
각각의 수소 함유 금속 층(140L)은 수소 원자 및 백금 금속(즉, 백금, 이리듐, 오스뮴, 루테늄, 또는 이들의 조합) 중 적어도 하나를 포함할 수도 있고, 및/또는 본질적으로 이들로 구성될 수도 있다. 백금 금속은 백금, 이리듐, 오스뮴 및 루테늄을 지칭하는데, 이들의 각각은 정상적인 수소화물 형성 조건 하에서, 예컨대 수소 분압(partial pressure)이 1kbar에서부터 50kbar까지의 범위 내에 있는 조건 하에서 금속 수소화물을 형성하지 않는다. 수소 함유 금속 층(140L)의 금속 성분은, 본질적으로, 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속으로 구성될 수도 있다. 하나의 실시형태에서, 수소 함유 금속 층(140L)의 금속 성분은, 본질적으로, 백금으로 구성될 수도 있다.
각각의 수소 함유 금속 층(140L)은 진공에서 또는 수소를 포함하는 환경에서 물리적 증착에 의해 형성될 수도 있다. 퇴적 프로세스 동안의 수소 분압은 물리적 증착 프로세스와 같은 퇴적 프로세스를 방해하지 않는 레벨에서 유지될 수도 있다. 하나의 실시형태에서, 각각의 수소 함유 금속 층(140L)의 퇴적 동안의 수소 분압은, 1.0×10-10 Torr에서부터 1.0×10-3 torr까지의 범위 내에 있을 수도 있다. 대안적으로, 수소 함유 금속 층(140L)은 수소가 없는 환경에서 또는 낮은 수소 압력 환경에서 퇴적될 수도 있고, 수소 함유 환경에서 상승된 온도에서 어닐링될 수도 있다. 이 실시형태에서, 어닐링 온도는 섭씨 200 도에서부터 섭씨 500 도까지의, 예컨대 섭씨 300 도에서부터 섭씨 400 도까지의 범위 내에 있을 수도 있고, 어닐링 프로세스 동안의 수소 분압은 100 mTorr에서부터 760 Torr까지의 범위 내에 있을 수도 있다. 대안적으로 또는 추가적으로, 수소가 없는 환경에서 또는 낮은 수소 압력 환경에서 백금, 이리듐, 오스뮴, 및 루테늄 중 적어도 하나를 퇴적한 이후 수소 원자가 각각의 수소 함유 금속 층(140L)에 주입될 수도 있다.
각각의 수소 함유 금속 층(140L)으로의 수소 혼입(incorporation)에 영향을 끼치는 다양한 프로세싱 파라미터는, 각각의 수소 함유 금속 층(140L)에서의 수소 원자의 원자 백분율이 0.001 %에서부터 10 %까지의, 예컨대 0.01 %에서부터 5 %까지의 및/또는 0.1 %에서부터 3 %까지의 범위 내에 있도록 선택될 수도 있다. 각각의 수소 함유 금속 층(140L)에서의 수소 원자의 원자 백분율에 영향을 끼치는 다양한 프로세싱 파라미터는, 수소 주입 프로세스 동안의 수소 원자의 선량(dose), 수소 함유 환경에서의 어닐링 프로세스 동안의 수소의 분압, 및 어닐링 프로세스의 온도 및 지속 기간을 포함하지만, 그러나 이들로 제한되지는 않는다. 하나의 실시형태에서, 수소 주입은 각각의 수소 함유 금속 층(140L)에서 수소의 높은 원자 백분율을 제공하기 위해 사용될 수도 있다. 이 실시형태에서, 각각의 수소 함유 금속 층(140L)은 수소 원자를 1.0 퍼센트를 초과하는 원자 백분율, 예컨대 1.0 퍼센트에서부터 10 %까지의 범위 내의 백분율로 포함할 수도 있다.
각각의 수소 함유 금속 층(140L)은 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속을 적어도 90 %인 원자 백분율로 포함할 수도 있고, 수소 원자를 수소의 혼입 이후 0.001 %에서부터 10 %까지의 범위 내의 원자 백분율로 포함할 수도 있다. 하나의 실시형태에서, 각각의 수소 함유 금속 층(140L)은 수소 원자를 수소의 혼입 이후 0.001 %에서부터 10 %까지의 범위 내의 원자 백분율로 포함할 수도 있고, 원자 백분율의 밸런스는 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속의 원자 백분율일 수도 있다. 하나의 실시형태에서, 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속은 백금일 수도 있다. 이 실시형태에서, 각각의 수소 함유 금속 층(140L)은 수소 원자를 수소의 혼입 이후 0.001 %에서부터 10 %까지의 범위 내의 원자 백분율로 포함할 수도 있고, 백금의 원자 백분율은 수소 원자의 원자 백분율의 밸런스일 수도 있다.
각각의 수소 함유 금속 층(140L)의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 2 nm에서부터 100 nm까지의, 예컨대, 4 nm에서부터 50 nm까지의 및/또는 6 nm에서부터 25 nm까지의 범위 내에 있을 수도 있다. 각각의 수소 함유 금속 층(140L)은 금속의 어떠한 수소화물, 즉, MH 화합물을 포함하지 않는데, 여기서 M은 금속이고 수소 원자는 격자 구조의 치환 위치를 차지한다. 그러한 만큼, 각각의 수소 함유 금속 층(140L) 내에서 존재하는 수소 원자의 지배적인 부분, 또는 모두는 간극 위치에서 위치된다.
제2 전극 재료 층(158L)은 전도성 금속 질화물 재료 및/또는 원소 금속 및/또는 금속간 합금을 포함할 수도 있고 및/또는 본질적으로 이들로 구성될 수도 있다. 전도성 금속 질화물 재료는, 수소의 확산을 차단할 수도 있는 금속 확산 배리어 재료를 포함할 수도 있다. 예를 들면, 제2 전극 재료 층(158L)에 대해 사용될 수도 있는 전도성 금속 질화물 재료는 TiN, TaN, 또는 WN을 포함한다. 제2 전극 재료 층(158L)에 대해 사용될 수도 있는 원소 금속은 W, Ta, Re, Nb, Mb, Ru, Co, 및 Ni를 포함하지만, 그러나 이들로 제한되지는 않는다. 일반적으로, 수소 확산에 대한 내성이 있는 원소 금속이 제2 전극 재료 층(158L)에 대해 사용될 수도 있다. 하나의 실시형태에서, 섭씨 2,000 도보다 더 높은 융점을 갖는 내화성 금속이 제2 전극 재료 층(158L)에 대해 사용될 수도 있다. 일반적으로, 높은 융점을 갖는 원소 금속은 원자 사이의 상대적으로 단단한 결합에 기인하여 가스에 대해 낮은 벌크 확산 계수를 제공하는 경향이 있다.
제2 전극 재료 층(158L)은 물리적 증착 또는 화학적 증착에 의해 퇴적될 수도 있다. 제2 전극 재료 층(158L)의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 1 nm에서부터 100 nm까지의, 예컨대 2 nm에서부터 50 nm까지의 및/또는 4 nm에서부터 20 nm까지의 범위 내에 있을 수도 있다. 제2 전극 재료 층(158L)으로서 다수의 금속 층의 스택이 사용될 수도 있다. 제2 전극 재료 층(158L)의 금속 재료는 제1 전극 재료 층(126L)의 금속 재료와 동일할 수도 있거나, 또는 그와는 상이할 수도 있다.
도 4를 참조하면, 포토레지스트 층(177)이 제2 전극 재료 층(158L) 위에 도포될 수도 있고, 메모리 어레이 영역(100) 내의 별개의 포토레지스트 재료 부분의 어레이로 리소그래피 방식으로 패턴화될 수도 있다. 포토레지스트 층(177)의 각각의 패턴화된 부분은 연결 비아 구조물(122, 124) 중의 각각의 연결 비아 구조물 위에 놓일 수도 있다. 포토레지스트 층(177)의 각각의 패턴화된 부분의 측벽(들)은, 기저의 연결 비아 구조물(122, 124)의 상단 표면의 주변과 일치할 수도 있거나, 그로부터 바깥쪽으로 횡방향으로 오프셋될 수도 있거나, 또는 그로부터 안쪽으로 횡방향으로 오프셋될 수도 있다. 포토레지스트 층(177)의 각각의 패턴화된 부분의 측벽(들)은, 원, 타원, 직사각형, 둥근 직사각형의, 또는 임의의 일반적으로 곡선의 닫힌 이차원 형상의 수평 단면 형상을 가질 수도 있다.
제2 전극 재료 층(158L), 메모리 재료 층 스택(130L, 140L), 및 제1 전극 재료 층(126L)의 마스킹되지 않은 부분을 에칭하기 위해 이방성 에칭 프로세스가 수행될 수도 있다. 제2 전극 재료 층(158L)의 각각의 패턴화된 부분은 제2 전극(158)을 포함한다. 메모리 재료 층 스택(130L, 140L)의 각각의 패턴화된 부분은 메모리 층 스택(130, 140)을 포함한다. 제1 전극 재료 층(126L)의 각각의 패턴화된 부분은 제1 전극(126)을 포함한다. 제2 전극 재료 층(158L), 메모리 재료 층 스택(130L, 140L), 및 제1 전극 재료 층(126L)을 포함하는 재료 층 스택으로부터 유도되는 나머지 재료 부분의 세트가 메모리 셀(150)을 구성한다. 각각의 메모리 셀(150)은, 평면의 상단 표면, 평면의 저부 표면, 및 평면의 상단 표면과 평면의 저부 표면 사이에서 연장되는 적어도 하나의 직선 측벽을 갖는 필라 구조물일 수도 있다. 적어도 하나의 직선 측벽은 단일의 측벽(예컨대, 원형의 원통형 측벽), 또는 복수의 직선 측벽(예컨대, 직사각형 필라 구조물의 네 개의 평면 측벽, 또는 둥근 직사각형의 수평 단면 형상을 갖는 필라 구조물의 네 개의 볼록한 원통형 측벽 및 네 개의 평면의 측벽의 조합)일 수도 있다.
일반적으로, 제1 전극(126), 메모리 층 스택(130, 140), 및 제2 전극(158)의 각각의 조합은, 제2 전극(158)의 상단 표면인 상단 표면을 구비하는, 제1 전극(126)의 저부 표면인 저부 표면을 구비하는, 그리고 제2 전극(158)의 상단 표면의 주변과 제1 전극(126)의 저부 표면의 주변 사이에서 직선으로 연장되는 측벽을 구비하는 필라 구조물을 포함할 수도 있다.
각각의 메모리 층 스택(130, 140)은 적어도 하나의 반도체성 금속 산화물 층(130) 및 적어도 하나의 수소 함유 금속 층(140)을 포함한다. 각각의 반도체성 금속 산화물 층(130)은 도 3의 프로세싱 단계에서 형성되는 바와 같은 각각의 반도체성 금속 산화물 재료 층(130L)의 패턴화된 부분이다. 각각의 수소 함유 금속 층(140)은 도 3의 프로세싱 단계에서 형성되는 바와 같은 각각의 수소 함유 금속 층(140L)의 패턴화된 부분이다. 일반적으로, 적어도 하나의 반도체성 금속 산화물 층(130)은 단일의 반도체성 금속 산화물 층(130) 또는 적어도 하나의 수소 함유 금속 층(140)에 의해 수직으로 떨어져 이격되는 복수의 반도체성 금속 산화물 층(130)일 수도 있다. 적어도 하나의 수소 함유 금속 층(140)은 단일의 수소 함유 금속 층(140) 또는 적어도 하나의 반도체성 금속 산화물 층(130)에 의해 수직으로 떨어져 이격되는 복수의 수소 함유 금속 층(140)일 수도 있다. 하나의 실시형태에서, 단일의 반도체성 금속 산화물 층(130) 및 단일의 수소 함유 금속 층(140)이 메모리 재료 층 스택(130, 140)에서 존재할 수도 있다. 이 실시형태에서, 단일의 수소 함유 금속 층(140)은 단일의 반도체성 금속 산화물 층(130) 위에 놓일 수도 있거나 또는 아래에 있을 수도 있다. 다른 실시형태에서, 단일의 반도체성 금속 산화물 층(130) 및 두 개의 수소 함유 금속 층(140)이 메모리 재료 층 스택(130, 140)에서 존재할 수도 있다. 이 실시형태에서, 단일의 반도체성 금속 산화물 층(130)은 두 개의 수소 함유 금속 층(140) 사이에서 위치될 수도 있다. 또 다른 실시형태에서, 두 개의 반도체성 금속 산화물 층(130) 및 수소 함유 금속 층(140)이 메모리 재료 층 스택(130, 140)에서 존재할 수도 있다. 이 실시형태에서, 단일의 수소 함유 금속 층(140)은 두 개의 반도체성 금속 산화물 층(130) 사이에서 위치될 수도 있다. 여전히 다른 실시형태에서, 적어도 두 개의 반도체성 금속 산화물 층(130) 및 적어도 두 개의 수소 함유 금속 층(140)이 메모리 재료 층 스택(130, 140)에서 존재할 수도 있다. 이 실시형태에서, 적어도 두 개의 반도체성 금속 산화물 층(130) 및 적어도 두 개의 수소 함유 금속 층(140)은, 층의 각각의 수직으로 이웃하는 쌍이 각각의 반도체성 금속 산화물 층(130) 및 각각의 수소 함유 금속 층(140)을 포함하는 수직으로 교대하는 시퀀스로서 배열될 수도 있다.
메모리 셀(150)의 이차원 어레이가 제공될 수도 있다. 각각의 메모리 셀(150)은, 저부에서부터 상단으로, 제1 전극(126), 제1 전극(126) 상에 위치되며 적어도 하나의 반도체성 금속 산화물 층(130) 및 적어도 하나의 수소 함유 금속 층(140)을 포함하는 메모리 층 스택(130, 140), 및 메모리 층 스택(130, 140) 위에 위치되는 제2 전극(158)을 포함할 수도 있다. 제1 전극(126)은 본질적으로 적어도 하나의 금속 재료로 구성되는 제1 금속 전극일 수도 있다. 제2 전극(158)은 본질적으로 적어도 하나의 금속 재료로 구성되는 제2 금속 전극일 수도 있다. 적어도 하나의 수소 함유 금속 층의 각각은, 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속을 적어도 90 %인 원자 백분율로 포함할 수도 있고, 및/또는 이들로 구성될 수도 있으며, 수소 원자를 0.001 %에서부터 10 %까지의 범위 내의 원자 백분율로 포함하고, 및/또는 본질적으로 이들로 구성된다. 제2 전극.
하나의 실시형태에서, 적어도 하나의 반도체성 금속 산화물 층(130)의 각각은, 각각의 메모리 층 스택(130, 140) 내의 적어도 하나의 수소 함유 금속 층(140) 중의 각각의 수소 함유 금속 층(140)의 수평 표면과 접촉한다. 하나의 실시형태에서, 메모리 층 스택(130, 140)은, 서로 접촉하는, 단일의 반도체성 금속 산화물 층(130) 및 단일의 수소 함유 금속 층(140)을 포함할 수도 있고, 및/또는 본질적으로 이들로 구성될 수도 있다. 하나의 실시형태에서, 단일의 반도체성 금속 산화물 층(130)은 제1 전극(126) 및 제2 전극(158) 중 하나와 접촉하고, 단일의 수소 함유 금속 층(140)은 제1 전극(126) 및 제2 전극(158) 중 다른 하나와 접촉한다. 포토레지스트 층(177)은, 예를 들면, 애싱에 의해 후속하여 제거될 수도 있다.
도 5를 참조하면, 유전체 확산 배리어 재료 층은 화학적 증착 프로세스와 같은 등각적 퇴적 프로세스에 의해 메모리 셀(150)의 이차원 어레이 위에 등각적으로 퇴적될 수도 있다. 유전체 확산 배리어 재료 층은 수소의 확산을 차단하는 수소 확산 배리어 재료 층을 포함한다. 예를 들면, 유전체 확산 배리어 재료는 실리콘 질화물을 포함할 수도 있다. 유전체 확산 배리어 재료 층의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 5 nm에서부터 50 nm까지의, 예컨대 10 nm에서부터 25 nm까지의 범위 내에 있을 수도 있다.
유전체 확산 배리어 재료 층의 수평 부분을 제거하기 위해 이방성 에칭 프로세스가 수행될 수도 있다. 유전체 확산 배리어 재료 층의 나머지 수직 연장 부분은, 메모리 셀(150)인 각각의 필라 구조물과 접촉하고, 그것을 횡방향에서 둘러싸는 유전체 확산 배리어 스페이서(156)를 포함한다.
각각의 수소 함유 금속 층(140)은 한 개 또는 두 개의 반도체성 금속 산화물 층(130)에 대한 수소 저장소로서 기능한다. 제1 전극(126) 및 제2 전극(158)은, 자신을 통한 수소 원자의 확산을 방지하는 금속 재료를 포함할 수도 있다. 유전체 확산 배리어 스페이서(156)는 각각의 메모리 셀(150)로부터의 수소 원자의 탈출을 방지하는 엔클로저(enclosure)로서 기능한다.
일반적으로, 각각의 메모리 셀(150) 내의 수소 원자는, 제1 전극(126) 및 제2 전극(158)에 걸친 프로그래밍 펄스의 인가에 의해, 적어도 하나의 수소 함유 금속 층(140)과 적어도 하나의 반도체성 금속 산화물 층(130) 사이에서 이동될 수도 있다. 따라서, 제1 전극(126)에 비해 제2 전극(158)에 제1 극성의 제1 프로그래밍 펄스를 인가하는 것은, 선택된 메모리 셀(150)로 하여금 수소화 상태(hydrogenated state)로 프로그래밍되게 할 수도 있는데, 수소화 상태에서, 적어도 하나의 반도체성 금속 산화물 층(130) 중 하나 이상, 및/또는 모두는, 0.001 %에서부터 10 %까지의, 예컨대 0.01 %에서부터 5 %까지의, 및/또는 0.1 %에서부터 3 %까지의 범위 내에 있을 수도 있는 높은 원자 농도로 수소 원자를 포함한다. 제1 전극(126)에 비해 제2 전극(158)에 제2 극성의 제2 프로그래밍 펄스를 인가하는 것은, 선택된 메모리 셀(150)로 하여금 탈수소화 상태로 프로그래밍되게 할 수도 있는데, 탈수소화 상태에서, 적어도 하나의 반도체성 금속 산화물 층(130) 중 하나 이상, 및/또는 모두는, 0.0001 %에서부터 3.3 %까지의, 예컨대 0.001 %에서부터 1.67 %까지의 및/또는 0.01 %에서부터 1 %까지의 범위 내에 있을 수도 있는 낮은 원자 농도로 수소 원자를 포함한다. 일반적으로, 반도체성 금속 산화물 층(130)의 수소화 상태에서의 수소 원자의 원자 백분율 대 반도체성 금속 산화물 층(130)의 탈수소화 상태에서의 수소 원자 비율의 원자 백분율의 비율은, 더 적고 더 큰 비율이 또한 사용될 수도 있지만, 3에서부터 100까지의, 예컨대 5에서부터 10까지의 범위 내에 있을 수도 있다.
임의의 특정한 이론에 의해 구속되기를 바라는 것은 아니지만, 수소 원자를 함유하는 금속(예컨대, 제1 전극(126) 또는 제2 전극(158))의 한쪽 면에 음의 전압을 인가하는 것은, 전자의 음의 전하의 일부가 금속의 공통 전도대에 공여될 수도 있는 부분적인 도너 상태에 수소 원자가 있을 수도 있기 때문에, 수소 원자를 끌어당기는 경향을 갖는다고 여겨진다. 프로그래밍 펄스의 극성은 프로그래밍의 목적을 위해 수소 원자가 어떤 방향으로 이동될 필요가 있는지에 따라 결정될 수도 있다. 프로그래밍 펄스의 크기는 각각의 메모리 레이어 스택(130, 140) 내의 두께 및 레이어 스택 구성에 의존할 수도 있다. 예시적인 예에서, 3 V에서부터 30 V까지의 범위 내의 크기를 갖는 프로그래밍 펄스가 사용될 수도 있다. 각각의 메모리 셀(150) 내의 전류 경로, 즉, 메모리 층 스택(130, 140) 내의 각각의 층을 가로질러 제1 전극(126)과 제2 전극(158) 사이에서 연장되는 전류 경로의 저항이 상대적으로 높기 때문에, 프로그래밍 하에서 각각의 선택된 메모리 셀(150)을 통과하는 전류는 작을 수도 있고, 상대적으로 높은 동작 전압에도 불구하고 전력 소비는 적을 수도 있다.
각각의 반도체성 금속 산화물 층(130)에서의 수소 원자의 존재는, 반도체성 금속 산화물 층(130)의 전도도를 증가시킨다. 임의의 특정한 이론에 의해 구속되기를 바라는 것은 아니지만, 간극 위치에 박힌 수소 원자는 마이너한(minor) 도너로서 기능하고, 반도체성 금속 산화물 층(130)의 재료의 전도도를 증가시키는 것으로 여겨진다. 따라서, 각각의 제1 전극(126)과 각각의 제2 전극(158) 사이에서 각각의 선택된 메모리 셀(150)을 통과하는 누설 전류의 크기를 측정하는 것에 의해, 각각의 반도체성 금속 산화물 층(130)의 수소화 상태 및 탈수소화 상태가 구별될 수도 있다.
도 6을 참조하면, 메모리 레벨 유전체 층(170)이 메모리 셀(150)의 어레이 및 유전체 확산 배리어 스페이서(156)의 어레이 주위에서, 그리고 위에서 형성될 수도 있다. 메모리 레벨 유전체 층(170)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 평탄화 가능한 유전체 재료를 포함한다. 메모리 레벨 유전체 층(170)의 유전체 재료는 등각적 퇴적 프로세스(예컨대, 화학적 증착 프로세스) 또는 자체 평탄화 퇴적 프로세스(예컨대, 스핀 코팅)에 의해 퇴적될 수도 있다. 옵션 사항으로, 메모리 레벨 유전체 층(170)의 상단 표면은, 예를 들면, 화학적 기계적 평탄화에 의해 평탄화될 수도 있다. 메모리 레벨 유전체 층(170)의 상단 표면과 메모리 셀(150)의 상단 표면 사이의 수직 거리는, 더 작고 더 큰 수직 거리가 또한 사용될 수도 있지만, 50 nm에서부터 500 nm까지의 범위 내에 있을 수도 있다.
메모리 레벨 유전체 층(170)에서 인터커넥트 공동을 형성하기 위해, 적어도 하나의 리소그래피 패턴화 단계 및 적어도 하나의 이방성 에칭 프로세스가 사용될 수도 있다. 예를 들면, 제1 포토레지스트 층(도시되지 않음)이 메모리 레벨 유전체 층(170) 위에 도포될 수도 있고, 제1 포토레지스트 층에서 별개의 개구의 어레이를 형성하도록 리소그래피 방식으로 패턴화될 수도 있다. 메모리 레벨 유전체 층(170)에서 비아 공동을 형성하기 위해 제1 이방성 에칭 프로세스가 수행될 수도 있다. 하나의 실시형태에서, 비아 공동은 메모리 셀(150)의 각각 위에서 형성될 수도 있다. 제1 포토레지스트 층의 제거 이후, 제2 포토레지스트 층(도시되지 않음)이 메모리 레벨 유전체 층(170) 위에 도포될 수도 있고, 제2 포토레지스트 층에서 라인 형상의 개구를 형성하도록 리소그래피 방식으로 패턴화될 수도 있다. 메모리 레벨 유전체 층(170)에서 라인 공동을 형성하기 위해 제2 이방성 에칭 프로세스가 수행될 수도 있다. 제2 포토레지스트 층은 후속하여 제거될 수도 있다. 하나의 실시형태에서, 인터커넥트 공동은 통합된 라인 및 비아 공동으로서 형성될 수도 있다. 이 실시형태에서, 각각의 통합된 라인 및 비아 공동은, 메모리 레벨 유전체 층(170)의 상부 부분 내에 위치되는 라인 공동, 및 라인 공동의 저부 부분에 인접하며 메모리 레벨 유전체 층(170)의 하부 부분을 통해 수직으로 연장되는 적어도 하나의 비아 공동을 포함할 수도 있다.
하나의 실시형태에서, 메모리 셀(150)의 각각의 상단 표면이 비아 공동의 이차원 어레이 내의 비아 공동 중의 각각의 비아 공동 아래에서 물리적으로 노출되도록, 비아 공동의 이차원 어레이가 메모리 어레이 영역(100)에서 형성될 수도 있다. 제4 라인 및 비아 레벨 유전체 재료 층(640)의 상부 부분에 임베딩되는 제4 금속 라인 구조물(648)과 같은 기저의 금속 인터커넥트 구조물의 상단 표면이, 주변장치 영역(200) 내의 메모리 레벨 유전체 층(170) 내의 인터커넥트 공동의 적어도 서브세트의 저부에서 물리적으로 노출될 수도 있다. 일반적으로, 인터커넥트 공동의 적어도 서브세트는, 주변장치 영역(200) 내의 메모리 레벨 유전체 층(170)을 통해 형성될 수도 있는 기저의 금속 라인 구조물의 상단 표면과 메모리 레벨 유전체 층(170)의 상단 표면 사이에서 수직으로 연장된다.
메모리 어레이 영역(100) 내의 그리고 주변장치 영역(200) 내의 인터커넥트 공동에서 적어도 하나의 금속 재료가 퇴적될 수도 있다. 적어도 하나의 금속 재료는, 본원에서, 적어도 하나의 메모리 레벨 금속 재료로 지칭된다. 하나의 실시형태에서, 금속 배리어 재료 층(예컨대, TiN, 층, TaN 층, 및/또는 WN 층) 및 금속 충전 재료(예컨대, W, Cu, Co, Ru, Mo, 또는 금속간 합금)는 인터커넥트 공동에서 그리고 메모리 레벨 유전체 층(170) 위에서 퇴적될 수도 있다.
메모리 레벨 유전체 층(170) 위로부터 적어도 하나의 메모리 레벨 금속 재료를 제거하기 위해, 화학적 기계적 평탄화 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다. 메모리 어레이 영역(100) 내의 인터커넥트 공동을 충전하는 적어도 하나의 메모리 레벨 금속 재료의 나머지 부분은 어레이 콘택 금속 인터커넥트 구조물(array-contact metal interconnect structure; 664)을 포함한다. 주변장치 영역(200) 내의 인터커넥트 공동을 충전하는 적어도 하나의 메모리 레벨 금속 재료의 나머지 부분은, 주변장치 금속 인터커넥트 구조물(peripheral metal interconnect structure; 666)을 포함한다. 어레이 콘택 금속 인터커넥트 구조물(664) 및 주변장치 금속 인터커넥트 구조물(666)은 메모리 레벨 금속 인터커넥트 구조물(666)로서 일괄적으로 지칭된다.
일반적으로, 제1 유전체 재료 층 내에 임베딩되는 제1 금속 인터커넥트 구조물은 메모리 셀(150)의 이차원 어레이를 형성 이전에 형성될 수도 있다. 각각의 제1 금속 인터커넥트 구조물은 메모리 셀(150)의 이차원 어레이 내에서 각각의 제1 전극(126)의 저부 표면과 접촉할 수도 있다. 제2 유전체 재료 층(예컨대, 메모리 레벨 유전체 층(170)) 내에 임베딩되는 제2 금속 인터커넥트 구조물(예컨대, 어레이 콘택 금속 인터커넥트 구조물(664))은 제2 전극(158) 중의 각각의 제2 전극(158)의 상단 표면 상에서 형성될 수도 있다. 일반적으로, 각각의 제1 전극(126)은 반도체 기판(예컨대, 기판(9)) 상에 위치되는 전계 효과 트랜지스터 중 하나를 포함할 수도 있는 전기 스위치의 노드에 전기적으로 연결될 수도 있다. 일반적으로, 각각의 제2 전극(158)은 반도체 기판(예컨대, 기판(9)) 상에 위치되는 전계 효과 트랜지스터 중 다른 하나를 포함할 수도 있는 전기 스위치의 노드에 전기적으로 연결될 수도 있다.
도 7을 참조하면, 제1 예시적인 구조물의 제1 대안적인 구성은, 유전체 확산 배리어 스페이서(156)의 형성을 생략하는 것에 의해 도 6에서 예시되는 제1 예시적인 구조물로부터 유도될 수도 있다. 이 실시형태에서, 메모리 레벨 유전체 층(170)은 실리콘 질화물과 같은 수소 확산 차단 유전체 재료를 포함할 수도 있다. 대안적으로, 메모리 레벨 유전체 층(170)은, 수소 확산 배리어 재료 라이너(예컨대, 실리콘 질화물 라이너) 및 층간 유전체 재료 층(예컨대, 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기 실리케이트 유리, 또는 다공성 유전체 재료)를 포함하는 층 스택을 포함할 수도 있다.
도 8을 참조하면, 각각의 유전체 확산 배리어 스페이서(156) 대신 투과성 유전체 스페이서(256) 및 유전체 확산 배리어 스페이서(156)의 조합을 형성하는 것에 의해 제1 예시적인 구조물로부터 제1 예시적인 구조물의 제2 대안적인 구성이 유도될 수도 있다. 이 실시형태에서, 수소 원자가 투과할 수도 있는 투과성 유전체 재료 층은, 도 4에서 예시되는 제1 예시적인 구조물로부터 포토레지스트 층(177)을 제거한 이후 등각적으로 형성될 수도 있다. 투과성 유전체 재료 층은, 실리콘 산화물, 유기 실리케이트 유리, 또는 다공성 유전체 재료와 같은 유전체 재료를 포함할 수도 있다. 투과성 유전체 재료 층의 수평 부분을 제거하기 위해 이방성 에칭이 수행될 수도 있고, 투과성 유전체 재료 층의 각각의 나머지 수직 연장 부분은 투과성 유전체 스페이서(256)를 구성한다. 각각의 투과성 유전체 스페이서(256)는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 내부 측벽과 외부 측벽 사이에서, 1 nm에서부터 50 nm까지의, 예컨대 3 nm에서부터 20 nm까지의 범위 내의 횡방향 두께를 가질 수도 있다. 투과성 유전체 스페이서(256)의 상단 표면은, 후속하여 형성되는 유전체 확산 배리어 스페이서(156)에 의해 투과성 유전체 스페이서(256)의 상단 부분의 커버리지를 용이하게 하기 위해 제2 전극(158)의 상단 표면을 포함하는 수평 평면 아래에 위치될 수도 있다.
후속하여, 유전체 확산 배리어 스페이서(156)의 어레이를 형성하기 위해 도 5의 프로세싱 단계가 수행될 수도 있다. 각각의 유전체 확산 배리어 스페이서(156)는 투과성 유전체 스페이서(256) 중의 각각의 투과성 유전체 스페이서(256)를 캡슐화할(encapsulate) 수도 있다. 도 6의 프로세싱 단계는 후속하여 형성될 수도 있다. 이 구성에서, 투과성 유전체 스페이서(256)는 수소 원자에 대한 추가적인 저장소로서 기능하고, 유전체 확산 배리어 스페이서(156)는, 각각의 메모리 셀(150)로부터의 수소 원자의 탈출을 방지하는 캡슐화 구조물(encapsulation structure)로서 기능한다. 필라 구조물을 포함하는 각각의 메모리 셀(150)의 경우, 수소 투과성 유전체 재료를 포함하는 투과성 유전체 스페이서(256)가 필라 구조물과 접촉할 수도 있고, 그것을 횡방향에서 둘러쌀 수도 있으며, 수소 확산 배리어 재료를 포함하는 유전체 확산 배리어 스페이서(156)가 투과성 유전체 스페이서(256)와 접촉할 수도 있고, 그것을 횡방향에서 둘러쌀 수도 있다.
도 9를 참조하면, 반도체성 금속 산화물 층(130) 및 수소 함유 금속 층(140)의 위치를 역전시키는 것에 의해 도 6에서 예시되는 제1 예시적인 구조물로부터 제1 예시적인 구조물의 제3 대안적 구성이 유도될 수도 있다. 일반적으로, 수소 함유 금속 층(140)은 도 6에서 예시되는 바와 같이 수소 함유 금속 층(140) 및 반도체성 금속 산화물 층(130)의 각각의 스택과 함께 반도체성 금속 산화물 층(130) 위에 놓일 수도 있거나, 또는 수소 함유 금속 층(140)은 도 6에서 예시되는 바와 같이 수소 함유 금속 층(140) 및 반도체성 금속 산화물 층(130)의 각각의 스택과 함께 반도체성 금속 산화물 층(130) 아래에 놓일 수도 있다. 프로그래밍 펄스의 극성은, 수소 함유 금속 층(140)이 반도체성 금속 산화물 층(130) 위에 있는지 또는 아래에 있는지의 여부에 따라 프로그래밍 동안 반전될 수도 있다.
도 10을 참조하면, 복수의 수소 함유 금속 층(140)을 사용하는 것에 의해 도 6 내지 도 10에서 예시되는 제1 예시적인 구조물의 임의의 구성으로부터 제1 예시적인 구조물의 제4 대안적인 구성이 유도될 수도 있다. 각각의 메모리 셀(150)을 프로그래밍하는 목적을 위한 제1 전극(126) 및 제2 전극(158)에 걸친 비대칭성이 수소 함유 금속 층(140)에 대해 상이한 두께를 사용하는 것에 의해 도입될 수도 있다. 메모리 셀(150)은 단일의 수소 함유 금속 층(140)을 포함할 수도 있거나, 또는 복수의 수소 함유 금속 층(140)을 포함할 수도 있다. 하나의 실시형태에서, 각각의 메모리 셀(150) 내의 적어도 하나의 수소 함유 금속 층(140)은 복수의 수소 함유 금속 층(140)을 포함할 수도 있고, 적어도 하나의 반도체성 금속 산화물 층(130)(이것은 단일의 반도체성 금속 산화물 층(130) 또는 복수의 반도체성 금속 산화물 층(130)일 수도 있음) 중 하나, 또는 그 이상, 및/또는 그 각각은, 복수의 수소 함유 금속 층(140) 중 두 개와 접촉할 수도 있다.
도 11을 참조하면, 적어도 두 개의 수소 함유 금속 층(140) 및 적어도 두 개의 반도체성 금속 산화물 층(130)의 인터레이싱된(interlaced) 층 스택을 사용하는 것에 의해 도 6 내지 도 10에서 예시되는 제1 예시적인 구조물의 임의의 구성으로부터 제1 예시적인 구조물의 제5 대안적인 구성이 유도될 수도 있다. 각각의 수소 함유 금속 층(140)의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 1 nm에서부터 30 nm까지의, 예컨대 2 nm에서부터 15 nm까지의 범위 내에 있을 수도 있다. 각각의 반도체성 금속 산화물 층(130)의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 1 nm에서부터 30 nm까지의, 예컨대 2 nm에서부터 15 nm까지의 범위 내에 있을 수도 있다. 각각의 메모리 셀(150)을 프로그래밍하는 목적을 위한 제1 전극(126) 및 제2 전극(158)에 걸친 비대칭이, 적어도 두 개의 수소 함유 금속 층(140) 및 적어도 두 개의 반도체성 금속 산화물 층(130)의 인터레이싱된 층 스택 내의 각각의 층의 두께를 재단하는 것에 의해 도입될 수도 있다. 예를 들면, 각각의 수소 함유 금속 층(140)의 두께는 제1 전극(126)으로부터의 거리에 따라 감소될 수도 있고, 각각의 반도체성 금속 산화물 층(130)의 두께는 제1 전극으로부터의 거리에 증가될 수도 있거나, 또는 그 반대일 수도 있다.
도 12a 및 도 12b를 참조하면, 채널 영역의 저항 상태의 형태로 메모리 비트를 저장할 수 있는 전계 효과 트랜지스터와 같은 반도체 디바이스를 형성하기 위해 사용될 수도 있는 제2 예시적인 구조물이 예시되어 있다. 반도체성 금속 산화물 층(30)이 유전체 재료 층(20) 위에 형성될 수도 있다. 유전체 재료 층(20)은, 도 1에서 예시되는 콘택 레벨 유전체 재료 층(601), 제1 금속 라인 레벨 유전체 재료 층(610), 제2 라인 및 비아 레벨 유전체 재료 층(620), 제3 라인 및 비아 레벨 유전체 재료 층(630), 제4 라인 및 비아 레벨 유전체 재료 층(640) 중 임의의 것일 수도 있다. 게다가, 유전체 재료 층(20)은, 도 1의 제1 예시적인 구조물 위에 또는 도 6 내지 도 11의 제1 예시적인 구조물 위에 형성될 수도 있는 유전체 재료 층 중 임의의 것일 수도 있다. 이 실시형태에서, 제2 예시적인 구조물이 형성되는 영역은, 제2 예시적인 구조물이 위에서 형성되는 유전체 재료 층(20)의 부분 상에 금속 인터커넥트 구조물이 존재하지 않도록 선택된다. 대안적으로, 소스 영역 및 드레인 영역의 형성시 콘택 비아 구조물 또는 금속 라인이 전계 효과 트랜지스터의 소스 영역 또는 드레인 영역과 접촉하도록, 유전체 재료 층(20)의 상부 부분에 콘택 비아 구조물(도시되지 않음) 및 금속 라인(도시되지 않음)이 형성될 수도 있다. 대안적으로, 유전체 재료 층(20)은, 디바이스 영역과 같은 상대적으로 큰 영역에 걸쳐 연장되는 얕은 트렌치 분리 구조물(720)의 일부를 포함할 수도 있다. 또한 대안적으로, 유전체 재료 층(20)은 반도체 기판과 같은 기판 위에 퇴적되는 절연성 재료 층으로서 제공될 수도 있다. 여전히 대안적으로, 유전체 재료 층(20)은 절연성 기판의 일부로서 제공될 수도 있다. 본 개시의 제2 실시형태의 반도체 디바이스를 설명하기 위해 단일의 전계 효과 트랜지스터만이 예시되지만, 기판 위에 전계 효과 트랜지스터의 어레이(예컨대, 전계 효과 트랜지스터의 이차원 어레이)가 형성되는 실시형태가 명시적으로 고려된다.
반도체성 금속 산화물 층(30)은 제1 예시적인 구조물의 반도체성 금속 산화물 재료 층(130L)과 동일한 재료 조성을 가질 수도 있고, 동일한 퇴적 프로세스(예컨대, 물리적 증착 프로세스)에 의해 형성될 수도 있다. 반도체성 금속 산화물 층(30)의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 1 nm에서부터 100 nm까지의, 예컨대 2 nm에서부터 50 nm까지의 및/또는 4 nm에서부터 25 nm까지의 범위 내에 있을 수도 있다. 반도체성 금속 산화물 층(30)은, 예를 들면, 반도체성 금속 산화물 층(30) 위에 포토레지스트 층(도시되지 않음)을 도포하는 것에 의해, 별개의 포토레지스트 재료 부분을 포함하도록 포토레지스트 층을 리소그래피 방식으로 패턴화하는 것에 의해, 반도체성 금속 산화물 층(30)의 마스킹되지 않은 부분을 에칭하는 것에 의해, 패턴화될 수도 있다. 반도체성 금속 산화물 층(30)은, 에칭 프로세스에 의해 패턴화될 때, 제1 수평 방향(hd1)을 따라 길이를 그리고 제2 수평 방향(hd2)을 따르는 폭을 가질 수도 있다. 더 작고 더 큰 길이 및 폭이 또한 사용될 수도 있지만, 길이는 50 nm에서부터 1 미크론까지의 범위 내에 있을 수도 있고, 폭은 30 nm에서부터 1 미크론까지의 범위 내에 있을 수도 있다. 포토레지스트 층은, 예를 들면, 애싱에 의해, 후속하여 제거될 수도 있다. 적절한 세정 프로세스가 옵션 사항으로 수행될 수도 있다.
도 13a 및 도 13b를 참조하면, 블랭킷 수소 함유 금속 층 및 게이트 전극 재료 층이 반도체성 금속 산화물 층(30) 위에 퇴적될 수도 있다. 블랭킷 수소 함유 금속 층 및 게이트 전극 재료 층은 블랭킷 재료 층, 즉, 패턴화되지 않은 재료 층으로서 퇴적될 수도 있다. 제2 예시적인 구조물의 블랭킷 수소 함유 금속 층은 제1 예시적인 구조물의 수소 함유 금속 층(140L)과 동일한 재료 조성을 가질 수도 있고, 동일한 퇴적 프로세스(예컨대, 물리적 증착 프로세스)에 의해 형성될 수도 있다. 제2 예시적인 구조물의 블랭킷 수소 함유 금속 층의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 1 nm에서부터 100 nm까지의, 예컨대 2 nm에서부터 50 nm까지의 및/또는 4 nm에서부터 25 nm까지의 범위 내에 있을 수도 있다.
게이트 전극 재료 층은 금속 게이트 전극 재료를 포함한다. 하나의 실시형태에서, 게이트 전극 재료 층은, 제1 예시적인 구조물에서 제1 전극 재료 층 또는 제2 전극 재료 층에 대해 사용될 수도 있는 금속 재료 중 임의의 것을 포함한다. 예를 들면, 게이트 전극 재료 층은, 전도성 금속 질화물 재료 및/또는 원소 금속 및/또는 금속간 합금을 포함할 수도 있고, 및/또는 본질적으로 이들로 구성될 수도 있다. 예를 들면, 게이트 전극 재료 층에 대해 사용될 수도 있는 전도성 금속 질화물 재료는 TiN, TaN, 또는 WN을 포함한다. 게이트 전극 재료 층에 대해 사용될 수도 있는 원소 금속은 W, Ta, Re, Nb, Mb, Ru, Co, 및 Ni를 포함하지만, 그러나 이들로 제한되지는 않는다. 일반적으로, 수소 확산에 대한 내성이 있는 원소 금속이 게이트 전극 재료 층에 대해 사용될 수도 있다. 하나의 실시형태에서, 섭씨 2,000 도보다 더 높은 융점을 갖는 내화성 금속이 게이트 전극 재료 층에 대해 사용될 수도 있다. 게이트 전극 재료 층은 물리적 증착 또는 화학적 증착에 의해 퇴적될 수도 있다. 게이트 전극 재료 층의 두께는, 비록 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 50 nm에서부터 200 nm까지의 범위 내에 있을 수도 있다. 게이트 전극 재료 층으로서 다수의 금속 층의 스택이 사용될 수도 있다.
포토레지스트 층(도시되지 않음)이 게이트 전극 재료 층 위에 도포될 수도 있고, 게이트 패턴을 사용하여 리소그래피 방식으로 패턴화될 수도 있다. 예를 들면, 반도체성 금속 산화물 층(30)의 중간 부분을 가로질러 연장되는 직사각형 영역이 게이트 패턴의 마스킹된 영역으로서 사용될 수도 있다. 게이트 전극 재료 층 및 블랭킷 수소 함유 금속 층의 마스킹되지 않은 부분을 에칭하기 위해 이방성 에칭 프로세스가 수행될 수도 있다. 하나의 실시형태에서, 이방성 에칭 프로세스는, 블랭킷 수소 함유 금속 층의 재료에 대해 선택적인 게이트 전극 재료 층의 마스킹되지 않은 부분을 에칭하는 제1 이방성 에칭 단계, 및 반도체성 금속 산화물 층(30)의 재료에 대해 선택적인 블랭킷 수소 함유 금속 층의 마스킹되지 않은 부분을 에칭하는 제2 이방성 에칭 단계를 포함할 수도 있다. 포토레지스트 층은, 예를 들면, 애싱에 의해, 후속하여 제거될 수도 있다.
반도체성 금속 산화물 층(30) 위에 놓이는 게이트 전극 재료 층의 나머지 부분은 게이트 전극(50)을 포함한다. 게이트 전극(50) 아래에 있는 블랭킷 수소 함유 금속 층의 나머지 부분은 수소 함유 금속 층(40)을 포함하는데, 이것은 제2 예시적인 구조물의 반도체 디바이스에 통합된다. 수소 함유 금속 층(40) 및 게이트 전극(50)의 게이트 스택은, 제2 수평 방향(hd2)을 따라 반도체성 금속 산화물 층(30)의 중앙 부분 위에 걸쳐 있을 수도 있다. 제1 수평 방향(hd1)을 따르는 게이트 스택(40, 50)의 치수는 본원에서 게이트 길이로 지칭되는데, 이것은, 더 작고 더 큰 게이트 길이가 또한 사용될 수도 있지만, 10 nm에서부터 300 nm까지의, 예컨대 30 nm에서부터 100 nm까지의 범위 내에 있을 수도 있다.
수소 함유 금속 층(40)은 반도체성 금속 산화물 층(30)의 표면 상에 위치되고, 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속을 적어도 90 %인 원자 백분율로 그리고 수소 원자를 0.001 %에서부터 10 %까지의, 예컨대 0.01 %에서부터 5 %까지의 및/또는 0.1 %에서부터 3 %까지의 범위 내의 원자 백분율로 포함하고, 및/또는 이들로 구성된다. 게이트 전극(50)은 수소 함유 금속 층(40) 상에 위치된다. 게이트 전극(50)의 측벽 및 수소 함유 금속 층(40)의 측벽은 수직으로 일치할 수도 있다, 즉, 공통 수직 평면에서 위치될 수도 있다.
도 14a 및 도 14b를 참조하면, 적절한 전기 도펀트는 이온 주입 프로세스를 수행하는 것에 의해 반도체성 금속 산화물 층(30)의 마스킹되지 않은 부분에 주입될 수도 있다. 게이트 전극(50)은 이온 주입 프로세스 동안 이온 주입 마스크로서 사용될 수도 있다. 반도체성 금속 산화물 층(30)의 주입된 부분에서 잉여 정공 또는 잉여 전자를 형성할 수도 있는 전기 도펀트는, Na, K, Mg, Ca, Sr, Y, La, B, Al, Ga, N, P, As, Sb, F, Cl, 및 반도체성 금속 산화물 층(30)에서 정공 또는 잉여 전자의 형성을 유도할 수도 있는 다른 엘리먼트를 포함하지만, 그러나 이들로 제한되지는 않는다. 대안적으로 또는 추가적으로, 반도체성 금속 산화물 층(30)에서의 반도체성 금속 산화물 재료의 전기적 특성을 향상시키기 위해 플라즈마 처리가 옵션 사항으로 수행될 수도 있다. 반도체성 금속 산화물 층(30)의 한쪽 면에는 소스 영역(32)이 형성되고, 반도체성 금속 산화물 층(30)의 다른 쪽 면에서 드레인 영역(38)이 형성된다. 반도체성 금속 산화물 층(30)의 주입되지 않은 부분은, 게이트 전극(50) 아래에 있는 채널 영역(35)을 구성한다.
화학적 증착 프로세스와 같은 등각적 퇴적 프로세스에 의해 게이트 전극(50) 및 반도체성 금속 산화물 층(30) 위에서 유전체 확산 배리어 재료 층이 등각적으로 퇴적될 수도 있다. 유전체 확산 배리어 재료 층은 수소의 확산을 차단하는 수소 확산 배리어 재료 층을 포함한다. 예를 들면, 유전체 확산 배리어 재료는 실리콘 질화물을 포함할 수도 있다. 유전체 확산 배리어 재료 층의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 5 nm에서부터 50 nm까지의, 예컨대 10 nm에서부터 25 nm까지의 범위 내에 있을 수도 있다.
유전체 확산 배리어 재료 층의 수평 부분을 제거하기 위해 이방성 에칭 프로세스가 수행될 수도 있다. 유전체 확산 배리어 재료 층의 나머지 수직 연장 부분은, 수소 함유 금속 층(40) 및 게이트 전극(50)을 포함하는 게이트 스택(40, 50)과 접촉하고, 그것을 횡방향에서 둘러싸는 유전체 확산 배리어 스페이서(56)를 포함한다. 수소 함유 금속 층(40)은 채널 영역(35)에 대한 수소 저장소로서 기능한다. 채널 영역(35)을 수소화 상태로 프로그래밍하기 위해, 수소 원자가 수소 함유 금속 층(40)으로부터 채널 영역(35)으로 주입될 수도 있다. 추가적으로, 수소 원자는, 채널 영역(35)을 탈수소화 상태로 프로그래밍하기 위해, 채널 영역(35)으로부터 수소 함유 금속 층(40)으로 추출될 수도 있다. 게이트 전극(50)은, 자신을 통한 수소 원자의 확산을 방지하는 금속 재료를 포함할 수도 있다. 유전체 확산 배리어 스페이서(56)는 전계 효과 트랜지스터로부터 수소 원자의 탈출을 방지하는 엔클로저로서 기능한다.
일반적으로, 전계 효과 트랜지스터의 채널 영역(35)을 수소화 상태로 프로그래밍하는 것은, 제1 극성을 갖는 제1 프로그래밍 펄스를, 소스 영역(32)과 관련하여 및/또는 드레인 영역(38)과 관련하여, 게이트 전극(50)에 인가하는 것에 의해 실행될 수도 있다. 전계 효과 트랜지스터의 채널 영역(35)을 탈수소화 상태로 프로그래밍하는 것은, 제1 극성의 반대인 제2 극성을 갖는 제2 프로그래밍 펄스를, 소스 영역(32)과 관련하여 및/또는 드레인 영역(38)과 관련하여, 게이트 전극(50)에 인가하는 것에 의해 실행될 수도 있다. 하나의 실시형태에서, 소스 영역(32) 및 드레인 영역(38)은 채널 영역(35)을 수소화 상태로 또는 탈수소화 상태로 프로그래밍하는 동안 동일한 전압으로 바이어싱될 수도 있다.
하나의 실시형태에서, 채널 영역(35)의 수소화 상태는 수소 원자를, 0.001 %에서부터 10 %까지의, 예컨대 0.01 %에서부터 5 %까지의 및/또는 0.1 %에서부터 3 %까지의 범위 내에 있을 수도 있는 높은 원자 농도에서 포함한다. 채널 영역(35)의 탈수소화 상태는 수소 원자를, 0.0001 %에서부터 3.3 %까지의, 예컨대 0.001 %에서부터 1.67 %까지의 및/또는 0.01 %에서부터 1 %까지의 범위 내에 있을 수도 있는 낮은 원자 농도에서 포함한다. 일반적으로, 반도체성 금속 산화물 층(30)의 채널 영역(35)의 수소화 상태에서의 수소 원자의 원자 백분율 대 반도체성 금속 산화물 층(30)의 채널 영역(35)의 탈수소화 상태에서의 수소 원자 비율의 원자 백분율의 비율은, 더 적고 더 큰 비율이 또한 사용될 수도 있지만, 3에서부터 100까지의, 예컨대 5에서부터 10까지의 범위 내에 있을 수도 있다.
도 15a 및 도 15b를 참조하면, 유전체 재료 층이 게이트 전극(50) 및 반도체성 금속 산화물 층(30) 위에 퇴적될 수도 있다. 유전체 재료 층은 본원에서 콘택 비아 레벨 유전체 층(contact-via-level dielectric layer; 70)으로 지칭된다. 콘택 비아 레벨 유전체 층(70)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 평탄화 가능한 유전체 재료, 또는 유동 가능 산화물(flowable oxide; FOX)과 같은 자체 평탄화 유전체 재료를 포함할 수도 있다. 옵션 사항으로, 화학적 기계적 평탄화 프로세스는 콘택 비아 레벨 유전체 층(70)의 상단 표면을 평탄화하기 위해 수행될 수도 있다.
콘택 비아 레벨 유전체 층(70)을 통해 콘택 비아 공동이 형성될 수도 있다. 소스 영역(32)의 상단 표면, 드레인 영역(38)의 상단 표면, 및 게이트 전극(50)의 상단 표면은 콘택 비아 공동의 저부에서 물리적으로 노출될 수도 있다. 전도성 금속 라이너 재료(예를 들면, TiN, TaN, 및/또는 WN) 및 전도성 금속 충전 재료(예를 들면, W, Cu, Co, Mo, Ru, 다른 원소 금속, 또는 금속간 합금)의 조합과 같은 적어도 하나의 전도성 재료가 콘택 비아 공동 내에 퇴적될 수도 있다. 적어도 하나의 전도성 재료를 퇴적하기 위해, 물리적 증착, 화학적 증착, 전기 도금, 및/또는 무전해 도금이 사용될 수도 있다. 적어도 하나의 전도성 재료의 잉여 부분은, 리세스 에칭 및/또는 화학적 기계적 평탄화 프로세스와 같은 평탄화 프로세스에 의해 콘택 비아 레벨 유전체 층(70)의 상단 표면을 포함하는 수평 평면 위에서부터 제거될 수도 있다. 콘택 비아 공동을 충전하는 적어도 하나의 전도성 재료의 나머지 부분은, 소스 콘택 비아 구조물(72), 드레인 콘택 비아 구조물(78), 및 게이트 콘택 비아 구조물(75)을 포함한다. 소스 콘택 비아 구조물(72)은 소스 영역(32)과 접촉할 수도 있고, 드레인 콘택 비아 구조물(78)은 드레인 영역(38)과 접촉할 수도 있고, 그리고 게이트 콘택 비아 구조물(75)은 게이트 전극(50)과 접촉할 수도 있다.
도 16a 및 도 16b를 참조하면, 유전체 확산 배리어 스페이서(56)의 형성을 생략하는 것에 의해 도 15a 및 도 15b의 제2 예시적인 구조물로부터 유도될 수도 있는, 제2 예시적인 구조물의 제1 대안적인 구성이 예시된다. 이 실시형태에서, 콘택 비아 레벨 유전체 층(70)은 실리콘 산화물과 같은 수소 확산 배리어 재료를 포함할 수도 있다. 대안적으로, 콘택 비아 레벨 유전체 층(70)은 수소 확산 배리어 재료 라이너(예컨대, 실리콘 질화물 라이너) 및 층간 유전체 재료 층(예컨대, 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기 실리케이트 유리, 또는 다공성 유전체 재료)를 포함하는 층 스택을 포함할 수도 있다.
도 17a 및 도 17b를 참조하면, 도 15a 및 도 15b의 제2 예시적인 구조물에서 유전체 확산 배리어 스페이서(56) 대신 투과성 유전체 스페이서(456) 및 유전체 확산 배리어 스페이서(56)의 조합을 형성하는 것에 의해 제2 예시적 구조물로부터 제2 예시적인 구조물의 제2 대안적 구성이 유도될 수도 있다. 이 실시형태에서, 수소 원자가 투과할 수도 있는 투과성 유전체 재료 층은, 소스 영역(32) 및 드레인 영역(38)의 형성 이후에 게이트 스택(40, 50)의 측벽 상에서 바로 등각적으로 형성될 수도 있다. 투과성 유전체 재료 층은, 실리콘 산화물, 유기 실리케이트 유리, 또는 다공성 유전체 재료와 같은 유전체 재료를 포함할 수도 있다. 투과성 유전체 재료 층의 수평 부분을 제거하기 위해 이방성 에칭이 수행될 수도 있고, 투과성 유전체 재료 층의 각각의 나머지 수직 연장 부분은 투과성 유전체 스페이서(456)를 구성한다. 각각의 투과성 유전체 스페이서(456)는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 내부 측벽과 외부 측벽 사이에서, 1 nm에서부터 50 nm까지의, 예컨대 3 nm에서부터 20 nm까지의 범위 내의 횡방향 두께를 가질 수도 있다. 투과성 유전체 스페이서(456)의 상단 표면은, 후속하여 형성되는 유전체 확산 배리어 스페이서(56)에 의한 투과성 유전체 스페이서(456)의 상단 부분의 커버리지를 용이하게 하기 위해, 게이트 전극(50)의 상단 표면을 포함하는 수평 평면 아래에 위치될 수도 있다.
후속하여, 투과성 유전체 스페이서(456) 상에 유전체 확산 배리어 스페이서(56)가 형성될 수도 있다. 각각의 유전체 확산 배리어 스페이서(56)는 투과성 유전체 스페이서(456) 중의 각각의 투과성 유전체 스페이서(456)를 캡슐화할 수도 있다. 도 15a 및 도 15b의 프로세싱 단계는 후속하여 형성될 수도 있다. 이 구성에서, 투과성 유전체 스페이서(456)는 수소 원자에 대한 추가적인 저장소로서 기능하고, 유전체 확산 배리어 스페이서(56)는 각각의 전계 효과 트랜지스터로부터의 수소의 원자의 탈출을 방지하는 캡슐화 구조물로서 기능한다. 수소 투과성 유전체 재료를 포함하는 투과성 유전체 스페이서(456)는, 게이트 스택(40, 50)과 접촉할 수도 있고, 그것을 횡방향에서 둘러쌀 수도 있으며, 수소 확산 배리어 재료를 포함하는 유전체 확산 배리어 스페이서(56)는, 투과성 유전체 스페이서(456)와 접촉할 수도 있고, 그것을 횡방향에서 둘러쌀 수도 있다.
도 18a 및 도 18b를 참조하면, 반도체성 금속 산화물 층(30)의 형성 이전에 유전체 재료 층(20)에서 리세스 트렌치를 형성하는 것에 의해, 그리고 전계 효과 트랜지스터에 대한 후면 게이트 전극(350)을 형성하는 금속 라인을 사용하여 리세스 트렌치를 충전하는 것에 의해, 도 15a 내지 도 17b에서 예시되는 제2 예시적인 구조물의 임의의 구성으로부터 제2 예시적인 구조물의 제3 대안적인 구성이 유도될 수도 있다. 유전체 재료 층(20)이 콘택 레벨 유전체 재료 층(601), 제1 금속 라인 레벨 유전체 재료 층(610), 제2 라인 및 비아 레벨 유전체 재료 층(620), 제3 라인 및 비아 레벨 유전체 재료 층(630), 또는 도 1에서 예시되는 제4 라인 및 비아 레벨 유전체 재료 층(640)과 같은 라인 백엔드 구조물(back-end-of-line structure) 내에 위치되는 인터커넥트 레벨 유전체 재료 층인 실시형태에서, 후면 게이트 전극(350)은, 제1 금속 라인 구조물(618), 제2 금속 라인 구조물(628), 제3 금속 라인 구조물(638), 또는 제4 금속 라인 구조물(648)과 같은, 인터커넥트 레벨 유전체 재료 층 내에 임베딩되는 금속 라인 구조물과 동시에 형성될 수도 있다. 게다가, 후면 게이트 전극(350)이 제4 라인 및 비아 레벨 유전체 재료 층(640) 위에 놓이는 상부 금속 인터커넥트 구조물에서 금속 라인 구조물을 포함하는 실시형태가 명시적으로 고려된다. 대안적으로, 유전체 재료 층(20)은 얕은 트렌치 분리 구조물을 포함할 수도 있다.
후면 게이트 전극(350)의 두께는, 더 작고 더 큰 두께가 또한 사용될 수도 있지만, 20 nm에서부터 200 nm까지의 범위 내에 있을 수도 있다. 후면 게이트 전극(350)은 수소 확산에 대한 내성이 있는 금속을 포함할 수도 있다. 예를 들면, 후면 게이트 전극(350)은 전도성 금속 질화물 재료 및/또는 원소 금속 및/또는 금속간 합금을 포함할 수도 있다. 예를 들면, 후면 게이트 전극(350)에 대해 사용될 수도 있는 전도성 금속 질화물 재료는 TiN, TaN, 또는 WN을 포함한다. 후면 게이트 전극(350)에 대해 사용될 수도 있는 원소 금속은 W, Ta, Re, Nb, Mb, Ru, Co, 및 Ni를 포함하지만, 그러나 이들로 제한되지는 않는다. 일반적으로, 수소 확산에 대한 내성이 있는 원소 금속이 후면 게이트 전극(350)에 대해 사용될 수도 있다. 하나의 실시형태에서, 섭씨 2,000 도보다 더 높은 융점을 갖는 내화성 금속이 후면 게이트 전극(350)에 대해 사용될 수도 있다. 반도체성 금속 산화물 층(30)은 후면 게이트 전극(350)의 평탄화된 상단 표면 위에 형성될 수도 있다. 후면 게이트 전극(350)의 영역은 게이트 전극(50)의 영역과 중첩될 수도 있다. 게이트 전극(50) 및 후면 게이트 전극(350)의 조합은, 임계 전압의 더 엄격한 제어를 제공하는 이중 게이트 구성을 제공한다. 후면 게이트 전극(350)은, 장기간의 사용을 통한 수소 원자의 점진적인 손실에 의해 야기될 수도 있는, 소스 영역(32), 드레인 영역(38), 채널 영역(35), 수소 함유 금속 층(40), 및 게이트 전극(50)을 포함하는 전계 효과 트랜지스터의 트랜지스터 특성에서의 드리프트를 보상하기 위해 가변 채널 바이어스 전압을 제공할 수도 있다.
도 19a 및 도 19b를 참조하면, 유전체 재료 층(20)에서 리세스 트렌치를 형성하는 것에 의해, 리세스 트렌치의 측벽 주위에 수소 차단 배리어 유전체 재료(예컨대, 실리콘 질화물)를 포함하는 후면 유전체 확산 배리어 스페이서(356)를 형성하는 것에 의해, 그리고 리세스 트렌치 내에 후면 게이트 전극(350) 및 후면 수소 함유 금속 층(340)의 스택을 형성하는 것에 의해, 도 15a 내지 도 17b에서 예시되는 제2 예시적인 구조물의 임의의 구성으로부터 제2 예시적인 구조물의 제4 대안적 구성이 유도될 수도 있다.
후면 유전체 확산 배리어 스페이서(356)는, 후면 유전체 확산 배리어 층을 등각적으로 퇴적하는 것 및 후면 유전체 확산 배리어 층을 이방성적으로 에칭하는 것에 의해 형성될 수도 있다. 후면 게이트 전극(350)은, 후면 유전체 확산 배리어 스페이서(356)에 의해 횡방향에서 둘러싸이는 공동 내에 적어도 하나의 전도성 재료를 퇴적하는 것에 의해, 그리고 리세스 에칭 프로세스를 포함하는 평탄화 프로세스를 사용함으로써 유전체 재료 층(20)의 상단 표면을 포함하는 수평 평면 아래에 적어도 하나의 전도성 재료를 수직으로 리세스화하는(recessing) 것에 의해 형성될 수도 있다. 예를 들면, 유전체 재료 층(20)의 상단 표면을 포함하는 수평 평면 위에서부터 적어도 하나의 전도성 재료의 일부를 제거하기 위해 화학적 기계적 평탄화 프로세스가 사용될 수도 있고, 적어도 하나의 전도성 재료의 나머지 부분의 상단 표면을 수직으로 리세스화하기 위해 리세스 에칭 프로세스가 수행될 수도 있다. 리세스 트렌치 내의 적어도 하나의 전도성 재료의 나머지 부분은 후면 게이트 전극(350)을 구성한다. 리세스 깊이는, 후속하여 형성될 후면 수소 함유 금속 층(340)의 두께와 동일할 수도 있다. 예를 들면, 리세스 깊이는, 더 얕고 더 깊은 리세스 깊이가 또한 사용될 수도 있지만, 1 nm에서부터 100 nm까지의, 예컨대 2 nm에서부터 50 nm까지의 및/또는 4 nm에서부터 25 nm까지의 범위 내에 있을 수도 있다. 후면 게이트 전극(350)은 도 18a 및 도 18b에서 예시되는 제2 예시적인 구조물의 제3 대안적 구성에서와 동일한 재료를 포함할 수도 있다.
후면 수소 함유 금속 층(340)은 제1 예시적인 구조물에서 수소 함유 금속 층(140L)을 형성하기 위해 사용되는 동일한 프로세싱 단계를 사용하는 것에 의해 형성될 수도 있다. 후면 수소 함유 금속 층(340)은, 제1 예시적인 구조물에서 사용될 수도 있는 수소 함유 금속 층(140L) 중 임의의 것과 동일한 재료 조성 및 동일한 두께 범위를 가질 수도 있다. 후속하여, 도 18a 및 도 18b에서 예시되는 제2 예시적인 구조물의 제4 구성을 제공하기 위해, 도 12a 내지 도 17b의 프로세싱 단계가 수행될 수도 있다.
도 12a 내지 도 18b 및 관련된 도면을 참조하면 그리고 본 개시의 다양한 실시형태에 따르면, 반도체 디바이스가 제공되는데, 반도체 디바이스는 다음의 것을 포함한다: 유전체 재료 층(20) 상에 위치되며 소스 영역(32), 드레인 영역(38), 및 소스 영역(32)과 드레인 영역(38) 사이에서 위치되는 채널 영역(35)을 포함하는 반도체성 금속 산화물 층(30); 채널 영역(35)의 표면 상에 위치되며 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속을 적어도 90 %인 원자 백분율로 포함하며 수소 원자를 포함하는 수소 함유 금속 층(40); 및 수소 함유 금속 층(40) 상에 위치되는 게이트 전극(50).
하나의 실시형태에서, 반도체 디바이스는, 수소 확산 배리어 재료를 포함하며 수소 함유 금속 층(40) 및 게이트 전극(50)과 접촉하고, 이들을 횡방향에서 둘러싸는 유전체 확산 배리어 스페이서(56)를 포함한다.
하나의 실시형태에서, 반도체 디바이스는 수소 투과성 유전체 재료를 포함하며 게이트 전극(50) 및 수소 함유 금속 층(40)과 접촉하고, 이들을 횡방향에서 둘러싸는 투과성 유전체 스페이서(456); 및 수소 확산 배리어 재료를 포함하며, 투과성 유전체 스페이서(456)와 접촉하고, 이것을 횡방향에서 둘러싸는 유전체 확산 배리어 스페이서(56)를 포함한다.
하나의 실시형태에서, 반도체 디바이스는: 유전체 재료 층(20) 내에 임베딩되는 후면 게이트 전극(350); 및 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 추가적인 금속을 적어도 90 %인 원자 백분율로 포함하고 수소 원자를 0.001 %에서부터 0.001 %까지의 범위 내의 원자 백분율로 포함하며 채널 영역(35)의 저부 면과 후면 게이트 전극(350) 사이에서 위치되는 후면 수소 함유 금속 층(340)을 포함한다. 적어도 하나의 추가적인 금속은, 수소 함유 금속 층(40)의 적어도 하나의 금속과 동일할 수도 있거나, 또는 그와는 상이할 수도 있다.
하나의 실시형태에서, 반도체 디바이스는, 유전체 재료 층(20) 내에 임베딩되며 채널 영역(35)의 후면 표면과 접촉하는 후면 게이트 전극(350)을 포함한다.
도 20을 참조하면, 플로우차트는 본 개시의 제1 실시형태의 메모리 디바이스를 제조하는 방법의 일반적인 프로세싱 단계를 예시한다. 단계(2010) 및 도 1 및 도 2를 참조하면, 유전체 재료 층(예컨대, 연결 비아 레벨 유전체 층(110), 제4 라인 및 비아 레벨 유전체 재료 층(640), 임의의 다른 인터커넥트 레벨 유전체 층, 또는 얕은 트렌치 분리 구조물(720)의 횡방향으로 연장되는 부분)이 기판(9) 위에 형성된다. 단계(2020) 및 도 3을 참조하면, 제1 전극 재료 층(126L), 적어도 하나의 반도체성 금속 산화물 재료 층(130L), 적어도 하나의 수소 함유 금속 층(140L), 및 제2 전극 재료 층(158L)을 포함하는 재료 층 스택(126L, 130, 140L, 158L)이 유전체 재료 층(20) 위에 형성될 수도 있다. 단계(2030) 및 도 4를 참조하면, 재료 층 스택(126L, 130, 140L, 158L)은, 제1 전극(126), 메모리 층 스택(130, 140), 및 제2 전극(158)을 포함하는 적어도 하나의 필라 구조물로 패턴화될 수도 있다. 후속하여, 도 5 내지 도 11의 프로세싱 단계가 수행될 수도 있다.
도 21을 참조하면, 플로우차트는, 본 개시의 제2 실시형태의 반도체 디바이스(이것은 메모리 디바이스일 수도 있음)를 제조하는 방법의 일반적인 프로세싱 단계를 예시한다. 단계(2110) 및 도 12a 및 도 12b, 도 18a 및 도 18b, 도 19a 및 도 19b를 참조하면, 반도체성 금속 산화물 층(30)이 유전체 재료 층(20) 위에 형성된다. 단계(2120) 및 도 13a 및 도 13b, 도 18a 및 도 18b, 도 19a 및 도 19b를 참조하면, 수소 함유 금속 층(40) 및 게이트 전극(50)이 반도체성 금속 산화물 층(30) 위에 형성될 수도 있다. 단계(2130) 및 도 14a 및 도 14b, 도 18a 및 도 18b, 도 19a 및 도 19b를 참조하면, 반도체성 금속 산화물 층(30)에서 소스 영역(32) 및 드레인 영역(38)이 형성될 수도 있다. 후속하여, 도 14a 및 도 19b의 추가적인 프로세싱 단계가 수행될 수도 있다.
도 22를 참조하면, 플로우차트는, 제1 예시적인 구조물 및 제2 예시적인 구조물 중 임의의 것일 수도 있는 본 개시의 반도체 디바이스를 동작시키기 위한 일반적인 단계를 예시한다. 단계(2210) 및 도 6 내지 도 11 및 도 15a 내지 도 19b를 참조하면, 제1 전극(126 또는 32)과 제2 전극(158 또는 38) 사이에서 층 스택{(130, 140) 또는 (30, 40)} - 층 스택은 적어도 하나의 반도체성 금속 산화물 층(130 또는 30) 및 적어도 하나의 수소 함유 금속 층(140 또는 40)을 포함함 - 을 포함하는 반도체 디바이스가 유전체 재료 층{(110 또는 640) 또는 20} 위에서 제공된다. 제2 예시적인 구조물에서, 소스 영역(32)은 제1 전극으로서 기능하고, 드레인 영역은 제2 전극으로서 기능한다. 적어도 하나의 수소 함유 금속 층(140 또는 40)의 각각은, 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속을 적어도 90 %인 원자 백분율로 포함하고 수소 원자를 0.001 %에서부터 10 %까지의 범위 내의 원자 백분율로 포함한다.
단계(2220)를 참조하면, 반도체 디바이스는, 제1 전극(126) 및 제2 전극(158) 양단에 또는 제1 전극(소스 영역(32)을 포함함) 및 제2 전극(드레인 영역(38)을 포함함) 중 하나 및 적어도 하나의 수소 함유 금속 층(40) 상에 위치되는 게이트 전극(50) 양단에 프로그래밍 펄스를 인가하는 것에 의해 수소화 상태 또는 탈수소화 상태로 프로그래밍될 수도 있다. 수소화 상태는, 적어도 하나의 반도체성 금속 산화물 층(130, 30)이 수소 원자로 함침된(impregnated) 상태이고, 탈수소화 상태는, 적어도 하나의 반도체성 금속 산화물 층(130, 30)이 수소 고갈된 상태이다. 단계(2230)를 참조하면, 반도체 디바이스의 메모리 상태는, 측정 바이어스 조건 하에서 제1 전극(126 또는 32)과 제2 전극(158 또는 38) 사이의 측정 전류 경로의 전기 컨덕턴스를 측정하는 것에 의해 결정될 수도 있다.
제1 실시형태에서, 측정 전류 경로는, 층 스택 반도체성 금속 산화물 내의 층의 각각의 이웃하는 쌍 사이의 각각의 계면에 수직인 방향을 따라 층 스택(130, 140) 내의 각각의 층을 통해 연장된다. 감지 증폭기는 측정 전류의 크기를 측정하기 위해 그리고 메모리 셀(150)의 메모리 상태를 결정하기 위해 사용될 수도 있다. 하나의 실시형태에서, 반도체 디바이스를 수소화 상태로 프로그래밍하는 것은, 제1 전극(126)에 비해 제2 전극(158)에 제1 극성을 갖는 제1 프로그래밍 펄스를 인가하는 것을 포함하고, 반도체 디바이스를 탈수소화 상태로 프로그래밍하는 것은, 제1 전극(126)에 비해 제2 전극(158)에 제1 극성의 반대인 제2 극성을 갖는 제2 프로그래밍 펄스를 인가하는 것을 포함한다.
제2 실시형태에서, 적어도 하나의 반도체성 금속 산화물 층은, (제1 전극으로서의) 소스 영역(32), (제2 전극으로서의) 드레인 영역(38), 및 소스 영역(32)과 드레인 영역(38) 사이에서 위치되는 채널 영역(35)을 포함하는 반도체성 금속 산화물 층(30)을 포함한다. 제1 전극은 소스 영역(32)을 포함하고 제2 전극은 드레인 영역(38)을 포함한다. 전기 전도성 경로는, 채널 영역(35)과 접촉하는 적어도 하나의 수소 함유 금속 층(40)과 채널 영역(35) 사이의 계면에 평행한 방향을 따라 채널 영역(35)을 통해 연장된다. 측정 전류의 크기를 측정하기 위해 그리고 채널 영역(35)에서의 수소 레벨에 의해 변조되는 가변 임계 전압을 갖는 전계 효과 트랜지스터를 포함하는 반도체 디바이스의 메모리 상태를 결정하기 위해, 감지 증폭기가 사용될 수도 있다.
하나의 실시형태에서, 반도체 디바이스를 수소화 상태로 프로그래밍하는 것은, 제1 전극(소스 영역(32)을 포함함) 및 제2 전극(드레인 영역(38)을 포함함) 중 하나(또는 둘 모두)에 비해 게이트 전극(50)에 제1 극성을 갖는 제1 프로그래밍 펄스를 인가하는 것을 포함하고; 및 반도체 디바이스를 탈수소화 상태로 프로그래밍하는 것은, 제1 전극 및 제2 전극 중 하나(또는 둘 모두)에 비해 게이트 전극(50)에 제1 극성의 반대인 제2 극성을 갖는 제2 프로그래밍 펄스를 인가하는 것을 포함한다.
본 개시의 다양한 실시형태는 수소 매개 임계 전압 변조를 사용하는 반도체성 금속 산화물 메모리 디바이스를 제공한다. 구체적으로, 적어도 하나의 반도체성 금속 산화물 층(130, 30)에서의 수소의 양은 적어도 하나의 반도체성 금속 산화물 층(130, 30)의 전도도를 결정하고, 반도체성 금속 산화물 메모리 디바이스에게 수소 매개 임계 전압을 제공한다. 적어도 하나의 반도체성 금속 산화물 층(130, 30)을 통과하는 전류는, 적어도 하나의 반도체성 금속 산화물 층(130, 30)이 수소화 상태에 있는지 또는 탈수소화 상태에 있는지의 여부에 따라 미리 정의된 임계 레벨 위에 있을 수도 있거나, 또는 아래에 있을 수도 있다. 그러한 만큼, 적어도 하나의 반도체성 금속 산화물 층(130, 30)은 불휘발성이며 가역적 방식으로 비트를 인코딩할 수도 있다. 본 개시의 디바이스에 의해 긴 내구성을 갖는 불휘발성 메모리 디바이스가 제공될 수도 있다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 메모리 디바이스로서,
제1 전극;
상기 제1 전극 상에 위치되며, 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속을 적어도 90 %인 원자 백분율로 포함하고, 수소 원자를 포함하는 적어도 하나의 수소 함유 금속 층 및 적어도 하나의 반도체성 금속 산화물 층을 포함하는 메모리 층 스택; 및
상기 메모리 층 스택 위에 위치되는 제2 전극
을 포함하는, 메모리 디바이스.
실시예 2. 실시예 1에 있어서,
제1 유전체 재료 층 내에 임베딩되며 상기 제1 전극의 저부(bottom) 표면과 접촉하는 제1 금속 인터커넥트 구조물; 및
제2 유전체 재료 층 내에 임베딩되며 상기 제2 전극의 상단(top) 표면과 접촉하는 제2 금속 인터커넥트 구조물
을 더 포함하는, 메모리 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제1 유전체 재료 층 아래에 있는 반도체 기판; 및
상기 반도체 기판 상에 위치되는 전계 효과 트랜지스터들
을 더 포함하고,
상기 제1 전극 또는 상기 제2 전극은, 상기 반도체 기판과 상기 제1 유전체 재료 층 사이에서 위치되는 추가적인 금속 인터커넥트 구조물을 통해 상기 전계 효과 트랜지스터들 중 하나에 전기적으로 연결됨 -
를 더 포함하는, 메모리 디바이스.
실시예 4. 실시예 1에 있어서,
상기 적어도 하나의 반도체성 금속 산화물 층 각각은 상기 적어도 하나의 수소 함유 금속 층의 각각의 수소 함유 금속 층의 수평 표면과 접촉해 있는 것인, 메모리 디바이스.
실시예 5. 실시예 1에 있어서,
상기 메모리 층 스택은 서로 접촉해 있는 단일의 반도체성 금속 산화물 층과 단일의 수소 함유 금속 층을 포함하고;
상기 단일의 반도체성 금속 산화물 층은 상기 제1 전극과 상기 제2 전극 중 하나와 접촉해 있으며;
상기 단일의 수소 함유 금속 층은 상기 제1 전극과 상기 제2 전극 중 다른 하나와 접촉하되, 상기 단일의 수소 함유 금속 층은 수소 원자를 10 % 미만의 원자 백분율로 포함한 것인, 메모리 디바이스.
실시예 6. 실시예 1에 있어서,
상기 적어도 하나의 수소 함유 금속 층은 복수의 수소 함유 금속 층들을 포함하며;
상기 적어도 하나의 반도체성 금속 산화물 층 중 하나는 상기 복수의 수소 함유 금속 층들 중 두 개와 접촉해 있는 것인, 메모리 디바이스.
실시예 7. 실시예 1에 있어서,
상기 메모리 층 스택은 적어도 두 개의 수소 함유 금속 층들과 적어도 두 개의 반도체성 금속 산화물 층들의 인터레이싱된(interlaced) 층 스택을 포함한 것인, 메모리 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제1 전극, 상기 메모리 층 스택, 및 상기 제2 전극의 조합은, 상기 제2 전극의 상단 표면인 상단 표면을 갖고, 상기 제1 전극의 저부 표면인 저부 표면을 가지며, 상기 제2 전극의 상기 상단 표면의 주변부와 상기 제1 전극의 상기 저부 표면의 주변부 사이에서 일직선으로 연장되는 측벽을 갖는 필라 구조물(pillar structure)을 포함한 것인, 메모리 디바이스.
실시예 9. 실시예 8에 있어서,
수소 확산 배리어 재료를 포함하고, 상기 필라 구조물과 접촉하며, 상기 필라 구조물을 횡방향에서 둘러싸는 유전체 확산 배리어 스페이서(dielectric diffusion barrier spacer)
를 더 포함하는, 메모리 디바이스.
실시예 10. 실시예 8에 있어서,
수소 투과성 유전체 재료를 포함하고, 상기 필라 구조물과 접촉하며, 상기 필라 구조물을 횡방향에서 둘러싸는 투과성 유전체 스페이서; 및
수소 확산 배리어 재료를 포함하고, 상기 투과성 유전체 스페이서와 접촉하며, 상기 투과성 유전체 스페이서를 횡방향에서 둘러싸는 유전체 확산 배리어 스페이서
를 더 포함하는, 메모리 디바이스.
실시예 11. 반도체 디바이스로서,
유전체 재료 층 상에 위치되며, 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에서 위치되는 채널 영역을 포함하는 반도체성 금속 산화물 층;
상기 채널 영역의 표면 상에 위치되고, 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속을 적어도 90 %인 원자 백분율로 포함하며, 수소 원자를 포함하는 수소 함유 금속 층; 및
상기 수소 함유 금속 층 상에 위치되는 게이트 전극
을 포함하는, 반도체 디바이스.
실시예 12. 실시예 11에 있어서,
수소 확산 배리어 재료를 포함하고, 상기 수소 함유 금속 층 및 상기 게이트 전극과 접촉하며, 상기 수소 함유 금속 층 및 상기 게이트 전극을 횡방향에서 둘러싸는 유전체 확산 배리어 스페이서
를 더 포함하는, 반도체 디바이스.
실시예 13. 실시예 11에 있어서,
수소 투과성 유전체 재료를 포함하며, 상기 게이트 전극 및 상기 수소 함유 금속 층과 접촉하고, 상기 게이트 전극 및 상기 수소 함유 금속 층을 횡방향에서 둘러싸는 투과성 유전체 스페이서; 및
수소 확산 배리어 재료를 포함하며, 상기 투과성 유전체 스페이서와 접촉하고, 상기 투과성 유전체 스페이서를 횡방향에서 둘러싸는 유전체 확산 배리어 스페이서
를 더 포함하는, 반도체 디바이스.
실시예 14. 실시예 11에 있어서,
상기 유전체 재료 층 내에 임베딩된 후면 게이트 전극; 및
백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 추가적인 금속을 적어도 90 %인 원자 백분율로 포함하고, 수소 원자를 10 % 미만의 범위 내의 원자 백분율로 포함하며, 상기 후면 게이트 전극과 상기 채널 영역의 저부 표면 사이에 위치된 후면 수소 함유 금속 층
을 더 포함하되,
상기 적어도 하나의 추가적인 금속은 상기 수소 함유 금속 층의 상기 적어도 하나의 금속과 동일하거나 또는 상이한 것인, 반도체 디바이스.
실시예 15. 실시예 11에 있어서,
상기 유전체 재료 층 내에 임베딩되며, 상기 채널 영역의 후면 표면과 접촉해 있는 후면 게이트 전극
을 더 포함하는, 반도체 디바이스.
실시예 16. 반도체 디바이스를 동작시키는 방법으로서,
제1 전극과 제2 전극 사이의 층 스택을 포함하는 반도체 디바이스를 제공하는 단계 - 상기 층 스택은 유전체 재료 층 위의 적어도 하나의 반도체성 금속 산화물 층과 적어도 하나의 수소 함유 금속 층을 포함하되, 상기 적어도 하나의 수소 함유 금속 층 각각은 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속을 적어도 90 %인 원자 백분율로 포함하고, 수소 원자를 포함함 -;
상기 제1 전극 및 상기 제2 전극에 걸쳐 또는 상기 적어도 하나의 수소 함유 금속 층 상에 위치되는 게이트 전극 및 상기 제1 전극과 상기 제2 전극 중 하나에 걸쳐 프로그래밍 펄스를 인가하는 것에 의해 상기 반도체 디바이스를 수소화 상태(hydrogenated state) 또는 탈수소화 상태(de-hydrogenated state)로 프로그래밍하는 단계 - 상기 수소화 상태는 상기 적어도 하나의 반도체성 금속 산화물 층이 수소 원자로 함침된(impregnated) 상태이고, 상기 탈수소화 상태는 상기 적어도 하나의 반도체성 금속 산화물 층이 수소 고갈된 상태임 -; 및
측정 바이어스 조건 하에서 상기 제1 전극과 상기 제2 전극 사이의 측정 전류 경로의 전기 컨덕턴스를 측정하는 것에 의해 상기 반도체 디바이스의 메모리 상태를 결정하는 단계
를 포함하는, 반도체 디바이스를 동작시키는 방법.
실시예 17. 실시예 16에 있어서,
상기 측정 전류 경로는, 상기 층 스택 내의 층들의 각 이웃 쌍 사이의 각각의 계면에 수직인 방향을 따라 상기 층 스택 내의 각각의 층을 통해 연장된 것인, 반도체 디바이스를 동작시키는 방법.
실시예 18. 실시예 17에 있어서,
상기 반도체 디바이스를 상기 수소화 상태로 프로그래밍하는 단계는 상기 제1 전극에 비해 상기 제2 전극에 제1 극성을 갖는 제1 프로그래밍 펄스를 인가하는 단계를 포함하며;
상기 반도체 디바이스를 상기 탈수소화 상태로 프로그래밍하는 단계는 상기 제1 전극에 비해 상기 제2 전극에 상기 제1 극성의 반대인 제2 극성을 갖는 제2 프로그래밍 펄스를 인가하는 단계를 포함한 것인, 반도체 디바이스를 동작시키는 방법.
실시예 19. 실시예 16에 있어서,
상기 적어도 하나의 반도체성 금속 산화물 층은 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 위치된 채널 영역을 포함하는 반도체성 금속 산화물 층을 포함하고;
상기 제1 전극은 상기 소스 영역을 포함하고, 상기 제2 전극은 상기 드레인 영역을 포함하며;
상기 측정 전류 경로는, 상기 채널 영역과 접촉해 있는 상기 적어도 하나의 수소 함유 금속 층과 상기 채널 영역 사이의 계면에 평행한 방향을 따라 상기 채널 영역을 통해 연장된 것인, 반도체 디바이스를 동작시키는 방법.
실시예 20. 실시예 19에 있어서,
상기 반도체 디바이스를 상기 수소화 상태로 프로그래밍하는 단계는 상기 제1 전극과 상기 제2 전극 중 하나에 비해 상기 게이트 전극에 제1 극성을 갖는 제1 프로그래밍 펄스를 인가하는 단계를 포함하며;
상기 반도체 디바이스를 상기 탈수소화 상태로 프로그래밍하는 단계는 상기 제1 전극과 상기 제2 전극 중 하나에 비해 상기 게이트 전극에 상기 제1 극성의 반대인 제2 극성을 갖는 제2 프로그래밍 펄스를 인가하는 단계를 포함한 것인, 반도체 디바이스를 동작시키는 방법.

Claims (10)

  1. 메모리 디바이스로서,
    제1 전극;
    상기 제1 전극 상에 위치되며, 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속을 적어도 90 %인 원자 백분율로 포함하고, 수소 원자를 포함하는 적어도 하나의 수소 함유 금속 층 및 적어도 하나의 반도체성 금속 산화물 층을 포함하는 메모리 층 스택; 및
    상기 메모리 층 스택 위에 위치되는 제2 전극
    을 포함하는, 메모리 디바이스.
  2. 제1항에 있어서,
    제1 유전체 재료 층 내에 임베딩되며 상기 제1 전극의 저부(bottom) 표면과 접촉하는 제1 금속 인터커넥트 구조물; 및
    제2 유전체 재료 층 내에 임베딩되며 상기 제2 전극의 상단(top) 표면과 접촉하는 제2 금속 인터커넥트 구조물
    을 더 포함하는, 메모리 디바이스.
  3. 제2항에 있어서,
    상기 제1 유전체 재료 층 아래에 있는 반도체 기판; 및
    상기 반도체 기판 상에 위치되는 전계 효과 트랜지스터들
    을 더 포함하고,
    상기 제1 전극 또는 상기 제2 전극은, 상기 반도체 기판과 상기 제1 유전체 재료 층 사이에서 위치되는 추가적인 금속 인터커넥트 구조물을 통해 상기 전계 효과 트랜지스터들 중 하나에 전기적으로 연결됨 -
    를 더 포함하는, 메모리 디바이스.
  4. 제1항에 있어서,
    상기 적어도 하나의 반도체성 금속 산화물 층 각각은 상기 적어도 하나의 수소 함유 금속 층의 각각의 수소 함유 금속 층의 수평 표면과 접촉해 있는 것인, 메모리 디바이스.
  5. 제1항에 있어서,
    상기 메모리 층 스택은 서로 접촉해 있는 단일의 반도체성 금속 산화물 층과 단일의 수소 함유 금속 층을 포함하고;
    상기 단일의 반도체성 금속 산화물 층은 상기 제1 전극과 상기 제2 전극 중 하나와 접촉해 있으며;
    상기 단일의 수소 함유 금속 층은 상기 제1 전극과 상기 제2 전극 중 다른 하나와 접촉하되, 상기 단일의 수소 함유 금속 층은 수소 원자를 10 % 미만의 원자 백분율로 포함한 것인, 메모리 디바이스.
  6. 제1항에 있어서,
    상기 적어도 하나의 수소 함유 금속 층은 복수의 수소 함유 금속 층들을 포함하며;
    상기 적어도 하나의 반도체성 금속 산화물 층 중 하나는 상기 복수의 수소 함유 금속 층들 중 두 개와 접촉해 있는 것인, 메모리 디바이스.
  7. 제1항에 있어서,
    상기 메모리 층 스택은 적어도 두 개의 수소 함유 금속 층들과 적어도 두 개의 반도체성 금속 산화물 층들의 인터레이싱된(interlaced) 층 스택을 포함한 것인, 메모리 디바이스.
  8. 제1항에 있어서,
    상기 제1 전극, 상기 메모리 층 스택, 및 상기 제2 전극의 조합은, 상기 제2 전극의 상단 표면인 상단 표면을 갖고, 상기 제1 전극의 저부 표면인 저부 표면을 가지며, 상기 제2 전극의 상기 상단 표면의 주변부와 상기 제1 전극의 상기 저부 표면의 주변부 사이에서 일직선으로 연장되는 측벽을 갖는 필라 구조물(pillar structure)을 포함한 것인, 메모리 디바이스.
  9. 반도체 디바이스로서,
    유전체 재료 층 상에 위치되며, 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에서 위치되는 채널 영역을 포함하는 반도체성 금속 산화물 층;
    상기 채널 영역의 표면 상에 위치되고, 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속을 적어도 90 %인 원자 백분율로 포함하며, 수소 원자를 포함하는 수소 함유 금속 층; 및
    상기 수소 함유 금속 층 상에 위치되는 게이트 전극
    을 포함하는, 반도체 디바이스.
  10. 반도체 디바이스를 동작시키는 방법으로서,
    제1 전극과 제2 전극 사이의 층 스택을 포함하는 반도체 디바이스를 제공하는 단계 - 상기 층 스택은 유전체 재료 층 위의 적어도 하나의 반도체성 금속 산화물 층과 적어도 하나의 수소 함유 금속 층을 포함하되, 상기 적어도 하나의 수소 함유 금속 층 각각은 백금, 이리듐, 오스뮴, 및 루테늄으로부터 선택되는 적어도 하나의 금속을 적어도 90 %인 원자 백분율로 포함하고, 수소 원자를 포함함 -;
    상기 제1 전극 및 상기 제2 전극에 걸쳐 또는 상기 적어도 하나의 수소 함유 금속 층 상에 위치되는 게이트 전극 및 상기 제1 전극과 상기 제2 전극 중 하나에 걸쳐 프로그래밍 펄스를 인가하는 것에 의해 상기 반도체 디바이스를 수소화 상태(hydrogenated state) 또는 탈수소화 상태(de-hydrogenated state)로 프로그래밍하는 단계 - 상기 수소화 상태는 상기 적어도 하나의 반도체성 금속 산화물 층이 수소 원자로 함침된(impregnated) 상태이고, 상기 탈수소화 상태는 상기 적어도 하나의 반도체성 금속 산화물 층이 수소 고갈된 상태임 -; 및
    측정 바이어스 조건 하에서 상기 제1 전극과 상기 제2 전극 사이의 측정 전류 경로의 전기 컨덕턴스를 측정하는 것에 의해 상기 반도체 디바이스의 메모리 상태를 결정하는 단계
    를 포함하는, 반도체 디바이스를 동작시키는 방법.
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