TWI830053B - 半導體結構及其形成方法 - Google Patents

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魏惠嫻
何彥忠
游嘉榕
吳詠捷
許秉誠
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台灣積體電路製造股份有限公司
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Abstract

可在基底上方形成平面絕緣間隔層，並在所述平面絕緣 間隔層上方形成半導體材料層、薄膜電晶體(TFT)閘極介電層及閘電極的組合。在其上方形成介電基質層。在所述半導體材料層的端部上方穿過所述介電基質層形成源極側通孔腔及汲極側通孔腔。可藉由改變所述半導體材料層的端部的晶格常數，在所述半導體材料層的所述端部之間產生機械應力。所述機械應力可增強半導體材料層的通道部分中的電荷載子的遷移率。

Description

半導體結構及其形成方法
本發明的實施例是有關於一種半導體結構及其形成方法。
由氧化物半導體製成的TFT是後段製程(back-end-of-line，BEOL)整合的有吸引力的選項，由於薄膜電晶體(thin film transistor，TFT)可在低溫下處理，且因此不會損壞先前製作的元件。舉例而言，製作條件及技術可能不會損壞先前製作的FEOL元件。
根據一些實施例，一種形成半導體結構的方法，包括：在基底上方形成平面絕緣間隔層；在平面絕緣間隔層上方形成半導體材料層、薄膜電晶體閘極介電層及閘電極的組合；在半導體材料層、薄膜電晶體閘極介電層及閘電極的組合上方形成介電基質層；在半導體材料層的端部上方穿過介電基質層形成源極側通 孔腔及汲極側通孔腔；藉由改變半導體材料層的端部的晶格常數，在半導體材料層的所述端部之間產生機械應力。
根據一些實施例，一種半導體結構包括平面絕緣間隔層、半導體材料層、薄膜電晶體閘極介電層、閘電極、介電基質層、源極結構及汲極結構。平面絕緣間隔層位於基底上方。半導體材料層、薄膜電晶體閘極介電層及閘電極位於平面絕緣間隔層上方。介電基質層位於半導體材料層、薄膜電晶體閘極介電層及閘電極上方。源極結構及汲極結構垂直延伸穿過介電基質層並接觸半導體材料層的端部。源極結構及汲極結構中的每一者包括含金屬的襯墊。含金屬的襯墊在半導體材料層的位於源極結構或汲極結構下方的端部內產生拉伸應力或壓縮應力。
根據一些實施例，一種半導體結構包括平面絕緣間隔層、包括半導體材料的半導體材料層、薄膜電晶體閘極介電層、閘電極、介電基質層、源極結構及汲極結構。平面絕緣間隔層位於基底上方。半導體材料層、薄膜電晶體閘極介電層及閘電極位於平面絕緣間隔層上方。介電基質層位於半導體材料層、薄膜電晶體閘極介電層及閘電極上方。源極結構及汲極結構垂直延伸穿過介電基質層並接觸半導體材料層的端部。半導體材料層的端部包括摻雜劑原子。半導體材料層的端部具有與半導體材料層的位於半導體材料層的端部之間的通道部分不同的晶格常數。
8:基底
9:半導體材料層
81D:汲極側摻雜區
81S:源極側摻雜區
84D:汲極側通孔腔/通孔腔
84S:源極側通孔腔/通孔腔
86D,186D:汲極側金屬襯墊/金屬襯墊
86L、186L:金屬襯墊層
86S、186S:源極側金屬襯墊/金屬襯墊
87D:汲極側金屬填充材料部分/金屬填充材料部分
87S:源極側金屬填充材料部分/金屬填充材料部分
88D:汲極結構
88S:源極結構
100:記憶體陣列區
126:第一電極
128:金屬晶種層
140:合成反鐵磁(SAF)結構
146:隧道障壁層
148:自由磁化層
150:記憶胞
158:第二電極
200:周邊區
601:第一介電材料層/接觸層階介電材料層/介電材料層/下部層階介電材料層
610:第一內連層階介電材料層/介電材料層/下部層階介電材料層
612:元件接觸通孔結構/金屬內連結構/第一金屬內連結構
618:第一金屬線結構/金屬內連結構/第一金屬內連結構
620:第二內連層階介電材料層/介電材料層/下部層階介電材料層/第二線及通孔層階介電材料層
622:第一金屬通孔結構/第一金屬內連結構/金屬內連結構
628:第二金屬線結構/第一金屬內連結構/金屬內連結構
632:第二金屬通孔結構/金屬結構
635:平面絕緣間隔層
637:第三線層階介電材料層
638:第三金屬線結構
640:第四內連層階介電材料層
648:第四金屬線
650:第五內連層階介電材料層/第五內連層階介電層
652:第四金屬通孔結構
658:第五金屬線結構
700:CMOS電路系統
701:場效電晶體
720:淺溝渠隔離結構
732:源極區
735:半導體通道
738:汲極區
742:源極側金屬半導體合金區
748:汲極側金屬半導體合金區
750:閘極結構
752:閘極介電層
754:閘電極
756:介電閘極間隔件
758:閘極頂蓋介電質
810:半導體材料層
820:閘極介電材料/薄膜電晶體(TFT)閘極介電層
830:介電基質層
850:底部閘電極/後部閘電極/閘電極
910,920,930,940,950:步驟
結合附圖閱讀以下詳細說明，將最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據本揭露實施例的在形成互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電晶體、形成於下部層階介電材料層中的第一金屬內連結構以及隔離介電層之後的示例性結構的垂直剖視圖。
圖2A至圖2D是根據本揭露實施例的第一示例性薄膜電晶體結構的連續垂直剖視圖。
圖3A及圖3B是根據本揭露實施例的第二示例性薄膜電晶體結構的連續垂直剖視圖。
圖4A及圖4B是根據本揭露實施例的第三示例性薄膜電晶體結構的連續垂直剖視圖。
圖5A至圖5D是根據本揭露實施例的第四示例性薄膜電晶體結構的連續垂直剖視圖。
圖6A及圖6B是根據本揭露實施例的第五示例性薄膜電晶體結構的連續垂直剖視圖。
圖7A及圖7B是根據本揭露實施例的第六示例性薄膜電晶體結構的連續垂直剖視圖。
圖8是根據本揭露實施例的在形成薄膜電晶體及記憶胞之後的示例性結構的垂直剖視圖。
圖9是示出用於製造本揭露的半導體元件的一般處理步驟的流程圖。
以下揭露內容提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述部件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如「在...之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個組件或特徵與另一(其他)組件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括元件在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。除非另有明確陳述，否則具有相同參考編號的組件被稱為同 一組件，且被認為具有相同的材料成分及相同的厚度範圍。
一般而言，本揭露的結構及方法可用於形成包括薄膜電晶體的半導體結構。具體而言，本揭露的結構及方法可用於形成包括薄膜電晶體的半導體結構，其中每個薄膜電晶體的通道部分可用壓縮應力或拉伸應力以機械方式施加應力，以提供經由半導體通道的增強的導通電流(on-current)。機械應力可由含金屬的襯墊引起，所述含金屬的襯墊在半導體材料層的端部引起壓縮應力或拉伸應力。作為另一選擇或另外，可藉由將摻雜劑植入半導體金屬氧化物材料層的端部中來引起機械應力。
參照圖1，示出根據本揭露實施例的示例性結構。示例性結構包括基底8，基底8可為半導體基底，例如市場上可購得的矽基底。基底8可至少在基底8的上部部分處包括半導體材料層9。半導體材料層9可為塊狀半導體基底的表面部分，或者可為絕緣體上半導體(semiconductor-on-insulator，SOI)基底的頂部半導體層。在一個實施例中，半導體材料層9包含單晶半導體材料，例如單晶矽。
可在半導體材料層9的上部部分中形成包含例如氧化矽等介電材料的淺溝渠隔離結構720。可在由淺溝渠隔離結構720的一部分在側向上圍繞的每一區域內形成合適的經摻雜半導體阱(例如p型阱及n型阱)。可在半導體材料層9的頂表面之上形成場效電晶體701。舉例而言，每一場效電晶體701可包括源極區732、汲極區738、半導體通道735以及閘極結構750，半導體通 道735包括基底8的在源極區732與汲極區738之間延伸的表面部分。半導體通道735可包含單晶半導體材料。每一閘極結構750可包括閘極介電層752、閘電極754、閘極頂蓋介電質758及介電閘極間隔件756。可在每一源極區732上形成源極側金屬半導體合金區742，且可在每一汲極區738上形成汲極側金屬半導體合金區748。
示例性結構可包括記憶體陣列區100，在記憶體陣列區100中隨後可形成鐵電記憶胞的陣列。示例性結構可更包括周邊區200，在周邊區200中會提供用於鐵電記憶體元件的陣列的金屬配線。一般而言，CMOS電路系統700中的場效電晶體701可藉由金屬內連結構的相應的集合而電性連接至相應的鐵電記憶胞的電極。
周邊區200中的元件(例如場效電晶體701)可提供對隨後將形成的鐵電記憶胞的陣列進行操作的功能。具體而言，周邊區中的元件可被配置成控制鐵電記憶胞的陣列的編程操作、抹除操作及感測(讀取)操作。舉例而言，周邊區中的元件可包括感測電路系統及/或編程電路系統。形成於半導體材料層9的頂表面上的元件可包括互補金屬氧化物半導體(CMOS)電晶體及可選的附加半導體元件(例如電阻器、二極體、電容器等)，且被統稱為CMOS電路系統700。
CMOS電路系統700中的場效電晶體701中的一或多者可包括半導體通道735，半導體通道735包含基底8中的半導體材 料層9的一部分。若半導體材料層9包含例如單晶矽等單晶半導體材料，則CMOS電路系統700中的每一場效電晶體701的半導體通道735可包括例如單晶矽通道等單晶半導體通道。在一個實施例中，CMOS電路系統700中的多個場效電晶體701可包括相應的節點，所述相應的節點隨後電性連接至隨後將形成的相應的鐵電記憶胞的節點。舉例而言，CMOS電路系統700中的多個場效電晶體701可包括隨後電性連接至隨後將形成的相應的鐵電記憶胞的節點的相應的源極區732或相應的汲極區738。
在一個實施例中，CMOS電路系統700可包括編程控制電路，所述編程控制電路被配置成控制場效電晶體701的集合的閘極電壓(所述閘極電壓用於對相應的鐵電記憶胞進行編程)以及控制隨後將形成的薄膜電晶體的閘極電壓。在此實施例中，編程控制電路可被配置成提供第一編程脈波，第一編程脈波將所選擇的鐵電記憶胞中的相應的鐵電介電材料層編程為第一極化狀態，在第一極化狀態中，鐵電介電材料層中的電性極化指向所選擇的鐵電記憶胞的第一電極，且編程控制電路可被配置成提供第二編程脈波，第二編程脈波將所選擇的鐵電記憶胞中的鐵電介電材料層編程為第二極化狀態，在第二極化狀態中，鐵電介電材料層中的電性極化指向所選擇的鐵電記憶胞的第二電極。
隨後可在基底8及基底8上的半導體元件(例如場效電晶體701)之上形成形成於介電材料層中的各種金屬內連結構。在例示性實例中，介電材料層可包括例如第一介電材料層601、第一 內連層階介電材料層610及第二內連層階介電材料層620，第一介電材料層601可為圍繞連接至源極及汲極的接觸結構的層(有時被稱為接觸層階介電材料層601)。金屬內連結構可包括：元件接觸通孔結構612，形成於第一介電材料層601中且接觸CMOS電路系統700的相應的部件；第一金屬線結構618，形成於第一內連層階介電材料層610中；第一金屬通孔結構622，形成於第二內連層階介電材料層620的下部部分中；以及第二金屬線結構628，形成於第二內連層階介電材料層620的上部部分中。
介電材料層(601、610、620)中的每一者可包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體或其組合。金屬內連結構(612、618、622、628)中的每一者可包含至少一種導電材料，所述至少一種導電材料可為含金屬的襯墊(例如金屬氮化物或金屬碳化物)與含金屬的填充材料的組合。每一含金屬的襯墊可包含TiN、TaN、WN、TiC、TaC及/或WC，且每一含金屬的填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金、及/或其組合。亦可使用本揭露預期範圍內的其他合適的材料。在一個實施例中，可藉由雙鑲嵌製程將第一金屬通孔結構622及第二金屬線結構628形成為積體的線及通孔結構。儘管本揭露是使用其中記憶胞的陣列形成於第二線及通孔層階介電材料層620之上的實施例進行闡述，但在本文中明確預期其中記憶胞的陣列可形成於不同的金屬內連層階處的實施例。
隨後可在其中形成有金屬內連結構(612、618、622、628)的介電材料層(601、610、620)之上沈積薄膜電晶體的陣列及鐵電記憶胞的陣列。在形成薄膜電晶體的陣列或鐵電記憶胞的陣列之前形成的所有介電材料層的集合被統稱為下部層階介電材料層(601、610、620)。形成於下部層階介電材料層(601、610、620)中的所有金屬內連結構的集合在本文中被稱為第一金屬內連結構(612、618、622、628)。一般而言，形成於至少一個下部層階介電材料層(601、610、620)中的第一金屬內連結構(612、618、622、628)可形成於位於基底8中的半導體材料層9之上。
根據本揭露的態樣，可在金屬內連層階中形成薄膜電晶體(TFT)，所述薄膜電晶體上覆於包含下部層階介電材料層(601、610、620)及第一金屬內連結構(612、618、622、628)上的金屬內連層階上。在一個實施例中，可在下部層階介電材料層(601、610、620)之上形成具有均勻厚度的平面介電材料層。平面介電材料層在本文中被稱為平面絕緣間隔層635。平面絕緣間隔層635包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃或多孔介電材料，且可藉由化學氣相沈積來沈積。平面絕緣間隔層635的厚度可介於30奈米至300奈米的範圍內，但亦可使用更小或更大的厚度。
一般而言，其中含有金屬內連結構(例如，第一金屬內連結構(612、618、622、628))的內連層階介電層(例如，下部層階介電材料層(601、610、620))可形成於半導體元件上方。 平面絕緣間隔層635可形成於內連層階介電層上方。
圖2A至圖2D是根據本揭露實施例的可形成於平面絕緣間隔層635上的第一示例性薄膜電晶體結構的連續垂直剖視圖。
參照圖2A，半導體材料層810可沈積在平面絕緣間隔層635上方。半導體材料包括在利用電性摻雜劑(所述電性摻雜劑可為p型摻雜劑或n型摻雜劑)合適地進行摻雜時提供介於1.0西門子/米(S/m)至1.0×105西門子/米的範圍內的電導率的材料。在固有狀態(intrinsic state)下或在低位準電性摻雜的條件下，半導體材料可為半導電的或絕緣的，且可具有一般而言介於1.0×10-10西門子/米至1.0×10西門子/米的範圍內的電導率。可用於半導體材料的示例性半導體材料包括但不限於：非晶矽、多晶矽、非晶矽鍺合金、多晶矽鍺合金、氧化銦鎵鋅(indium gallium zinc oxide，IGZO)、氧化銦鎢、氧化銦鋅、氧化銦錫、氧化鎵、氧化銦、經摻雜的氧化鋅、經摻雜的氧化銦、經摻雜的氧化鎘以及由其衍生的各種其他經摻雜變體，其他合適的半導體材料處於本揭露的預期範圍內。在一個實施例中，半導體材料可包含氧化銦鎵鋅。
半導體材料層810可包含多晶半導體材料、或者可隨後退火成具有更大平均晶粒尺寸的多晶半導體材料的非晶半導體材料。半導體材料層810可藉由物理氣相沈積來沈積。半導體材料的厚度可在1奈米至100奈米(例如，2奈米至50奈米及/或4奈米至15奈米)的範圍內，但亦可使用更小及更大的厚度。
閘極介電材料820可藉由閘極介電材料的共形沈積形成 於半導體材料層810上方。閘極介電材料可包括但不限於氧化矽、氮氧化矽、介電金屬氧化物(例如，氧化鋁、氧化鉿、氧化釔、氧化鑭等)或其堆疊。其他合適的介電材料亦在本揭露的設想範圍內。閘極介電材料可藉由原子層沈積或化學氣相沈積來沈積。閘極介電材料的厚度可在1奈米至12奈米(例如，2奈米至6奈米)的範圍內，但亦可使用更小及更大的厚度。
光阻層(未示出)可施加在閘極介電材料820上方，並且可微影圖案化成至少一個離散的光阻材料部分。在一個實施例中，光阻層可被圖案化成光阻材料部分的二維陣列，使得每個圖案化的光阻材料部分覆蓋半導體材料層810的將隨後被圖案化的區域。閘極介電材料及半導體材料的未遮罩部分可例如藉由各向異性蝕刻製程來蝕刻，所述各向異性蝕刻製程使用光阻層的光阻材料部分作為蝕刻遮罩。
閘極介電材料的剩餘部分構成薄膜電晶體(TFT)閘極介電層820。半導體材料的剩餘部分構成半導體材料層810。在一個實施例中，可形成TFT閘極介電層820及半導體材料層810的二維堆疊陣列。可隨後例如藉由灰化移除光阻層。
每個半導體材料層810可具有矩形水平剖面形狀或圓形矩形水平剖面形狀。每個半導體材料層810可具有一對沿第一水平方向側向延伸的縱向邊緣。每個半導體材料層810還可具有一對橫向邊緣，所述一對橫向邊緣沿垂直於第一水平方向的第二水平方向側向延伸。每個半導體材料層810可形成於平面絕緣間隔 層635的頂表面上，並且每個TFT閘極介電層820可形成於半導體材料層810的頂表面上。
至少一種導電材料可沈積在TFT閘極介電層820上方，並且可被圖案化成離散的導電材料部分以形成至少一個閘電極850。至少一個閘電極850可為閘電極850陣列的一部分。舉例而言，藉由在至少一種含金屬的材料上方施加及圖案化光阻層、且藉由使用例如各向異性蝕刻製程等蝕刻製程轉移光阻層中的圖案至所述至少一種含金屬的材料，可將所述至少一種導電材料圖案化成閘電極850中。可隨後例如藉由灰化來移除光阻層。在一個實施例中，閘電極850的一維陣列或二維陣列可形成於半導體材料層810及TFT閘極介電層820的二維堆疊陣列上方。
閘電極850的至少一種導電材料可包括至少一種導電金屬氮化物材料(例如，TiN、TaN及/或WN)、元素金屬(例如，W、Cu、Ru、Co、Mo、Ni、Al等)及/或至少兩種元素金屬的金屬間合金，其他合適的導電材料亦在本揭露的設想範圍內。閘電極850的至少一種導電材料可藉由物理氣相沈積、化學氣相沈積、電鍍或化學鍍覆來沈積。閘電極850的厚度可在10奈米至100奈米的範圍內，但亦可使用更小及更大的厚度。
半導體材料層810、TFT閘極介電層820及閘電極850的每個鄰近的組合構成薄膜電晶體(TFT)。介電基質層830可形成於半導體材料層810、TFT閘極介電層820及閘電極850的每個組合的上方。介電基質層830可被平坦化以提供平坦的頂表面。 介電基質層830可包括自平坦化介電材料，例如可流動氧化物(flowable oxide，FOX)或可平坦化介電材料，例如未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃。自與平面絕緣間隔層635的介面量測的介電基質層830的厚度可在100奈米至1,000奈米(例如，200奈米至500奈米)的範圍內，但亦可使用更小或更大的厚度。
參照圖2B，光阻層(未示出)可施加在介電基質層830上方。光阻層可被微影圖案化以在每個半導體材料層810的端部上方以及視情況在第二金屬線結構628(如圖1所示)的區域上方形成開口。可執行各向異性蝕刻製程，以經由介電基質層830轉移光阻層中的開口的圖案，從而形成延伸至半導體材料層810的通孔腔(84S、84D)。通孔腔可包括源極側通孔腔84S、汲極側通孔腔84D及閘極側通孔腔(未示出)。視情況，向下延伸至第二金屬線結構628中的相應一者的附加通孔腔可與源極側通孔腔84S、汲極側通孔腔84D及閘極側通孔腔的形成同時形成。一般而言，向下延伸至第二金屬線結構628中的相應一者的附加通孔腔可與源極側通孔腔84S、汲極側通孔腔84D及閘極側通孔腔的形成同時形成，或者可使用附加的微影圖案化製程及附加的各向異性蝕刻製程形成。
在一個實施例中，每個源極側通孔腔84S及每個汲極側通孔腔84D可垂直延伸穿過介電基質層830，穿過TFT閘極介電層820，並進入每個半導體材料層810的端部的上部區中。源極側 通孔腔84S及汲極側通孔腔84D進入半導體材料層810中的凹陷深度可在1奈米至25奈米(例如，2奈米至15奈米)的範圍內，但亦可使用更小及更大的厚度。在一個實施例中，源極側通孔腔84S及汲極側通孔腔84D中的每一者可形成有錐角，此可有利地用於增加最終元件結構中的淨機械應力。在一個實施例中，自垂直方向量測的錐角可在0.5度至20度(例如，2度至10度)的範圍內，但亦可使用更小及更大的錐角。
參照圖2C，含金屬的材料可沈積在源極側通孔腔84S及汲極側通孔腔84D中以及介電基質層830上方，以形成含金屬的襯墊層86L。含金屬的襯墊層86L的含金屬的材料可為在半導體材料層810的下伏部分中引起側向機械應力的任何含金屬的材料。在一個實施例中，產生應力的含金屬的材料可包括Co、Ru、Mo、Ti、Ta、TiN、TaN、WN、其合金、其化合物及其層堆疊中的一或多者。其他產生應力的含金屬的材料亦在本揭露的設想範圍內。含金屬的襯墊層86L的厚度可在1奈米至20奈米(例如，2奈米至10奈米)的範圍內，但亦可使用更小及更大的厚度。
一般而言，含金屬的襯墊層86L可直接沈積在每個半導體材料層810的端部的物理暴露表面上，並且包含產生拉伸應力或壓縮應力的含金屬的材料。根據本揭露的態樣，含金屬的襯墊層86L在每個半導體材料層810的端部內產生拉伸應力或壓縮應力。含金屬的襯墊層86L改變每個半導體材料層810的端部的晶格常數。
在一個實施例中，含金屬的襯墊層86L可藉由原子層沈積(atomic layer deposition，ALD)來沈積。含金屬的前驅物層可被吸附至介電基質層830及半導體材料層810的表面，並且可被熱分解以移除揮發性官能團。可沈積剩餘的金屬元素以形成含金屬的襯墊層86L。在此實施例中，含金屬的襯墊層86L可在半導體材料層810的端部內引起壓縮應力。半導體材料層810的端部內的壓縮應力在半導體材料層810的端部之間(即，在半導體材料層810的每個通道部分內)引起拉伸應力。
參照圖2D，含金屬的填充材料可沈積在源極側通孔腔84S及汲極側通孔腔84D的剩餘體積中。含金屬的填充材料可為提供高導電性的任何含金屬的材料。在一個實施例中，含金屬的填充材料可選自Cu、Al、Co、Ru、Mo、Mn、Ti、Ta、W、TiN、TaN、其合金或其層堆疊，其他合適的含金屬的填充材料可在本揭露的設想範圍內。
含金屬的填充材料及含金屬的襯墊層86L的多餘部分可藉由平坦化製程自包括介電基質層830的頂表面的水平面上方移除，所述平坦化製程可包括化學機械平坦化(chemical mechanical planarization，CMP)製程。含金屬的填充材料的存留在源極側通孔腔84S中的每個剩餘部分構成源極側含金屬的填充材料部分87S。含金屬的填充材料的存留在汲極側通孔腔84D中的每個剩餘部分構成汲極側含金屬的填充材料部分87D。含金屬的襯墊層86L的在源極側通孔腔84S中的每個剩餘部分構成源極側含金屬的襯 墊86S。含金屬的襯墊層86L的在汲極側通孔腔84D中的每個剩餘部分構成汲極側含金屬的襯墊86D。
含金屬的襯墊層86L的剩餘部分及含金屬的填充材料的剩餘部分的每個鄰近的組合包括源極結構88S或汲極結構88D。具體而言，源極側含金屬的襯墊86S及源極側含金屬的填充材料部分87S的每個鄰近的組合構成源極結構88S。汲極側含金屬的襯墊86D及汲極側含金屬的填充材料部分87D的每個鄰近的組合構成汲極結構88D。源極結構88S及汲極結構88D藉由改變半導體材料層810的位於源極結構88S及汲極結構88D下方的端部的晶格常數而在每個半導體材料層810的端部之間產生機械應力。
圖3A及圖3B示出根據本揭露實施例的第二示例性薄膜電晶體結構的連續垂直剖視圖。
參照圖3A，示出用於形成薄膜電晶體的替代結構，其可藉由在源極側通孔腔84S及汲極側通孔腔84D中以及在介電基質層830上方沈積含金屬的材料以形成含金屬的襯墊層186L而自圖2B的處理步驟處的示例性結構得到。含金屬的襯墊層186L的含金屬的材料可為在半導體材料層810的下伏部分中包含拉伸側向機械應力的任何含金屬的材料。在一個實施例中，含金屬的襯墊層186L可藉由物理氣相沈積(physical vapor deposition，PVD)來沈積，所述PVD可沈積產生拉伸應力的含金屬的材料。在一個實施例中，產生應力的含金屬的材料可包括Co、Ru、Mo、Ti、Ta、TiN、TaN、WN、其合金、其化合物及其層堆疊中的一或多者，其 他產生應力的含金屬的材料亦在本揭露的設想範圍內。含金屬的襯墊層186L的厚度可在1奈米至20奈米(例如，2奈米至10奈米)的範圍內，但亦可使用更小及更大的厚度。含金屬的襯墊層86L改變(例如，增加)每個半導體材料層810的端部的晶格常數。含金屬的襯墊層186L可在半導體材料層810的端部內引起拉伸應力。半導體材料層810的端部內的拉伸應力在半導體材料層810的端部之間(即，在半導體材料層810的每個通道部分內)引起壓縮應力。
參照圖3B，含金屬的填充材料可沈積在源極側通孔腔84S及汲極側通孔腔84D的剩餘體積中。含金屬的填充材料可為提供高導電性的任何含金屬的材料。在一個實施例中，含金屬的填充材料可選自Cu、Al、Co、Ru、Mo、Mn、Ti、Ta、W、TiN、TaN、其合金或其層堆疊。其他含金屬的填充材料在本揭露的設想範圍內。
含金屬的填充材料及含金屬的襯墊層186L的多餘部分可藉由平坦化製程自包括介電基質層830的頂表面的水平面上方移除，所述平坦化製程可包括化學機械平坦化(CMP)製程。含金屬的填充材料的存留在源極側通孔腔84S中的每個剩餘部分構成源極側含金屬的填充材料部分87S。含金屬的填充材料的存留在汲極側通孔腔84D中的每個剩餘部分構成汲極側含金屬的填充材料部分87D。含金屬的襯墊層186L的在源極側通孔腔84S中的每個剩餘部分構成源極側含金屬的襯墊186S。含金屬的襯墊層186L 的在汲極側通孔腔84D中的每個剩餘部分構成汲極側含金屬的襯墊186D。
含金屬的襯墊層186L的剩餘部分及含金屬的填充材料的剩餘部分的每個鄰近的組合包括源極結構88S或汲極結構88D。具體而言，源極側含金屬的襯墊186S及源極側含金屬的填充材料部分87S的每個鄰近的組合構成源極結構88S。汲極側含金屬的襯墊186D及汲極側含金屬的填充材料部分87D的每個鄰近的組合構成汲極結構88D。源極結構88S及汲極結構88D藉由改變半導體材料層810的位於源極結構88S及汲極結構88D下方的端部的晶格常數而在每個半導體材料層810的端部之間產生機械應力。
圖4A及圖4B是根據本揭露實施例的第三示例性薄膜電晶體結構的連續垂直剖視圖。
參照圖4A，用於形成第三示例性薄膜電晶體的結構可藉由將摻雜劑植入半導體材料層810的位於源極側通孔腔84S及汲極側通孔腔84D之下的部分中而自圖2B的結構得到。摻雜劑可包括：p型摻雜元素，例如B、Ga或In；n型摻雜元素，例如P、As或Sb；或者金屬元素(例如，過渡金屬)。可選擇植入的摻雜劑的種類及劑量，使得在隨後的退火製程中將摻雜劑結合至半導體材料層810的取代晶格位置中會將半導體材料層810的晶格常數改變至少0.01%。源極側摻雜區81S可形成於每個源極側通孔腔84S下方，且汲極側摻雜區81D可形成於每個汲極側通孔腔84D下方。在一個實施例中，源極側摻雜區81S及汲極側摻雜區81D 中植入的摻雜劑的原子濃度可在1.0×1019/立方公分至1.0×1021/立方公分的範圍內，但亦可使用更小及更大的摻雜劑濃度。
在一個實施例中，半導體材料層810可包含介電金屬氧化物材料，並且植入的摻雜劑可包含金屬元素，例如過渡金屬元素。在此實施例中，氧原子可在植入金屬元素的同時或之後植入，以減少或消除植入的介電金屬氧化物材料中的化學計量不平衡(即，氧缺乏)。可選擇被植入以形成源極側摻雜區81S及汲極側摻雜區81D的金屬元素，使得源極側摻雜區81S及汲極側摻雜區81D中的經摻雜的介電金屬氧化物材料可具有與位於相鄰的一對源極側摻雜區81S及汲極側摻雜區81D之間的半導體材料層810的未植入部分(即，通道部分)不同的晶格常數。
在一個實施例中，源極側摻雜區81S及汲極側摻雜區81D中的經摻雜的半導體材料可具有較半導體材料層810的通道部分(即，未植入部分)的半導體材料小的晶格常數。在此實施例中，半導體材料層810的通道部分可能處於拉伸應力下。作為另一選擇，源極側摻雜區81S及汲極側摻雜區81D中的經摻雜的半導體材料可具有較半導體材料層810的通道部分(即，未植入部分)的半導體材料大的晶格常數。在此實施例中，半導體材料層810的通道部分可能處於壓縮應力下。
參照圖4B，含金屬的填充材料可沈積在源極側通孔腔84S及汲極側通孔腔84D中。含金屬的填充材料可為提供高導電性的任何含金屬的材料。在一個實施例中，含金屬的填充材料可 選自Cu、Al、Co、Ru、Mo、Mn、Ti、Ta、W、TiN、TaN、其合金或其層堆疊，其他合適的含金屬的填充材料在本揭露的設想範圍內。
含金屬的填充材料的多餘部分可藉由平坦化製程自包括介電基質層830的頂表面的水平面上方移除，所述平坦化製程可包括化學機械平坦化(CMP)製程。含金屬的填充材料的存留在源極側通孔腔84S中的每個剩餘部分包括源極側含金屬的填充材料部分87S，所述源極側含金屬的填充材料部分87S構成源極結構88S。含金屬的填充材料的存留在汲極側通孔腔84D中的每個剩餘部分包括汲極側含金屬的填充材料部分87D，所述汲極側含金屬的填充材料部分87D構成汲極結構88D。
源極側摻雜區81S及汲極側摻雜區81D可具有被調整的晶格常數，並且可在半導體材料層810的位於每個薄膜電晶體的源極結構88S與汲極結構88D之下的端部之間(即，源極側摻雜區81S與汲極側摻雜區81D之間)產生機械應力。
參照圖2A至圖4B，薄膜電晶體可具有以下配置，在所述配置中，半導體材料層810接觸平面絕緣間隔層635的頂表面，並且TFT閘極介電層820接觸半導體材料層810的頂表面。閘電極850可接觸TFT閘極介電層820的頂表面。
圖5A至圖5D是根據本揭露實施例的第四示例性薄膜電晶體結構的連續垂直剖視圖。
參照圖5A，示出在形成底部閘電極850、薄膜電晶體 (TFT)閘極介電層820及半導體材料層810之後的圖1的示例性結構的區。在此實施例中，凹陷可形成於平面絕緣間隔層635的頂表面中。至少一種導電材料可沈積在平面絕緣間隔層635的凹陷中。所述至少一種導電材料的多餘部分可自包括平面絕緣間隔層635的頂表面的水平面上方移除。所述至少一種導電材料的每個剩餘部分構成底部閘電極850(有時被稱為後部閘電極850)。
閘極介電材料可藉由閘極介電材料的共形沈積形成於底部閘電極850上方。閘極介電材料可包括但不限於氧化矽、氮氧化矽、介電金屬氧化物(例如，氧化鋁、氧化鉿、氧化釔、氧化鑭等)或其堆疊。其他合適的介電材料在本揭露的設想範圍內。閘極介電材料可藉由原子層沈積或化學氣相沈積來沈積。閘極介電材料的厚度可在1奈米至12奈米(例如，2奈米至6奈米)的範圍內，但亦可使用更小及更大的厚度。
半導體材料可沈積在閘極介電材料上方。半導體材料可具有與上述半導體材料層810相同的材料成分及相同的厚度範圍。
光阻層(未示出)可施加在半導體材料上方，並且可被微影圖案化成至少一個分立的光阻材料部分。在一個實施例中，光阻層可被圖案化成光阻材料部分的二維陣列，使得每個圖案化的光阻材料部分覆蓋半導體材料層810的將隨後被圖案化的區域。閘極介電材料及半導體材料的未遮罩部分可例如藉由各向異性蝕刻製程來蝕刻，所述各向異性蝕刻製程使用光阻層的光阻材料部分作為蝕刻遮罩。
閘極介電材料的剩餘部分構成薄膜電晶體(TFT)閘極介電層820。半導體材料的剩餘部分構成半導體材料層810。在一個實施例中，可形成TFT閘極介電層820及半導體材料層810的二維堆疊陣列。可隨後例如藉由灰化移除光阻層。
每個半導體材料層810可具有矩形水平剖面形狀或圓形矩形水平剖面形狀。每個半導體材料層810可具有一對沿第一水平方向側向延伸的縱向邊緣。每個半導體材料層810還可具有一對橫向邊緣，所述一對橫向邊緣沿垂直於第一水平方向的第二水平方向側向延伸。每個半導體材料層810可形成於平面絕緣間隔層635的頂表面上，並且每個TFT閘極介電層820可形成於半導體材料層810的頂表面上。
半導體材料層810、TFT閘極介電層820及閘電極850的每個鄰近的組合構成薄膜電晶體(TFT)。介電基質層830可形成於半導體材料層810、TFT閘極介電層820及閘電極850的每個組合上方。介電基質層830可被平坦化以提供平坦的頂表面。介電基質層830可包括自平坦化介電材料(例如，可流動氧化物(FOX))或可平坦化介電材料(例如，未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃)。自與平面絕緣間隔層635的介面量測的介電基質層830的厚度可在100奈米至1,000奈米(例如，200奈米至500奈米)的範圍內，但亦可使用更小或更大的厚度。
參照圖5B，可執行圖2B的處理步驟來形成通孔腔。通孔腔可包括源極側通孔腔84S、汲極側通孔腔84D及閘極側通孔 腔(未示出)。視情況，向下延伸至第二金屬線結構628中的相應一者的附加通孔腔可與源極側通孔腔84S、汲極側通孔腔84D及閘極側通孔腔的形成同時形成。一般而言，附加通孔腔可與源極側通孔腔84S、汲極側通孔腔84D及閘極側通孔腔的形成同時形成，或者可使用附加微影圖案化製程及附加各向異性蝕刻製程形成。
在一個實施例中，每個源極側通孔腔84S及每個汲極側通孔腔84D可垂直延伸穿過介電基質層830，穿過TFT閘極介電層820，並進入每個半導體材料層810的端部的上部區中。源極側通孔腔84S及汲極側通孔腔進入半導體材料層810中的凹陷深度可在1奈米至25奈米(例如，2奈米至15奈米)的範圍內，但亦可使用更小及更大的厚度。在一個實施例中，源極側通孔腔84S及汲極側通孔腔84D中的每一者可形成有錐角，此可有利地用於增加最終元件結構中的淨機械應力。在一個實施例中，自垂直方向量測的錐角可在0.5度至20度(例如，2度至10度)的範圍內，但亦可使用更小及更大的錐角。
參照圖5C，可執行圖2C的處理步驟，以在源極側通孔腔84S及汲極側通孔腔84D中以及介電基質層830上方沈積含金屬的材料。含金屬的襯墊層86L形成於介電基質層830上方。含金屬的襯墊層86L的材料及厚度範圍可與圖2C所示的結構相同。
在一個實施例中，含金屬的襯墊層86L可藉由原子層沈積來沈積。含金屬的前驅物層可被吸附至介電基質層830及半導 體材料層810的表面，並且可被熱分解以移除揮發性官能團。可沈積剩餘的金屬元素以形成含金屬的襯墊層86L。在此實施例中，含金屬的襯墊層86L可在半導體材料層810的端部內引起壓縮應力。半導體材料層810的端部內的壓縮應力在半導體材料層810的端部之間(即，在半導體材料層810的每個通道部分內)引起拉伸應力。
參照圖5D，可執行圖2D的處理步驟，以在源極側通孔腔84S及汲極側通孔腔84D中形成源極結構88S或汲極結構88D。具體而言，源極側含金屬的襯墊86S及源極側含金屬的填充材料部分87S的每個鄰近的組合構成源極結構88S。汲極側含金屬的襯墊86D及汲極側含金屬的填充材料部分87D的每個鄰近的組合構成汲極結構88D。源極結構88S及汲極結構88D藉由改變半導體材料層810的位於源極結構88S及汲極結構88D下方的端部的晶格常數而在每個半導體材料層810的端部之間產生機械應力。
圖6A及圖6B是根據本揭露實施例的第五示例性薄膜電晶體結構的連續垂直剖視圖。
參照圖6A，示出用於形成薄膜電晶體的替代結構，其可藉由在源極側通孔腔84S及汲極側通孔腔84D中以及在介電基質層830上方沈積含金屬的材料以形成含金屬的襯墊層186L而自圖5B的處理步驟處的示例性結構得到。含金屬的襯墊層186L的含金屬的材料可為在半導體材料層810的下伏部分中引起拉伸側向 機械應力的任何金屬材料。在一個實施例中，含金屬的襯墊層186L可藉由物理氣相沈積(PVD)來沈積，所述PVD可沈積產生拉伸應力的含金屬的材料。在一個實施例中，產生應力的含金屬的材料可包括Co、Ru、Mo、Ti、Ta、TiN、TaN、WN、其合金、其化合物及其層堆疊中的一或多者，其他產生應力的含金屬的材料在本揭露的設想範圍內。含金屬的襯墊層186L的厚度可在1奈米至20奈米(例如，2奈米至10奈米)的範圍內，但亦可使用更小及更大的厚度。含金屬的襯墊層86L改變(例如，增加)每個半導體材料層810的端部的晶格常數。含金屬的襯墊層186L可在半導體材料層810的端部內引起拉伸應力。半導體材料層810的端部內的拉伸應力在半導體材料層810的端部之間(即，在半導體材料層810的每個通道部分內)引起壓縮應力。
參照圖6B，含金屬的填充材料可沈積在源極側通孔腔84S及汲極側通孔腔84D的剩餘體積中。含金屬的填充材料可為提供高導電性的任何含金屬的材料。在一個實施例中，含金屬的填充材料可選自Cu、Al、Co、Ru、Mo、Mn、Ti、Ta、W、TiN、TaN、其合金或其層堆疊，其他含金屬的填充材料在本揭露的設想範圍內。
含金屬的填充材料及含金屬的襯墊層186L的多餘部分可藉由平坦化製程自包括介電基質層830的頂表面的水平面上方移除，所述平坦化製程可包括化學機械平坦化(CMP)製程。含金屬的填充材料的存留在源極側通孔腔84S中的每個剩餘部分構成 源極側含金屬的填充材料部分87S。含金屬的填充材料的存留在汲極側通孔腔84D中的每個剩餘部分構成汲極側含金屬的填充材料部分87D。含金屬的襯墊層186L的在源極側通孔腔84S中的每個剩餘部分構成源極側含金屬的襯墊186S。含金屬的襯墊層186L的在汲極側通孔腔84D中的每個剩餘部分構成汲極側含金屬的襯墊186D。
含金屬的襯墊層186L的剩餘部分及含金屬的填充材料的剩餘部分的每個鄰近的組合包括源極結構88S或汲極結構88D。具體而言，源極側含金屬的襯墊186S及源極側含金屬的填充材料部分87S的每個鄰近的組合構成源極結構88S。汲極側含金屬的襯墊186D及汲極側含金屬的填充材料部分87D的每個鄰近的組合構成汲極結構88D。源極結構88S及汲極結構88D藉由改變半導體材料層810的位於源極結構88S及汲極結構88D下方的端部的晶格常數而在每個半導體材料層810的端部之間產生機械應力。
圖7A及圖7B是根據本揭露實施例的第六示例性薄膜電晶體結構的連續垂直剖視圖。
參照圖7A，用於形成第六示例性薄膜電晶體的結構可藉由將摻雜劑植入半導體材料層810的位於源極側通孔腔84S及汲極側通孔腔84D之下的部分中而自圖5B的結構得到。摻雜劑可包括：p型摻雜元素，例如B、Ga或In；n型摻雜元素，例如P、As或Sb；或者金屬元素(例如，過渡金屬)。可選擇植入的摻雜劑的種類及劑量，使得將摻雜劑結合至半導體材料層810中會將 半導體材料層810的晶格常數改變至少0.01%。源極側摻雜區81S可形成於每個源極側通孔腔84S下方，且汲極側摻雜區81D可形成於每個汲極側通孔腔84D下方。在一個實施例中，源極側摻雜區81S及汲極側摻雜區81D中植入的摻雜劑的原子濃度可在1.0×1019/立方公分至1.0×1021/立方公分的範圍內，但亦可使用更小及更大的摻雜劑濃度。
在一個實施例中，半導體材料層810可包含介電金屬氧化物材料，並且植入的摻雜劑可包含金屬元素，例如過渡金屬元素。在此實施例中，氧原子可在植入金屬元素的同時或之後植入，以減少或消除植入的介電金屬氧化物材料中的化學計量不平衡(即，氧缺乏)。可選擇被植入以形成源極側摻雜區81S及汲極側摻雜區81D的金屬元素，使得源極側摻雜區81S及汲極側摻雜區81D中的經摻雜的介電金屬氧化物材料具有與位於相鄰的一對源極側摻雜區81S及汲極側摻雜區81D之間的半導體材料層810的未植入部分(即，通道部分)不同的晶格常數。
在一個實施例中，源極側摻雜區81S及汲極側摻雜區81D中的經摻雜的半導體材料可具有較半導體材料層810的通道部分(即，未植入部分)的半導體材料小的晶格常數。在此實施例中，半導體材料層810的通道部分可能處於拉伸應力下。作為另一選擇，源極側摻雜區81S及汲極側摻雜區81D中的經摻雜的半導體材料可具有較半導體材料層810的通道部分(即，未植入部分)的半導體材料大的晶格常數。在此實施例中，半導體材料層810 的通道部分可能處於壓縮應力下。
參照圖7B，含金屬的填充材料可沈積在源極側通孔腔84S及汲極側通孔腔84D中。含金屬的填充材料可為提供高導電性的任何含金屬的材料。在一個實施例中，含金屬的填充材料可選自Cu、Al、Co、Ru、Mo、Mn、Ti、Ta、W、TiN、TaN、其合金或其層堆疊，其他含金屬的填充材料在本揭露的設想範圍內。
含金屬的填充材料的多餘部分可藉由平坦化製程自包括介電基質層830的頂表面的水平面上方移除，所述平坦化製程可包括化學機械平坦化(CMP)製程。含金屬的填充材料的存留在源極側通孔腔84S中的每個剩餘部分包括源極側含金屬的填充材料部分87S，所述源極側含金屬的填充材料部分87S構成源極結構88S。含金屬的填充材料的存留在汲極側通孔腔84D中的每個剩餘部分包括汲極側含金屬的填充材料部分87D，所述汲極側含金屬的填充材料部分87D構成汲極結構88D。
源極側摻雜區81S及汲極側摻雜區81D可具有被調整的晶格常數，並且可在半導體材料層810的位於每個薄膜電晶體的源極結構88S與汲極結構88D之下的端部之間(即，源極側摻雜區81S與汲極側摻雜區81D之間)產生機械應力。
參照圖8，示出在形成薄膜電晶體之後的示例性結構。在形成源極結構88S及汲極結構88D的同時、之前或之後，可穿過第二金屬線結構628中的相應一者上的介電基質層830及平面絕緣間隔層635形成第二金屬通孔結構632。
在本文中被稱為第三線層階介電材料層637的介電材料層可沈積在介電基質層830上方。第三金屬線結構638可在形成於介電基質層830內的金屬結構(88S、88D、632)中的相應一者上的第三線層階介電材料層637中形成。
在附加介電材料層內形成的附加金屬內連結構可隨後形成於薄膜電晶體及第三線層階介電材料層637上方。在例示性實例中，介電材料層可包括例如第四內連層階介電材料層640、第五內連層階介電材料層650等。附加金屬內連結構可包括形成於第四內連層階介電材料層640內的第三金屬通孔結構(未示出)及第四金屬線648、形成於第五內連層階介電層650內的第四金屬通孔結構652及第五金屬線結構658等。
視情況，記憶胞150可形成於薄膜電晶體的之下、之上或與薄膜電晶體處於同一層階。在薄膜電晶體被形成為二維週期陣列的實施例中，記憶胞150可被形成為記憶胞150的二維週期陣列。每個記憶胞150可包括磁隧道結、鐵電隧道結、相變記憶體材料或空位調變(vacancy-modulated)導電氧化物材料部分。此外，每個記憶胞150可包括包含含金屬的材料的第一電極126及包含含金屬的材料並保護記憶胞150的下伏資料儲存部分的第二電極158。記憶體組件設置在第一電極126(即，底部電極)與第二電極158(即，頂部電極)之間。
在例示性實例中，在記憶胞150包括磁隧道結的實施例中，記憶胞150可包括層堆疊，所述層堆疊自底部至頂部包括第 一電極126、促進上覆材料層的晶體生長的含金屬的晶種層128、合成反鐵磁(synthetic antiferromagnet，SAF)結構140、隧道障壁層146、自由磁化層148及第二電極158。
共同參照圖1至圖8且根據本揭露的各種實施例，提供一種半導體結構，所述半導體結構包括：位於基底8上方的平面絕緣間隔層635；位於平面絕緣間隔層635上方的半導體材料層810、薄膜電晶體(TFT)閘極介電層820及閘電極850；位於半導體材料層810、TFT閘極介電層820及閘電極850上方的介電基質層830；以及垂直延伸穿過介電基質層830並接觸半導體材料層810的端部的源極結構88S及汲極結構88D，其中源極結構88S及汲極結構88D中的每一者包括含金屬的襯墊(86S、186S、86D、186D)，所述含金屬的襯墊在半導體材料層810的位於源極結構88S或汲極結構88D下方的端部內產生拉伸應力或壓縮應力。
在一個實施例中，含金屬的襯墊(86S、186S、86D、186D)在半導體材料層810的端部內引起壓縮應力，並在半導體材料層810的端部之間引起拉伸應力。在一個實施例中，含金屬的襯墊(86S、186S、86D、186D)在半導體材料層810的端部內引起拉伸應力，並在半導體材料層810的端部之間引起壓縮應力。
在一個實施例中，源極結構88S及汲極結構88D中的每一者包括相應的含金屬的填充材料部分(87S或87D)，所述相應的含金屬的填充材料部分被含金屬的襯墊(86S、186S、86D、186D)中的相應一者在側向上包圍。
在一個實施例中，半導體材料層810接觸平面絕緣間隔層635的頂表面；TFT閘極介電層820接觸半導體材料層810的頂表面；且閘電極850接觸TFT閘極介電層820的頂表面。
在一個實施例中，閘電極850接觸平面絕緣間隔層635的頂表面；TFT閘極介電層820接觸閘電極850的頂表面；且半導體材料層810接觸TFT閘極介電層820的頂表面。
根據本揭露的態樣，提供一種半導體結構，所述半導體結構包括：位於基底8上方的平面絕緣間隔層635；位於平面絕緣間隔層635上方的包含半導體材料的半導體材料層810、薄膜電晶體(TFT)閘極介電層820及閘電極850；位於半導體材料層810、TFT閘極介電層820及閘電極850上方的介電基質層830；以及垂直延伸穿過介電基質層830並接觸半導體材料層810的端部的源極結構88S及汲極結構88D，其中半導體材料層810的端部包括摻雜劑原子，並且具有與半導體材料層810的位於半導體材料層810的端部之間的通道部分不同的晶格常數。
在一個實施例中，摻雜劑原子包含金屬元素，並且摻雜劑原子的主要部分位於取代位點中。在一個實施例中，源極結構88S及汲極結構88D中的每一者在包括半導體材料層810的頂表面的水平面下方延伸，並且接觸半導體材料層810的相應側壁，所述相應側壁可為源極側摻雜區81S的側壁及/或汲極側摻雜區81D的側壁。
在一個實施例中，半導體結構包括：接觸源極結構88S 及汲極結構88D的金屬內連結構(例如，第三金屬線結構638)；及位於金屬內連結構上的至少一個記憶胞150。
圖9是示出用於製造本揭露的半導體元件的一般處理步驟的流程圖。參照步驟910及圖1，可在基底8上方形成平面絕緣間隔層635。參照步驟920以及圖2A及圖5A，可在平面絕緣間隔層635上方形成半導體材料層810、薄膜電晶體(TFT)閘極介電層820及閘電極850的組合。參照步驟930以及圖2A及圖5A，在半導體材料層810、TFT閘極介電層820及閘電極850的組合上方形成介電基質層830。參照步驟940以及圖2B及圖5B，可在半導體材料層810的端部上方穿過介電基質層830形成源極側通孔腔84S及汲極側通孔腔84D。參照步驟950及圖2C至圖2D、圖3A至圖3B、圖4A至圖4B、圖5C至圖5D、圖6A至圖6B、圖7A至圖7B及圖8，可藉由改變半導體材料層810的端部的晶格常數而在半導體材料層810的端部之間產生機械應力。
本揭露的各種實施例可用於在半導體材料層810的通道部分中產生壓縮應力或拉伸應力。壓縮應力或拉伸應力可有利地用於增強薄膜電晶體的導通電流。藉由改變半導體材料層的端部的晶格常數，可在半導體材料層的端部之間產生機械應力。機械應力可增強半導體材料層的通道部分中電荷載子的遷移率。增強薄膜電晶體的導通電流的應力的類型可基於半導體材料層810中的材料成分及主要晶體取向來確定。機械應力可由源極結構88S及汲極結構88D中的含金屬的襯墊(86S、186S、86D、186D)產 生，或者可由半導體材料層810的端部(例如，源極側摻雜區81S及汲極側摻雜區81D)中晶格常數的變化產生。
根據一些實施例，一種形成半導體結構的方法，包括：在基底上方形成平面絕緣間隔層；在平面絕緣間隔層上方形成半導體材料層、薄膜電晶體閘極介電層及閘電極的組合；在半導體材料層、薄膜電晶體閘極介電層及閘電極的組合上方形成介電基質層；在半導體材料層的端部上方穿過介電基質層形成源極側通孔腔及汲極側通孔腔；藉由改變半導體材料層的端部的晶格常數，在半導體材料層的所述端部之間產生機械應力。
在一些實施例中，改變半導體材料層的端部的晶格常數包括沈積含金屬的襯墊層，含金屬的襯墊層直接在半導體材料層的端部的物理暴露表面上產生拉伸應力或壓縮應力。在一些實施例中，含金屬的襯墊層藉由原子層沈積來沈積，並且在半導體材料層的端部內引起壓縮應力，並且在半導體材料層的端部之間引起拉伸應力。在一些實施例中，含金屬的襯墊層藉由物理氣相沈積來沈積，並且在半導體材料層的端部內引起拉伸應力，並且在半導體材料層的端部之間引起壓縮應力。在一些實施例中，在源極側通孔腔及汲極側通孔腔的剩餘體積中形成含金屬的填充材料；自介電基質層上方移除含金屬的填充材料的部分及含金屬的襯墊層的部分，其中含金屬的襯墊層的剩餘部分及含金屬的填充材料的剩餘部分的每個鄰近的組合包括源極結構或汲極結構。在一些實施例中，改變半導體材料層的端部的晶格常數包括將摻雜 劑離子植入半導體材料層的端部中。在一些實施例中，半導體材料層形成在平面絕緣間隔層的頂表面上，薄膜電晶體閘極介電層形成在半導體材料層的頂表面上，閘電極形成在平面絕緣間隔層上方。在一些實施例中，閘電極形成在平面絕緣間隔層的頂表面上，薄膜電晶體閘極介電層形成在閘電極的頂表面上，半導體材料層形成在薄膜電晶體閘極介電層上方。在一些實施例中，在源極側通孔腔及汲極側通孔腔中形成源極結構及汲極結構，其中源極結構及汲極結構中的每一者包括含金屬的襯墊層的一部分；在源極結構及汲極結構上方形成金屬內連結構；在金屬內連結構上方形成至少一個記憶胞。在一些實施例中，在基底上形成半導體元件；在半導體元件上方形成其中形成有金屬內連結構的內連層階介電層，其中在內連層階介電層上方形成平面絕緣間隔層。
根據一些實施例，一種半導體結構包括平面絕緣間隔層、半導體材料層、薄膜電晶體閘極介電層、閘電極、介電基質層、源極結構及汲極結構。平面絕緣間隔層位於基底上方。半導體材料層、薄膜電晶體閘極介電層及閘電極位於平面絕緣間隔層上方。介電基質層位於半導體材料層、薄膜電晶體閘極介電層及閘電極上方。源極結構及汲極結構垂直延伸穿過介電基質層並接觸半導體材料層的端部。源極結構及汲極結構中的每一者包括含金屬的襯墊。含金屬的襯墊在半導體材料層的位於源極結構或汲極結構下方的端部內產生拉伸應力或壓縮應力。
在一些實施例中，含金屬的襯墊在半導體材料層的端部 內引起壓縮應力，並在半導體材料層的端部之間引起拉伸應力。在一些實施例中，含金屬的襯墊在半導體材料層的端部內引起拉伸應力，並在半導體材料層的端部之間引起壓縮應力。在一些實施例中，源極結構及汲極結構中的每一者包括相應的含金屬的填充材料部分，含金屬的填充材料部分在側向上被含金屬的襯墊中的相應一者包圍。在一些實施例中，半導體材料層接觸平面絕緣間隔層的頂表面，薄膜電晶體閘極介電層接觸半導體材料層的頂表面，閘電極接觸薄膜電晶體閘極介電層的頂表面。在一些實施例中，閘電極接觸平面絕緣間隔層的頂表面，薄膜電晶體閘極介電層接觸閘電極的頂表面，半導體材料層接觸薄膜電晶體閘極介電層的頂表面。
根據一些實施例，一種半導體結構包括平面絕緣間隔層、包括半導體材料的半導體材料層、薄膜電晶體閘極介電層、閘電極、介電基質層、源極結構及汲極結構。平面絕緣間隔層位於基底上方。半導體材料層、薄膜電晶體閘極介電層及閘電極位於平面絕緣間隔層上方。介電基質層位於半導體材料層、薄膜電晶體閘極介電層及閘電極上方。源極結構及汲極結構垂直延伸穿過介電基質層並接觸半導體材料層的端部。半導體材料層的端部包括摻雜劑原子。半導體材料層的端部具有與半導體材料層的位於半導體材料層的端部之間的通道部分不同的晶格常數。
在一些實施例中，摻雜劑原子包括金屬元素，並且摻雜劑原子的主要部分位於取代位點中。在一些實施例中，源極結構 及汲極結構中的每一者在包括半導體材料層的頂表面的水平面下方延伸，並且接觸半導體材料層的相應側壁。在一些實施例中，金屬內連結構，接觸源極結構及汲極結構，至少一個記憶胞位於金屬內連結構上。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
910,920,930,940,950:步驟

Claims (10)

  1. 一種形成半導體結構的方法，包括：在基底上方形成平面絕緣間隔層；在所述平面絕緣間隔層上方形成半導體材料層、薄膜電晶體閘極介電層及閘電極的組合，其中所述閘電極形成在所述平面絕緣間隔層的凹陷內，且所述薄膜電晶體閘極介電層以及所述半導體材料層是透過於所述閘電極上沉積及圖案化閘介電材料以及半導體材料而形成，使所述薄膜電晶體閘極介電層的整個頂面接觸所述半導體材料層的底面；在所述半導體材料層、所述薄膜電晶體閘極介電層及所述閘電極的所述組合上方形成介電基質層，其中所述半導體材料層除了所述底面以外的其他表面直接接觸所述介電基質層；在所述半導體材料層的端部上方穿過所述介電基質層形成源極側通孔腔及汲極側通孔腔；以及藉由改變所述半導體材料層的所述端部的晶格常數，在所述半導體材料層的所述端部之間產生機械應力。
  2. 如請求項1所述的方法，其中改變所述半導體材料層的所述端部的所述晶格常數包括沈積含金屬的襯墊層，所述含金屬的襯墊層直接在所述半導體材料層的所述端部的物理暴露表面上產生拉伸應力或壓縮應力。
  3. 如請求項2所述的方法，其中所述含金屬的襯墊層藉由原子層沈積來沈積，並且在所述半導體材料層的所述端部內引 起壓縮應力，並且在所述半導體材料層的所述端部之間引起拉伸應力。
  4. 如請求項2所述的方法，其中所述含金屬的襯墊層藉由物理氣相沈積來沈積，並且在所述半導體材料層的所述端部內引起拉伸應力，並且在所述半導體材料層的所述端部之間引起壓縮應力。
  5. 如請求項1所述的方法，其中改變所述半導體材料層的所述端部的所述晶格常數包括將摻雜劑離子植入所述半導體材料層的所述端部中。
  6. 一種半導體結構，包括：平面絕緣間隔層，位於基底上方；半導體材料層、薄膜電晶體閘極介電層及閘電極，位於所述平面絕緣間隔層上方；介電基質層，位於所述半導體材料層、所述薄膜電晶體閘極介電層及所述閘電極上方；以及源極結構及汲極結構，垂直延伸穿過所述介電基質層並接觸所述半導體材料層的端部，其中所述源極結構及所述汲極結構中的每一者包括含金屬的襯墊，所述含金屬的襯墊在所述半導體材料層的位於所述源極結構或所述汲極結構下方的端部內產生拉伸應力或壓縮應力。
  7. 如請求項6所述的半導體結構，其中所述含金屬的襯墊在所述半導體材料層的所述端部內引起壓縮應力，並在所述半導體材料層的所述端部之間引起拉伸應力。
  8. 如請求項6所述的半導體結構，其中所述含金屬的襯墊在所述半導體材料層的所述端部內引起拉伸應力，並在所述半導體材料層的所述端部之間引起壓縮應力。
  9. 一種半導體結構，包括：平面絕緣間隔層，位於基底上方；包括半導體材料的半導體材料層、薄膜電晶體閘極介電層及閘電極，位於所述平面絕緣間隔層上方；介電基質層，位於所述半導體材料層、所述薄膜電晶體閘極介電層及所述閘電極上方；以及源極結構及汲極結構，垂直延伸穿過所述介電基質層並接觸所述半導體材料層的端部，其中所述半導體材料層的所述端部包括摻雜劑原子，並且所述半導體材料層的所述端部具有與所述半導體材料層的位於所述半導體材料層的所述端部之間的通道部分不同的晶格常數。
  10. 如請求項9所述的半導體結構，其中所述源極結構及所述汲極結構中的每一者在包括所述半導體材料層的頂表面的水平面下方延伸，並且接觸所述半導體材料層的相應側壁。
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