JP4780818B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000002184 metal Substances 0.000 claims description 172
- 229910052751 metal Inorganic materials 0.000 claims description 172
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 66
- 229910021332 silicide Inorganic materials 0.000 claims description 66
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 66
- 229910052710 silicon Inorganic materials 0.000 claims description 66
- 239000010703 silicon Substances 0.000 claims description 66
- 239000010410 layer Substances 0.000 claims description 63
- 239000000758 substrate Substances 0.000 claims description 63
- 239000011229 interlayer Substances 0.000 claims description 24
- 230000004888 barrier function Effects 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 19
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 238000000034 method Methods 0.000 description 29
- 238000010438 heat treatment Methods 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 229910019142 PO4 Inorganic materials 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000010452 phosphate Substances 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910021244 Co2Si Inorganic materials 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910018999 CoSi2 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にソース、ドレイン配線とソース、ドレイン領域とのコンタクト抵抗を低減した、ＭＰＵ(Micro Processing Unit)のロジック系デバイス等の半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
シリコン基板と金属配線とを電気的に接続するために開口されるコンタクトホールは、半導体装置の微細化のためには径を小さくすることが望ましく、一方、低抵抗のコンタクトを形成するためには径を大きくすることが望ましい。このため、半導体装置の微細化の進行に伴い、コンタクトホール形成技術は重要な位置を占めるようになっている。一般に、シリコン基板と金属膜とのコンタクト抵抗を減らすことを目的に、上記コンタクトホール底部には金属シリサイド膜が成膜される。図２５は、従来の製造方法において、シリコン基板の全面に、PSG(Phosphate Silicate Glass)膜やBPSG(Boro-Phosphate Silicate Glass)膜等からなる層間絶縁膜１０８を成膜した段階の断面図である。シリコン基板１０１には各素子形成領域を分離する素子分離絶縁膜１０２、ソース、ドレイン領域となる不純物領域１０７、ゲート絶縁膜１０３、サイドウォール１０６を有するゲート電極１０５、ならびにゲート電極および不純物領域（ソース、ドレイン領域）１０７を覆う層間絶縁膜１０８が形成されている。
【０００３】
この段階にいたる、従来の半導体装置の製造方法は、次のとおりである。まず、シリコン基板１０１に素子分離絶縁膜１０２を形成し、それぞれの素子形成領域の分離を行う。次に、ゲート絶縁膜の上の全面にゲート絶縁膜１０３を形成し、続いて、上記シリコン基板の全面に多結晶体シリコン膜１０４を形成し、これをパターニングしてゲート電極１０５を形成する。ここでは、多結晶体シリコン単層をゲート電極として用いる例を示したが、多結晶体シリコン上に金属シリサイドを積層した、いわゆるポリサイド構造のゲート電極を用いてもよい。次に、サイドウォール１０６をゲート電極の両側に形成し、さらに、サイドウォール１０６の外側のシリコン基板１０１にソース、ドレイン領域となる不純物領域１０７を形成する。イオン注入を行った後に、引き続き、熱処理を行って上記不純物領域１０７のイオン注入種を活性化する。この後に、図２５に示したように、層間絶縁膜１０８を形成する。
【０００４】
続いて、図２６に示すように、ゲート電極１０５の上および不純物領域の上の所定の位置にコンタクトホール１０９を開口する。次に、コンタクト層となる金属膜１１０およびバリア層となる金属膜１１１とを連続して形成する(図２７）。ここで、バリア層１１１はシリコンと金属配線とが反応することを防止するために設けられている。続いて、熱処理を加えることによって、コンタクトホール底部に形成されたコンタクト層の金属層１１０を熱処理によってシリサイド化して金属シリサイド１１２を形成する(図２８）。この後、配線を形成するタングステンなどで導電膜である配線用金属膜１１３を成膜し(図２９）、その配線用金属膜をエッチングして金属配線１１４を形成する(図３０）。図３１に、図３０のＣ部拡大図を示す。コンタクトホール１０９の底部には、金属シリサイド層１１２が形成されており、金属配線１１４と金属シリサイド層１１２との間には、金属配線とシリコンとが反応することを防止するバリアメタル１１１が形成されている。
【０００５】
このようなコンタクト部のコンタクト抵抗は、金属配線１１４の抵抗、金属配線１１４とバリア層１１１との界面抵抗、バリア層１１１の抵抗、バリア層１１１と金属シリサイド層１１２との界面抵抗、金属シリサイド層１１２の抵抗、金属シリサイド層１１２とソース、ドレイン領域１０７との界面抵抗、の総和によって決定される。しかし、これらの要素の中で、金属シリサイド層１１２とソース、ドレイン領域との界面抵抗が他の抵抗と比較して最も大きいので、この界面抵抗によってコンタクト抵抗は支配されることになる。
【０００６】
【発明が解決しようとする課題】
ここで、問題となる金属シリサイド層１１２とソース、ドレイン領域１０７との界面抵抗は、次式によって表わされる。
【０００７】
界面抵抗Ｒ＝ρ／Ｓ・・・・・・・・・・(１)
ρ：金属シリサイド層とシリコン基板との界面の界面抵抗率
Ｓ：金属シリサイド層とシリコン基板との界面の接触面積
年々、着実に進行してゆく半導体装置の微細化、高集積化に伴ってコンタクトホール径は縮小されており、金属シリサイド層とシリコン基板との界面の接触面積Ｓは小さくなり、コンタクト抵抗の増大が問題となってきている。このコンタクト抵抗増大の問題を解決するためには、上記の式(１)より下記の２つの方法が考えられる。
(Ａ)シリコン基板と金属シリサイド層との界面の界面抵抗率ρの低減
(Ｂ)シリコン基板と金属シリサイド層との界面の接触面積Ｓの拡大
上記(Ｂ)の接触面積の拡大に着目してコンタクト抵抗の低減を行った従来例について説明する。接触面積Ｓを拡大する手法は、(ａ)シリコン基板と金属シリサイドとの界面をウエハの厚さ方向に拡大する手法、(ｂ)同界面をウエハ面に平行に拡大する手法、(ｃ)コンタクトホール底部のシリコン基板と金属シリサイドとの界面の面積を増大させる手法、に大別できる。
【０００８】
(ａ)上記界面をウエハの厚さ方向に拡大する手法は、コンタクト部の平面的な面積を拡大することなく、ホール径が縮小された場合にもコンタクト抵抗を低減できるので、半導体装置の微細化との両立をはかるという点では最も有効な手法である。この手法を用いた例として、半導体基板の不純物領域に溝を形成した後に、その溝に金属または金属シリサイドを埋め込み、その上にコンタクトホールを形成する方法がある（特開昭６０−１８７０６０号公報）。この方法ではシリコン基板に溝を形成する工程と、コンタクトホールを形成する工程とを、それぞれ別々に行うため、工程数が増大するという問題がある。
【０００９】
(ｂ)ウエハ面に平行な方向に拡大する手法を用いた例として、コンタクトホール断面よりも広い面積の金属シリサイド層を形成した方法がある(特開平８−１７２１２５号公報）。しかし、この方法では、コンタクトホール断面よりも広い面積の金属シリサイド層の形成工程が複雑になりコスト増を招く欠点がある。
(ｃ)コンタクホール底部における上記界面の面積を増大させた例として、コンタクトホール底部に微細凹凸を形成する方法（特開平３−２８０５３２号公報）がある。この方法の場合、コンタクトホールの径を拡大することなく、シリコン基板と金属シリサイドとの界面の面積Ｓを増大できる利点を有している。しかしながら、凹凸を形成するコンタクトホール底部の面積自体に限度があるため、コンタクトホール径が縮小された場合、コンタクト抵抗上昇を抑制する効果が小さくなる問題がある。
【００１０】
本発明は、半導体装置の微細化に対処しうる、製造が容易で安価な低コンタクト抵抗の半導体装置の製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
請求項１の半導体装置の製造方法は、シリコン基板の主表面に不純物を注入して不純物領域を形成する工程と、不純物領域を覆う層間絶縁膜を成膜する工程と、不純物領域の上の層間絶縁膜を貫通し、当該不純物領域の中にまで達するコンタクトホールを開口する工程と、コンタクトホールの開口に引き続いて、シリコン基板をエッチングしてコンタクトホールの底部の径よりも大きい径の拡大凹部を不純物領域に設ける工程と、拡大凹部に金属膜を成膜する工程と、金属膜上にバリア層を形成する工程と、バリア層を形成した後に、金属膜とシリコン基板とを反応させて、金属シリサイドを形成する工程とを備える。
【００２６】
上記の構成により、半導体装置を微細化した上でコンタクト面積を広くとることができるので、微細化した半導体装置のコンタクト抵抗を低下させることが可能となる。
また、金属膜とシリコン基板とを反応させた後に、バリア層上に配線用金属膜を形成する工程を備える。バリア層はＴｉＮである。配線用金属膜はタングステンである。
【００３７】
【発明の実施の形態】
次に、図面を用いて本発明の実施の形態について説明する。
【００３８】
(実施の形態１）
本実施の形態では、コンタクトホール下端に連続して、不純物領域であるソース、ドレイン領域の中に当該コンタクトホール下端の径よりも大きな径の拡大凹部を設け、その中に金属膜を成膜して、コンタクト面積を向上させた半導体装置の製造方法を紹介する。半導体装置としては、ＭＰＵのロジック系デバイス等を対象にしている。まず、シリコン基板１に素子分離絶縁膜２を形成し、それぞれの素子形成領域(活性領域）の分離を行う(図１）。次に、上記シリコン基板の全面にゲート絶縁膜３を形成する(図２）。続いて、上記シリコン基板の全面に多結晶体シリコン膜４を形成した後(図３）、これをパターニングしてゲート電極５を形成する(図４）。ここでは、多結晶体シリコン単層をゲート電極として用いる例を示したが、多結晶体シリコン上に金属シリサイドを積層した、いわゆるポリサイド構造のゲート電極を用いてもよい。次に、サイドウォール６をゲート電極の両側に形成し(図５）、さらに、サイドウォール６の外側のシリコン基板１にソース、ドレイン領域となる不純物領域７を形成する(図６）。引き続き、熱処理を行って上記不純物領域７のイオン注入種を活性化する。
【００３９】
次に、図７に示すように、シリコン基板の全面に、PSG(Phosphate Silicate Glass)膜やBPSG(Boro-Phosphate Silicate Glass)膜等からなる層間絶縁膜８を成膜する。次に、層間絶縁膜８をエッチングしてコンタクトホール９を開口する(図８）。引き続き、図９に示すように、シリコン基板１に拡大凹部１９を設ける等方性エッチングを行う。図８に示すコンタクトホール９の異方性エッチング条件（ａ）および図９に示すシリコン基板に拡大凹部１９を設ける等方性エッチング条件(ｂ)は、それぞれ次の通りである。
(ａ)異方性エッチング条件：
エッチングガス：Ｃ4Ｆ8＋Ｏ2系
流量比 ：およそ、２：１
(ｂ)等方性エッチング条件：
エッチングガス：ＣＦ4＋Ｏ2系
流量比 ：およそ、４：１
いずれも、フッ化炭素（ＣｘＦｙ）＋Ｏ2というエッチングガス系でのエッチングになるが、ＣｘＦｙのＦに対するＣの比率が大きくなると、異方性エッチングの度合いが強くなるという特質を有している。したがって、層間絶縁膜８の異方性エッチングからシリコン基板の等方性エッチングの切換えは、ガス系を切り換えることによって行うことができる。また、上記のシリコン基板に拡大凹部１９を設ける等方性エッチングは、上記のドライエッチングに代えて、下記のウエットエッチング(ｃ)によって行うことができる。
(ｃ)ウエットエッチング条件：
エッチ液：フッ酸(ＨＦ）＋硝酸(ＨＮＯ3）またはアンモニア水（ＮＨ4ＯＨ）次に、メタルＣＶＤ法により、上記の拡大凹部１９を埋めるようにコンタクト層となる金属膜１０を成膜する。この金属膜１０は、拡大凹部１９の底の凹状のシリコン基板面に沿って形成され、また、コンタクトホール内壁を覆って形成される。さらに、その上にバリア層１１が成膜される(図１０）。バリア層１１には、ＴｉＮ等を用いるのがよい。次に、上記のようにして形成された金属膜１０の構造について詳細に説明する。図１１は、図１０におけるＡ部拡大図である。上記のように、メタルＣＶＤ法により金属膜１０を成膜した後、熱処理を加えることによって金属膜１０とシリコン基板１とが接する部分に金属シリサイドが形成される。上記の金属膜は、大部分、拡大凹部の底の凹状のシリコン基板面から一様に成長する。しかし、拡大凹部の隅に形成される金属膜にはシーム２０が形成される。拡大凹部の隅の部分では、メタルＣＶＤ法により金属膜１０を成膜するとき、拡大凹部１９に露出している層間絶縁膜８の底面２７と拡大凹部の底部の凹状のシリコン基板面２８とに金属膜が生成して拡大凹部の中に向かって成長してゆく。層間絶縁膜８の底面２７から成長した金属膜(上側金属膜）と、拡大凹部の底部から成長した金属膜(下側金属膜）とは、会合してシーム２０を形成する。熱処理によってシリサイド化処理を行うと、上側金属膜も下側金属膜もシリコン基板に接する付近のものは金属シリサイドとなる。すなわち、それぞれ上側金属シリサイド２５と下側金属シリサイド２６となる。図１１において、境界２１は、金属シリサイドが形成される境界を示し、この境界２１より上側では、シリコン基板から隔たっているので、金属シリサイドは生成しない。この後、配線を形成するタングステンなどで金属膜１３を成膜し(図１２）、その配線用金属膜をエッチングして金属配線１４を形成し、半導体装置の骨格を完成させる(図１３）。金属膜１３はコンタクトホールの埋め込みのみに使用し、別に配線用金属膜成膜して金属配線を形成してもよい。この図１３に示す半導体装置は、ＭＰＵ(Micro Processor Unit)のロジック系のデバイス等として用いることができる。また、容量を付随させると、ＤＲＡＭ等のメモリとしても用いることができる。
【００４０】
本実施の形態では、層間絶縁膜へのコンタクトホールの開口に引き続いてシリコン基板への等方性エッチングまたはウエットエッチングによる拡大した拡大凹部の形成により、広いコンタクト面積を形成することができる。このため、微細化された半導体装置においても、簡便にかつ安価に良好なコンタクトを形成することが可能となる。また、この方法は、上記特開昭６０−１８７０６０号公報に開示されている方法と比較して、下記の利点を有する。特開昭６０−１８７０６０号公報に記載の発明では、基板に形成した溝部を金属シリサイドで埋め込んでいる。
【００４１】
上記の半導体装置の製造方法は、上記特開昭６０−１８７０６０号公報に開示されている方法と比較して、下記の利点を有する。特開昭６０−１８７０６０号公報に記載の発明で開示されているコンタクトホール開口と基板の溝部形成とを別々に行う方法との相違は、本実施の形態では、コンタクトホール開口に引き続いてシリコン基板に拡大凹部を掘り込む点にある。このため、コンタクトホール底部に自己整合的に径の大きい拡大凹部を基板に設けることができるとともに、工程数も少なくできる利点を有する。
【００４２】
(実施の形態２）
本実施の形態では、層間絶縁膜を貫通してソース、ドレイン領域の中にまで達するコンタクトホールを開口し、コンタクト面積を増大させる。まず、本実施の形態における半導体装置の製造方法を説明する。図１４は、本実施の形態において、層間絶縁膜８を成膜した後、コンタクトホール９を層間絶縁膜を貫通してソース、ドレイン領域の中に達するように開口した段階の断面図である。また、ゲート電極５の上にもコンタクトホールを開口する。このとき、図１４に示すように、シリコン基板１の中にまで掘り込むエッチングを行うことが、本実施の形態における第１の特徴である。このときのエッチングは、実施の形態１に示したエッチング条件(ａ)を用いて行う。次に、金属膜１０とバリア層１１とを連続して成膜する(図１５）。続いて、熱処理を加えることによって、シリコン基板を掘り込んで形成したコンタクトホール底部と側壁に形成された金属膜１０をシリサイド化して金属シリサイド１２を形成する(図１６）。ここで、基板を掘り込んで形成したコンタクトホール底部の側壁にも金属シリサイド１２を形成することが、本実施の形態の第２の特徴である。
【００４３】
この後に、タングステンからなる配線用金属膜１３を形成する(図１６）。このとき、配線用金属膜１３によって基板に掘り込んだコンタクトホール底部も埋め込む。さらに、配線用金属膜１３をエッチングして金属配線１４を形成する(図１７）。この図１７に示す半導体装置は、ＭＰＵ等のロジック系のデバイス等に用いられる。さらに、容量を付加すればＤＲＡＭ等のメモリとしても用いることができる。
【００４４】
上記の半導体装置の製造方法は、上記特開昭６０−１８７０６０号公報に開示されている方法と比較して、下記の利点を有する。特開昭６０−１８７０６０号公報に記載の発明で開示されているコンタクトホール開口と基板の溝部形成とを別々に行う方法との相違は、本実施の形態では、コンタクトホール開口時にシリコン基板まで掘り込むエッチングを行う点にある。このため、コンタクトホール底部において自己整合的に基板の掘り込みを行うことができるとともに、工程数も少なくできる利点を有する。
【００４５】
また、特開昭６０−１８７０６０号公報に記載の発明では、基板に形成した溝部を金属シリサイドで埋め込んでいる。ここで、溝部を金属シリサイドで埋め込んだ場合、金属シリサイドは金属と比較して高抵抗なので、コンタクト抵抗に金属シリサイド膜の抵抗が加わってしまい、抵抗が増加してしまう。一方、溝部を金属で埋め込んだ場合には、コンタクト部を形成した後の熱処理によってシリコンと金属の反応が発生してしまう。シリコンと金属とが反応すると、抵抗が増加するばかりでなく、ボイドの発生によって接続不良となる可能性がある。本実施の形態では、まず基板に掘り込んだコンタクトホール底部の側壁と底部とに金属シリサイド層を形成しているため、コンタクト抵抗に寄与するシリコンとシリサイドとの界面の面積を増加させる効果がある。また、基板に掘り込んだコンタクトホール底部を金属で埋め込んでいるため、抵抗を下げることができ、かつ金属配線１４と金属シリサイド層１２との間にバリア層１１が介在しているため、配線を形成した後に熱処理を加えても金属がシリサイド化されることはない。
【００４６】
(実施の形態３）
本実施例では、コンタクトホール底部からシリコン基板の中にかけてできるだけ厚い金属シリサイド層を形成することによってシリコンと金属シリサイド層との界面を増加させて、コンタクト抵抗の低減をはかった半導体装置を紹介する。
【００４７】
図１８は、層間絶縁膜８を成膜し、ゲート電極５の上およびソース、ドレイン領域７の上にコンタクトホール９を開口し金属膜１０を成膜した段階の断面図である。この金属膜１０には、シリサイド化熱処理を加えた際に、Ｓｉ原子がその金属膜中に拡散浸入する量よりも多く当該金属原子がシリコン中に拡散する金属を用いる。この金属の例としては、コバルト(Ｃｏ)、ニッケル(Ｎｉ)を挙げることができる。シリサイド化熱処理を加えることにより、金属膜１０とシリコンとを反応させて、上記した金属シリサイド層を形成する(図１９）。図１９のＢ部拡大図を図２０に示す。シリサイド化熱処理時に、Ｓｉ原子が金属膜中に拡散する量よりも多く金属原子のほうがシリコン中に拡散してゆく。このため、図２０に示すように、深い金属シリサイド層１２を形成することが可能となる。また、拡散距離に相当する長さだけ金属シリサイドの径は、コンタクトホール下端の径より広くなる。これに対して、従来のコンタクト層として使用されているチタン(Ｔｉ)は、シリコンが金属中に拡散することによって金属シリサイドを形成するので、形成されるシリサイド層は浅くなる。また、コンタクトホール下端の径より、それほど大きな径にならない。
【００４８】
次に、金属シリサイド１２を溶解しないで金属層１０を溶解する薬液、例えば（硫酸＋過酸化水素水）を用いて金属層１０を選択的に除去する(図２１）。この金属層１０の除去は省略してもよい。ただし、後記するように、（金属膜１０の成膜→シリサイド化熱処理→金属層１０の除去）を繰り返すことにより、金属シリサイド層をソース、ドレイン領域に深く形成する場合には省略することはできない。この金属層１０の除去を行わないと、金属膜１０がコンタクトホールを狭くしてしまうからである。その後、その上にＴｉＮからなるバリア層を形成する(図２２）。続いて、配線を形成するタングステンなどにより配線用金属膜１３を成膜する(図２３）。さらに配線用金属膜１３をエッチングして金属配線１４を形成する(図２４）。
【００４９】
本実施の形態のポイントは、Ｓｉ原子が金属膜中に拡散する量よりも多く原子がシリコン基板中に拡散する金属を用い、シリコン基板側の深い位置でシリサイド反応を生じさせることにある。シリサイド化熱処理によってコンタクト底部に自己整合的にシリサイド層１２を形成する際、金属原子はシリコン中に拡散し、シリコン基板中に深く金属シリサイド層が形成される。基板中に深く金属シリサイドが形成される場合、シリコンと金属シリサイドとの界面の接触面積Ｓをウエハ垂直方向に拡大することができ、その結果、微細化をした半導体装置においても低いコンタクト抵抗を得ることができる。上記の半導体装置はＭＰＵのロジック系のデバイスとして用いることができる。しかし、容量を付随させるなどして、ＤＲＡＭ等のメモリとしても用いることができる。
【００５０】
金属膜にＣｏを用いた場合についてさらに詳しく説明する。Ｃｏのシリサイド化反応は、温度域に応じて次の反応が起きることが知られている。
（４００〜４５０℃）：Ｃｏ＋Ｓｉ→Ｃｏ2Ｓｉ
（４５０〜６００℃）：Ｃｏ2Ｓｉ＋Ｓｉ→２ＣｏＳｉ
（６００℃以上）： ＣｏＳｉ＋Ｓｉ→ＣｏＳｉ2
上記の反応のうち、Ｃｏ＋Ｓｉ→Ｃｏ2Ｓｉの反応、およびＣｏＳｉ＋Ｓｉ→ＣｏＳｉ2の反応は金属原子がシリコン中に拡散することによって進行する。一方、Ｃｏ2Ｓｉ＋Ｓｉ→２ＣｏＳｉの反応はシリコンが金属中に拡散することによって進行する。したがって、図１９に示すように、金属シリサイドを形成する熱処理は、４５０℃以下または６００℃以上で行うことが有効である。また、４５０℃以下の熱処理を加えた後に、金属膜を選択的に除去し、その後に６００℃以上の熱処理を加えてもよい。
【００５１】
さらに深い金属シリサイド層を形成する手法としては、(ｄ1）金属層１０を成膜した後(図１８）に、(ｄ2）熱処理によって金属シリサイド１２を形成する(図１９）。次に、(ｄ3）未反応金属層を選択的に除去する(図２１）、という(ｄ1）→(ｄ2）→(ｄ3）の工程を複数回繰り返すという方法がある。金属シリサイドを形成する工程を複数回繰り返すことによって、金属シリサイドはより深く形成され、シリコンと金属シリサイドとの接触面積が増大する。このため、半導体装置の微細化を遂行しながらコンタクト抵抗を減少させることができる。
【００５２】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。
【００５３】
【発明の効果】
本発明を用いることにより、半導体装置の微細化を推進しながら、低抵抗のコンタクトを形成することができ、高速ＭＰＵのデバイス等の高集積化に寄与することが期待される。
【図面の簡単な説明】
【図１】 実施の形態１の半導体装置の製造において、シリコン基板に素子分離絶縁膜を形成した段階の断面図である。
【図２】 図１の状態にゲート絶縁膜を形成した段階の断面図である。
【図３】 図２の状態に多結晶体シリコンを成膜した段階の断面図である。
【図４】 図３の状態の多結晶体シリコンに対してパターニングを行いゲート電極を形成した段階の断面図である。
【図５】 図４の状態からゲート電極直下以外の領域のゲート絶縁膜を除去し、ゲート電極にサイドウォールを形成した段階の断面図である。
【図６】 サイドウォールの両側のシリコン基板に不純物を注入してソース、ドレイン領域を形成した段階の断面図である。
【図７】 図６の状態の上に層間絶縁膜を成膜した段階の断面図である。
【図８】 図７に示す層間絶縁膜にコンタクトホールを開口した段階の断面図である。
【図９】 図８の状態からさらにソース、ドレイン領域に拡大凹部を設けた段階の断面図である。
【図１０】 図９の状態から金属膜とバリア層とを成膜した後、シリサイド化熱処理を行った段階の断面図である。
【図１１】 図１０におけるＡ部拡大図である。
【図１２】 図１０の状態に配線用金属膜を成膜した段階の断面図である。
【図１３】 図１２の状態から配線用金属膜をパターニングしてソース、ドレイン配線およびゲート配線を形成し、半導体装置の骨格を完成させた段階の断面図である。
【図１４】 実施の形態２の半導体装置の製造において、層間絶縁膜にコンタクトホールを開口した段階の断面図である。
【図１５】 図１４の状態から金属膜およびバリア層を形成した段階の断面図である。
【図１６】 図１５の状態にシリサイド化熱処理を施した後、配線用金属膜を成膜した段階の断面図である。
【図１７】 図１６の配線用金属膜にパターニングを施し、ソース、ドレイン配線を形成した段階の断面図である。
【図１８】 実施の形態３の半導体装置の製造において、コンタクトホール内および層間絶縁膜の上に金属膜を形成した段階の断面図である。
【図１９】 図１８の状態に対してシリサイド化熱処理を施してコンタクトホール底部に金属シリサイド層を形成した段階の断面図である。
【図２０】 図１９のＢ部拡大図である。
【図２１】 図１９の状態から金属シリサイド以外の金属膜を除去する処理を行った後の断面図である。
【図２２】 図２１の状態からバリア層を形成した段階の断面図である。
【図２３】 図２２の状態から配線用金属膜を形成した段階の断面図である。
【図２４】 図２３の状態の配線用金属膜にパターニング処理を施しソース、ドレイン配線およびゲート配線を形成した段階の断面図である。
【図２５】 従来の半導体装置の製造において、層間絶縁膜を成膜した段階の断面図である。
【図２６】 図２５の状態からコンタクトホールを開口した段階の断面図である。
【図２７】 図２６のコンタクトホール内および層間絶縁膜の上に金属膜とバリア層とを連続して設けた段階の断面図である。
【図２８】 図２７の状態にシリサイド化熱処理を施した段階の断面図である。
【図２９】 図２８の状態に配線用金属膜を形成した段階の断面図である。
【図３０】 図２９の状態から配線用金属膜をパターニングしてソース、ドレイン配線およびゲート配線を形成した段階の断面図である。
【図３１】 図３０のＣ部拡大図である。
【符号の説明】
１ シリコン基板、２ 素子分離絶縁膜、３ ゲート絶縁膜、４ 多結晶体シリコン、５ ゲート電極、６ サイドウォール、７ ソース、ドレイン領域、８層間絶縁膜、９ コンタクトホール、１０ 金属膜、１１ バリア層、１２ 金属シリサイド、１３ 配線用金属膜、１４ 金属配線、１９ 拡大凹部、２０シーム(界面）、２１ 金属シリサイドと金属膜との境界線、２５ 上側金属シリサイド層、２６ 下側金属シリサイド層、２７ 層間絶縁膜底面、２８ 不純物領域表面（拡大凹部底部）。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にソース、ドレイン配線とソース、ドレイン領域とのコンタクト抵抗を低減した、ＭＰＵ(Micro Processing Unit)のロジック系デバイス等の半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
シリコン基板と金属配線とを電気的に接続するために開口されるコンタクトホールは、半導体装置の微細化のためには径を小さくすることが望ましく、一方、低抵抗のコンタクトを形成するためには径を大きくすることが望ましい。このため、半導体装置の微細化の進行に伴い、コンタクトホール形成技術は重要な位置を占めるようになっている。一般に、シリコン基板と金属膜とのコンタクト抵抗を減らすことを目的に、上記コンタクトホール底部には金属シリサイド膜が成膜される。図２５は、従来の製造方法において、シリコン基板の全面に、PSG(Phosphate Silicate Glass)膜やBPSG(Boro-Phosphate Silicate Glass)膜等からなる層間絶縁膜１０８を成膜した段階の断面図である。シリコン基板１０１には各素子形成領域を分離する素子分離絶縁膜１０２、ソース、ドレイン領域となる不純物領域１０７、ゲート絶縁膜１０３、サイドウォール１０６を有するゲート電極１０５、ならびにゲート電極および不純物領域（ソース、ドレイン領域）１０７を覆う層間絶縁膜１０８が形成されている。
【０００３】
この段階にいたる、従来の半導体装置の製造方法は、次のとおりである。まず、シリコン基板１０１に素子分離絶縁膜１０２を形成し、それぞれの素子形成領域の分離を行う。次に、ゲート絶縁膜の上の全面にゲート絶縁膜１０３を形成し、続いて、上記シリコン基板の全面に多結晶体シリコン膜１０４を形成し、これをパターニングしてゲート電極１０５を形成する。ここでは、多結晶体シリコン単層をゲート電極として用いる例を示したが、多結晶体シリコン上に金属シリサイドを積層した、いわゆるポリサイド構造のゲート電極を用いてもよい。次に、サイドウォール１０６をゲート電極の両側に形成し、さらに、サイドウォール１０６の外側のシリコン基板１０１にソース、ドレイン領域となる不純物領域１０７を形成する。イオン注入を行った後に、引き続き、熱処理を行って上記不純物領域１０７のイオン注入種を活性化する。この後に、図２５に示したように、層間絶縁膜１０８を形成する。
【０００４】
続いて、図２６に示すように、ゲート電極１０５の上および不純物領域の上の所定の位置にコンタクトホール１０９を開口する。次に、コンタクト層となる金属膜１１０およびバリア層となる金属膜１１１とを連続して形成する(図２７）。ここで、バリア層１１１はシリコンと金属配線とが反応することを防止するために設けられている。続いて、熱処理を加えることによって、コンタクトホール底部に形成されたコンタクト層の金属層１１０を熱処理によってシリサイド化して金属シリサイド１１２を形成する(図２８）。この後、配線を形成するタングステンなどで導電膜である配線用金属膜１１３を成膜し(図２９）、その配線用金属膜をエッチングして金属配線１１４を形成する(図３０）。図３１に、図３０のＣ部拡大図を示す。コンタクトホール１０９の底部には、金属シリサイド層１１２が形成されており、金属配線１１４と金属シリサイド層１１２との間には、金属配線とシリコンとが反応することを防止するバリアメタル１１１が形成されている。
【０００５】
このようなコンタクト部のコンタクト抵抗は、金属配線１１４の抵抗、金属配線１１４とバリア層１１１との界面抵抗、バリア層１１１の抵抗、バリア層１１１と金属シリサイド層１１２との界面抵抗、金属シリサイド層１１２の抵抗、金属シリサイド層１１２とソース、ドレイン領域１０７との界面抵抗、の総和によって決定される。しかし、これらの要素の中で、金属シリサイド層１１２とソース、ドレイン領域との界面抵抗が他の抵抗と比較して最も大きいので、この界面抵抗によってコンタクト抵抗は支配されることになる。
【０００６】
【発明が解決しようとする課題】
ここで、問題となる金属シリサイド層１１２とソース、ドレイン領域１０７との界面抵抗は、次式によって表わされる。
【０００７】
界面抵抗Ｒ＝ρ／Ｓ・・・・・・・・・・(１)
ρ：金属シリサイド層とシリコン基板との界面の界面抵抗率
Ｓ：金属シリサイド層とシリコン基板との界面の接触面積
年々、着実に進行してゆく半導体装置の微細化、高集積化に伴ってコンタクトホール径は縮小されており、金属シリサイド層とシリコン基板との界面の接触面積Ｓは小さくなり、コンタクト抵抗の増大が問題となってきている。このコンタクト抵抗増大の問題を解決するためには、上記の式(１)より下記の２つの方法が考えられる。
(Ａ)シリコン基板と金属シリサイド層との界面の界面抵抗率ρの低減
(Ｂ)シリコン基板と金属シリサイド層との界面の接触面積Ｓの拡大
上記(Ｂ)の接触面積の拡大に着目してコンタクト抵抗の低減を行った従来例について説明する。接触面積Ｓを拡大する手法は、(ａ)シリコン基板と金属シリサイドとの界面をウエハの厚さ方向に拡大する手法、(ｂ)同界面をウエハ面に平行に拡大する手法、(ｃ)コンタクトホール底部のシリコン基板と金属シリサイドとの界面の面積を増大させる手法、に大別できる。
【０００８】
(ａ)上記界面をウエハの厚さ方向に拡大する手法は、コンタクト部の平面的な面積を拡大することなく、ホール径が縮小された場合にもコンタクト抵抗を低減できるので、半導体装置の微細化との両立をはかるという点では最も有効な手法である。この手法を用いた例として、半導体基板の不純物領域に溝を形成した後に、その溝に金属または金属シリサイドを埋め込み、その上にコンタクトホールを形成する方法がある（特開昭６０−１８７０６０号公報）。この方法ではシリコン基板に溝を形成する工程と、コンタクトホールを形成する工程とを、それぞれ別々に行うため、工程数が増大するという問題がある。
【０００９】
(ｂ)ウエハ面に平行な方向に拡大する手法を用いた例として、コンタクトホール断面よりも広い面積の金属シリサイド層を形成した方法がある(特開平８−１７２１２５号公報）。しかし、この方法では、コンタクトホール断面よりも広い面積の金属シリサイド層の形成工程が複雑になりコスト増を招く欠点がある。
(ｃ)コンタクホール底部における上記界面の面積を増大させた例として、コンタクトホール底部に微細凹凸を形成する方法（特開平３−２８０５３２号公報）がある。この方法の場合、コンタクトホールの径を拡大することなく、シリコン基板と金属シリサイドとの界面の面積Ｓを増大できる利点を有している。しかしながら、凹凸を形成するコンタクトホール底部の面積自体に限度があるため、コンタクトホール径が縮小された場合、コンタクト抵抗上昇を抑制する効果が小さくなる問題がある。
【００１０】
本発明は、半導体装置の微細化に対処しうる、製造が容易で安価な低コンタクト抵抗の半導体装置の製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
請求項１の半導体装置の製造方法は、シリコン基板の主表面に不純物を注入して不純物領域を形成する工程と、不純物領域を覆う層間絶縁膜を成膜する工程と、不純物領域の上の層間絶縁膜を貫通し、当該不純物領域の中にまで達するコンタクトホールを開口する工程と、コンタクトホールの開口に引き続いて、シリコン基板をエッチングしてコンタクトホールの底部の径よりも大きい径の拡大凹部を不純物領域に設ける工程と、拡大凹部に金属膜を成膜する工程と、金属膜上にバリア層を形成する工程と、バリア層を形成した後に、金属膜とシリコン基板とを反応させて、金属シリサイドを形成する工程とを備える。
【００２６】
上記の構成により、半導体装置を微細化した上でコンタクト面積を広くとることができるので、微細化した半導体装置のコンタクト抵抗を低下させることが可能となる。
また、金属膜とシリコン基板とを反応させた後に、バリア層上に配線用金属膜を形成する工程を備える。バリア層はＴｉＮである。配線用金属膜はタングステンである。
【００３７】
【発明の実施の形態】
次に、図面を用いて本発明の実施の形態について説明する。
【００３８】
(実施の形態１）
本実施の形態では、コンタクトホール下端に連続して、不純物領域であるソース、ドレイン領域の中に当該コンタクトホール下端の径よりも大きな径の拡大凹部を設け、その中に金属膜を成膜して、コンタクト面積を向上させた半導体装置の製造方法を紹介する。半導体装置としては、ＭＰＵのロジック系デバイス等を対象にしている。まず、シリコン基板１に素子分離絶縁膜２を形成し、それぞれの素子形成領域(活性領域）の分離を行う(図１）。次に、上記シリコン基板の全面にゲート絶縁膜３を形成する(図２）。続いて、上記シリコン基板の全面に多結晶体シリコン膜４を形成した後(図３）、これをパターニングしてゲート電極５を形成する(図４）。ここでは、多結晶体シリコン単層をゲート電極として用いる例を示したが、多結晶体シリコン上に金属シリサイドを積層した、いわゆるポリサイド構造のゲート電極を用いてもよい。次に、サイドウォール６をゲート電極の両側に形成し(図５）、さらに、サイドウォール６の外側のシリコン基板１にソース、ドレイン領域となる不純物領域７を形成する(図６）。引き続き、熱処理を行って上記不純物領域７のイオン注入種を活性化する。
【００３９】
次に、図７に示すように、シリコン基板の全面に、PSG(Phosphate Silicate Glass)膜やBPSG(Boro-Phosphate Silicate Glass)膜等からなる層間絶縁膜８を成膜する。次に、層間絶縁膜８をエッチングしてコンタクトホール９を開口する(図８）。引き続き、図９に示すように、シリコン基板１に拡大凹部１９を設ける等方性エッチングを行う。図８に示すコンタクトホール９の異方性エッチング条件（ａ）および図９に示すシリコン基板に拡大凹部１９を設ける等方性エッチング条件(ｂ)は、それぞれ次の通りである。
(ａ)異方性エッチング条件：
エッチングガス：Ｃ4Ｆ8＋Ｏ2系
流量比 ：およそ、２：１
(ｂ)等方性エッチング条件：
エッチングガス：ＣＦ4＋Ｏ2系
流量比 ：およそ、４：１
いずれも、フッ化炭素（ＣｘＦｙ）＋Ｏ2というエッチングガス系でのエッチングになるが、ＣｘＦｙのＦに対するＣの比率が大きくなると、異方性エッチングの度合いが強くなるという特質を有している。したがって、層間絶縁膜８の異方性エッチングからシリコン基板の等方性エッチングの切換えは、ガス系を切り換えることによって行うことができる。また、上記のシリコン基板に拡大凹部１９を設ける等方性エッチングは、上記のドライエッチングに代えて、下記のウエットエッチング(ｃ)によって行うことができる。
(ｃ)ウエットエッチング条件：
エッチ液：フッ酸(ＨＦ）＋硝酸(ＨＮＯ3）またはアンモニア水（ＮＨ4ＯＨ）次に、メタルＣＶＤ法により、上記の拡大凹部１９を埋めるようにコンタクト層となる金属膜１０を成膜する。この金属膜１０は、拡大凹部１９の底の凹状のシリコン基板面に沿って形成され、また、コンタクトホール内壁を覆って形成される。さらに、その上にバリア層１１が成膜される(図１０）。バリア層１１には、ＴｉＮ等を用いるのがよい。次に、上記のようにして形成された金属膜１０の構造について詳細に説明する。図１１は、図１０におけるＡ部拡大図である。上記のように、メタルＣＶＤ法により金属膜１０を成膜した後、熱処理を加えることによって金属膜１０とシリコン基板１とが接する部分に金属シリサイドが形成される。上記の金属膜は、大部分、拡大凹部の底の凹状のシリコン基板面から一様に成長する。しかし、拡大凹部の隅に形成される金属膜にはシーム２０が形成される。拡大凹部の隅の部分では、メタルＣＶＤ法により金属膜１０を成膜するとき、拡大凹部１９に露出している層間絶縁膜８の底面２７と拡大凹部の底部の凹状のシリコン基板面２８とに金属膜が生成して拡大凹部の中に向かって成長してゆく。層間絶縁膜８の底面２７から成長した金属膜(上側金属膜）と、拡大凹部の底部から成長した金属膜(下側金属膜）とは、会合してシーム２０を形成する。熱処理によってシリサイド化処理を行うと、上側金属膜も下側金属膜もシリコン基板に接する付近のものは金属シリサイドとなる。すなわち、それぞれ上側金属シリサイド２５と下側金属シリサイド２６となる。図１１において、境界２１は、金属シリサイドが形成される境界を示し、この境界２１より上側では、シリコン基板から隔たっているので、金属シリサイドは生成しない。この後、配線を形成するタングステンなどで金属膜１３を成膜し(図１２）、その配線用金属膜をエッチングして金属配線１４を形成し、半導体装置の骨格を完成させる(図１３）。金属膜１３はコンタクトホールの埋め込みのみに使用し、別に配線用金属膜成膜して金属配線を形成してもよい。この図１３に示す半導体装置は、ＭＰＵ(Micro Processor Unit)のロジック系のデバイス等として用いることができる。また、容量を付随させると、ＤＲＡＭ等のメモリとしても用いることができる。
【００４０】
本実施の形態では、層間絶縁膜へのコンタクトホールの開口に引き続いてシリコン基板への等方性エッチングまたはウエットエッチングによる拡大した拡大凹部の形成により、広いコンタクト面積を形成することができる。このため、微細化された半導体装置においても、簡便にかつ安価に良好なコンタクトを形成することが可能となる。また、この方法は、上記特開昭６０−１８７０６０号公報に開示されている方法と比較して、下記の利点を有する。特開昭６０−１８７０６０号公報に記載の発明では、基板に形成した溝部を金属シリサイドで埋め込んでいる。
【００４１】
上記の半導体装置の製造方法は、上記特開昭６０−１８７０６０号公報に開示されている方法と比較して、下記の利点を有する。特開昭６０−１８７０６０号公報に記載の発明で開示されているコンタクトホール開口と基板の溝部形成とを別々に行う方法との相違は、本実施の形態では、コンタクトホール開口に引き続いてシリコン基板に拡大凹部を掘り込む点にある。このため、コンタクトホール底部に自己整合的に径の大きい拡大凹部を基板に設けることができるとともに、工程数も少なくできる利点を有する。
【００４２】
(実施の形態２）
本実施の形態では、層間絶縁膜を貫通してソース、ドレイン領域の中にまで達するコンタクトホールを開口し、コンタクト面積を増大させる。まず、本実施の形態における半導体装置の製造方法を説明する。図１４は、本実施の形態において、層間絶縁膜８を成膜した後、コンタクトホール９を層間絶縁膜を貫通してソース、ドレイン領域の中に達するように開口した段階の断面図である。また、ゲート電極５の上にもコンタクトホールを開口する。このとき、図１４に示すように、シリコン基板１の中にまで掘り込むエッチングを行うことが、本実施の形態における第１の特徴である。このときのエッチングは、実施の形態１に示したエッチング条件(ａ)を用いて行う。次に、金属膜１０とバリア層１１とを連続して成膜する(図１５）。続いて、熱処理を加えることによって、シリコン基板を掘り込んで形成したコンタクトホール底部と側壁に形成された金属膜１０をシリサイド化して金属シリサイド１２を形成する(図１６）。ここで、基板を掘り込んで形成したコンタクトホール底部の側壁にも金属シリサイド１２を形成することが、本実施の形態の第２の特徴である。
【００４３】
この後に、タングステンからなる配線用金属膜１３を形成する(図１６）。このとき、配線用金属膜１３によって基板に掘り込んだコンタクトホール底部も埋め込む。さらに、配線用金属膜１３をエッチングして金属配線１４を形成する(図１７）。この図１７に示す半導体装置は、ＭＰＵ等のロジック系のデバイス等に用いられる。さらに、容量を付加すればＤＲＡＭ等のメモリとしても用いることができる。
【００４４】
上記の半導体装置の製造方法は、上記特開昭６０−１８７０６０号公報に開示されている方法と比較して、下記の利点を有する。特開昭６０−１８７０６０号公報に記載の発明で開示されているコンタクトホール開口と基板の溝部形成とを別々に行う方法との相違は、本実施の形態では、コンタクトホール開口時にシリコン基板まで掘り込むエッチングを行う点にある。このため、コンタクトホール底部において自己整合的に基板の掘り込みを行うことができるとともに、工程数も少なくできる利点を有する。
【００４５】
また、特開昭６０−１８７０６０号公報に記載の発明では、基板に形成した溝部を金属シリサイドで埋め込んでいる。ここで、溝部を金属シリサイドで埋め込んだ場合、金属シリサイドは金属と比較して高抵抗なので、コンタクト抵抗に金属シリサイド膜の抵抗が加わってしまい、抵抗が増加してしまう。一方、溝部を金属で埋め込んだ場合には、コンタクト部を形成した後の熱処理によってシリコンと金属の反応が発生してしまう。シリコンと金属とが反応すると、抵抗が増加するばかりでなく、ボイドの発生によって接続不良となる可能性がある。本実施の形態では、まず基板に掘り込んだコンタクトホール底部の側壁と底部とに金属シリサイド層を形成しているため、コンタクト抵抗に寄与するシリコンとシリサイドとの界面の面積を増加させる効果がある。また、基板に掘り込んだコンタクトホール底部を金属で埋め込んでいるため、抵抗を下げることができ、かつ金属配線１４と金属シリサイド層１２との間にバリア層１１が介在しているため、配線を形成した後に熱処理を加えても金属がシリサイド化されることはない。
【００４６】
(実施の形態３）
本実施例では、コンタクトホール底部からシリコン基板の中にかけてできるだけ厚い金属シリサイド層を形成することによってシリコンと金属シリサイド層との界面を増加させて、コンタクト抵抗の低減をはかった半導体装置を紹介する。
【００４７】
図１８は、層間絶縁膜８を成膜し、ゲート電極５の上およびソース、ドレイン領域７の上にコンタクトホール９を開口し金属膜１０を成膜した段階の断面図である。この金属膜１０には、シリサイド化熱処理を加えた際に、Ｓｉ原子がその金属膜中に拡散浸入する量よりも多く当該金属原子がシリコン中に拡散する金属を用いる。この金属の例としては、コバルト(Ｃｏ)、ニッケル(Ｎｉ)を挙げることができる。シリサイド化熱処理を加えることにより、金属膜１０とシリコンとを反応させて、上記した金属シリサイド層を形成する(図１９）。図１９のＢ部拡大図を図２０に示す。シリサイド化熱処理時に、Ｓｉ原子が金属膜中に拡散する量よりも多く金属原子のほうがシリコン中に拡散してゆく。このため、図２０に示すように、深い金属シリサイド層１２を形成することが可能となる。また、拡散距離に相当する長さだけ金属シリサイドの径は、コンタクトホール下端の径より広くなる。これに対して、従来のコンタクト層として使用されているチタン(Ｔｉ)は、シリコンが金属中に拡散することによって金属シリサイドを形成するので、形成されるシリサイド層は浅くなる。また、コンタクトホール下端の径より、それほど大きな径にならない。
【００４８】
次に、金属シリサイド１２を溶解しないで金属層１０を溶解する薬液、例えば（硫酸＋過酸化水素水）を用いて金属層１０を選択的に除去する(図２１）。この金属層１０の除去は省略してもよい。ただし、後記するように、（金属膜１０の成膜→シリサイド化熱処理→金属層１０の除去）を繰り返すことにより、金属シリサイド層をソース、ドレイン領域に深く形成する場合には省略することはできない。この金属層１０の除去を行わないと、金属膜１０がコンタクトホールを狭くしてしまうからである。その後、その上にＴｉＮからなるバリア層を形成する(図２２）。続いて、配線を形成するタングステンなどにより配線用金属膜１３を成膜する(図２３）。さらに配線用金属膜１３をエッチングして金属配線１４を形成する(図２４）。
【００４９】
本実施の形態のポイントは、Ｓｉ原子が金属膜中に拡散する量よりも多く原子がシリコン基板中に拡散する金属を用い、シリコン基板側の深い位置でシリサイド反応を生じさせることにある。シリサイド化熱処理によってコンタクト底部に自己整合的にシリサイド層１２を形成する際、金属原子はシリコン中に拡散し、シリコン基板中に深く金属シリサイド層が形成される。基板中に深く金属シリサイドが形成される場合、シリコンと金属シリサイドとの界面の接触面積Ｓをウエハ垂直方向に拡大することができ、その結果、微細化をした半導体装置においても低いコンタクト抵抗を得ることができる。上記の半導体装置はＭＰＵのロジック系のデバイスとして用いることができる。しかし、容量を付随させるなどして、ＤＲＡＭ等のメモリとしても用いることができる。
【００５０】
金属膜にＣｏを用いた場合についてさらに詳しく説明する。Ｃｏのシリサイド化反応は、温度域に応じて次の反応が起きることが知られている。
（４００〜４５０℃）：Ｃｏ＋Ｓｉ→Ｃｏ2Ｓｉ
（４５０〜６００℃）：Ｃｏ2Ｓｉ＋Ｓｉ→２ＣｏＳｉ
（６００℃以上）： ＣｏＳｉ＋Ｓｉ→ＣｏＳｉ2
上記の反応のうち、Ｃｏ＋Ｓｉ→Ｃｏ2Ｓｉの反応、およびＣｏＳｉ＋Ｓｉ→ＣｏＳｉ2の反応は金属原子がシリコン中に拡散することによって進行する。一方、Ｃｏ2Ｓｉ＋Ｓｉ→２ＣｏＳｉの反応はシリコンが金属中に拡散することによって進行する。したがって、図１９に示すように、金属シリサイドを形成する熱処理は、４５０℃以下または６００℃以上で行うことが有効である。また、４５０℃以下の熱処理を加えた後に、金属膜を選択的に除去し、その後に６００℃以上の熱処理を加えてもよい。
【００５１】
さらに深い金属シリサイド層を形成する手法としては、(ｄ1）金属層１０を成膜した後(図１８）に、(ｄ2）熱処理によって金属シリサイド１２を形成する(図１９）。次に、(ｄ3）未反応金属層を選択的に除去する(図２１）、という(ｄ1）→(ｄ2）→(ｄ3）の工程を複数回繰り返すという方法がある。金属シリサイドを形成する工程を複数回繰り返すことによって、金属シリサイドはより深く形成され、シリコンと金属シリサイドとの接触面積が増大する。このため、半導体装置の微細化を遂行しながらコンタクト抵抗を減少させることができる。
【００５２】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。
【００５３】
【発明の効果】
本発明を用いることにより、半導体装置の微細化を推進しながら、低抵抗のコンタクトを形成することができ、高速ＭＰＵのデバイス等の高集積化に寄与することが期待される。
【図面の簡単な説明】
【図１】 実施の形態１の半導体装置の製造において、シリコン基板に素子分離絶縁膜を形成した段階の断面図である。
【図２】 図１の状態にゲート絶縁膜を形成した段階の断面図である。
【図３】 図２の状態に多結晶体シリコンを成膜した段階の断面図である。
【図４】 図３の状態の多結晶体シリコンに対してパターニングを行いゲート電極を形成した段階の断面図である。
【図５】 図４の状態からゲート電極直下以外の領域のゲート絶縁膜を除去し、ゲート電極にサイドウォールを形成した段階の断面図である。
【図６】 サイドウォールの両側のシリコン基板に不純物を注入してソース、ドレイン領域を形成した段階の断面図である。
【図７】 図６の状態の上に層間絶縁膜を成膜した段階の断面図である。
【図８】 図７に示す層間絶縁膜にコンタクトホールを開口した段階の断面図である。
【図９】 図８の状態からさらにソース、ドレイン領域に拡大凹部を設けた段階の断面図である。
【図１０】 図９の状態から金属膜とバリア層とを成膜した後、シリサイド化熱処理を行った段階の断面図である。
【図１１】 図１０におけるＡ部拡大図である。
【図１２】 図１０の状態に配線用金属膜を成膜した段階の断面図である。
【図１３】 図１２の状態から配線用金属膜をパターニングしてソース、ドレイン配線およびゲート配線を形成し、半導体装置の骨格を完成させた段階の断面図である。
【図１４】 実施の形態２の半導体装置の製造において、層間絶縁膜にコンタクトホールを開口した段階の断面図である。
【図１５】 図１４の状態から金属膜およびバリア層を形成した段階の断面図である。
【図１６】 図１５の状態にシリサイド化熱処理を施した後、配線用金属膜を成膜した段階の断面図である。
【図１７】 図１６の配線用金属膜にパターニングを施し、ソース、ドレイン配線を形成した段階の断面図である。
【図１８】 実施の形態３の半導体装置の製造において、コンタクトホール内および層間絶縁膜の上に金属膜を形成した段階の断面図である。
【図１９】 図１８の状態に対してシリサイド化熱処理を施してコンタクトホール底部に金属シリサイド層を形成した段階の断面図である。
【図２０】 図１９のＢ部拡大図である。
【図２１】 図１９の状態から金属シリサイド以外の金属膜を除去する処理を行った後の断面図である。
【図２２】 図２１の状態からバリア層を形成した段階の断面図である。
【図２３】 図２２の状態から配線用金属膜を形成した段階の断面図である。
【図２４】 図２３の状態の配線用金属膜にパターニング処理を施しソース、ドレイン配線およびゲート配線を形成した段階の断面図である。
【図２５】 従来の半導体装置の製造において、層間絶縁膜を成膜した段階の断面図である。
【図２６】 図２５の状態からコンタクトホールを開口した段階の断面図である。
【図２７】 図２６のコンタクトホール内および層間絶縁膜の上に金属膜とバリア層とを連続して設けた段階の断面図である。
【図２８】 図２７の状態にシリサイド化熱処理を施した段階の断面図である。
【図２９】 図２８の状態に配線用金属膜を形成した段階の断面図である。
【図３０】 図２９の状態から配線用金属膜をパターニングしてソース、ドレイン配線およびゲート配線を形成した段階の断面図である。
【図３１】 図３０のＣ部拡大図である。
【符号の説明】
１ シリコン基板、２ 素子分離絶縁膜、３ ゲート絶縁膜、４ 多結晶体シリコン、５ ゲート電極、６ サイドウォール、７ ソース、ドレイン領域、８層間絶縁膜、９ コンタクトホール、１０ 金属膜、１１ バリア層、１２ 金属シリサイド、１３ 配線用金属膜、１４ 金属配線、１９ 拡大凹部、２０シーム(界面）、２１ 金属シリサイドと金属膜との境界線、２５ 上側金属シリサイド層、２６ 下側金属シリサイド層、２７ 層間絶縁膜底面、２８ 不純物領域表面（拡大凹部底部）。
Claims (4)
- シリコン基板の主表面に不純物を注入して不純物領域を形成する工程と、
前記不純物領域を覆う層間絶縁膜を成膜する工程と、
前記不純物領域の上の層間絶縁膜にコンタクトホールを開口する工程と、
前記コンタクトホールの開口に引き続いて、前記シリコン基板をエッチングして前記コンタクトホールの底部の径よりも大きい径の拡大凹部を前記不純物領域に設ける工程と、
前記拡大凹部に金属膜を成膜する工程と、
前記金属膜上にバリア層を形成する工程と、
前記バリア層を形成した後に、前記金属膜と前記シリコン基板とを反応させて、金属シリサイドを形成する工程とを備える、半導体装置の製造方法。 - 前記金属膜と前記シリコン基板とを反応させた後に、前記バリア層上に配線用金属膜を形成する工程を備える、請求項１に記載の半導体装置の製造方法。
- 前記バリア層はＴｉＮである、請求項１または２に記載の半導体装置の製造方法。
- 前記配線用金属膜はタングステンである、請求項２または３に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000058560A JP4780818B2 (ja) | 2000-03-03 | 2000-03-03 | 半導体装置の製造方法 |
| US09/635,901 US6593217B1 (en) | 2000-03-03 | 2000-08-11 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000058560A JP4780818B2 (ja) | 2000-03-03 | 2000-03-03 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011129206A Division JP2011176372A (ja) | 2011-06-09 | 2011-06-09 | 半導体装置およびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001250791A JP2001250791A (ja) | 2001-09-14 |
| JP2001250791A5 JP2001250791A5 (ja) | 2007-04-26 |
| JP4780818B2 true JP4780818B2 (ja) | 2011-09-28 |
Family
ID=18579141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000058560A Expired - Fee Related JP4780818B2 (ja) | 2000-03-03 | 2000-03-03 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6593217B1 (ja) |
| JP (1) | JP4780818B2 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050124128A1 (en) * | 2003-12-08 | 2005-06-09 | Kim Hag D. | Methods for manufacturing semiconductor device |
| JP4668530B2 (ja) * | 2003-12-15 | 2011-04-13 | シチズンホールディングス株式会社 | 半導体装置の製造方法 |
| JP2005294360A (ja) * | 2004-03-31 | 2005-10-20 | Nec Electronics Corp | 半導体装置の製造方法 |
| US7317217B2 (en) * | 2004-09-17 | 2008-01-08 | International Business Machines Corporation | Semiconductor scheme for reduced circuit area in a simplified process |
| US7183780B2 (en) * | 2004-09-17 | 2007-02-27 | International Business Machines Corporation | Electrical open/short contact alignment structure for active region vs. gate region |
| KR100600380B1 (ko) * | 2004-12-29 | 2006-07-18 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| JP4515305B2 (ja) | 2005-03-29 | 2010-07-28 | 富士通セミコンダクター株式会社 | ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法 |
| KR100675294B1 (ko) * | 2005-10-18 | 2007-01-29 | 삼성전자주식회사 | 리세스된 랜딩패드를 갖는 반도체소자 및 그 제조방법 |
| US7648871B2 (en) * | 2005-10-21 | 2010-01-19 | International Business Machines Corporation | Field effect transistors (FETS) with inverted source/drain metallic contacts, and method of fabricating same |
| JP4936709B2 (ja) * | 2005-11-25 | 2012-05-23 | 東京エレクトロン株式会社 | プラズマエッチング方法および半導体装置の製造方法 |
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| CN110036475B (zh) * | 2019-02-18 | 2020-03-27 | 长江存储科技有限责任公司 | 贯穿硅触点结构及其形成方法 |
| CN111755403B (zh) * | 2020-07-16 | 2022-09-20 | 福建省晋华集成电路有限公司 | 接触插塞结构、其制作方法及半导体器件的制作方法 |
| US11825661B2 (en) * | 2020-09-23 | 2023-11-21 | Taiwan Semiconductor Manufacturing Company Limited | Mobility enhancement by source and drain stress layer of implantation in thin film transistors |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60187060A (ja) | 1984-03-06 | 1985-09-24 | Seiko Epson Corp | 半導体装置 |
| JPH03280532A (ja) | 1990-03-29 | 1991-12-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP3104193B2 (ja) | 1991-06-28 | 2000-10-30 | ソニー株式会社 | 半導体装置の接続構造形成方法 |
| JP3280532B2 (ja) | 1995-02-23 | 2002-05-13 | 松下電工株式会社 | 扉鎖錠部材 |
| US5605865A (en) * | 1995-04-03 | 1997-02-25 | Motorola Inc. | Method for forming self-aligned silicide in a semiconductor device using vapor phase reaction |
| US6147405A (en) * | 1998-02-19 | 2000-11-14 | Micron Technology, Inc. | Asymmetric, double-sided self-aligned silicide and method of forming the same |
| JPH11283935A (ja) * | 1998-03-30 | 1999-10-15 | Nec Corp | 半導体装置の製造方法 |
| US6320261B1 (en) * | 1998-04-21 | 2001-11-20 | Micron Technology, Inc. | High aspect ratio metallization structures for shallow junction devices, and methods of forming the same |
-
2000
- 2000-03-03 JP JP2000058560A patent/JP4780818B2/ja not_active Expired - Fee Related
- 2000-08-11 US US09/635,901 patent/US6593217B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6593217B1 (en) | 2003-07-15 |
| JP2001250791A (ja) | 2001-09-14 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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| S531 | Written request for registration of change of domicile |
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