KR100600380B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 반도체기판상에 게이트 하부구조로 사용되는 폴리 실리콘 층과 드레인/소스 영역으로 사용되는 웰 영역을 형성하는 제 1단계와; 제 1단계에서 형성되어진 상기 폴리 실리콘 층의 측면에 상기 웰 영역을 침범하지 않는 범위에서 절연체로 측벽 스페이서를 형성하는 제 2단계와; 반도체기판 전면에 대해 절연막을 평탄하게 형성하는 제 3단계와; 제 3과정에서 형성되어진 절연막에 대하여 폴리 실리콘 층과 웰 영역에 대해 콘택 홀을 형성하고 코발트 및 타이타늄을 임플란트하는 제 4단계; 및 반도체기판 전면에 대해 타이타늄 및 타이타늄 나이트라이드를 증착한 후 실리사이드 형성을 위한 어닐 공정을 수행하는 제 5단계를 포함하는 반도체 소자의 제조 방법을 제공하면 실리사이드와 배리어 메탈을 동시에 형성할 경우 기존의 방식보다 공정을 간소화 할 수 있고, 임플란트 방식으로 웰 영역 및 게이트 영역의 표면 부분에만 고농도로 코발트 또는 타이타늄을 존재하게 할 수 있기 때문에 실리사이드 형성을 위한 어닐 공정 후에는 박형의 실리사이드를 균일하게 형성할 수 있어서 소자의 성능 및 신뢰성향상에 기여할 수 있다.
임플란트, 배리어, 메탈, 어닐, 실리사이드

Description

반도체 소자의 제조 방법{Making Method of Semiconductor Device}
도 1 내지 도 5는 종래 기술에 따른 CMOS 반도체 소자의 형성 방법을 설명하기 위한 예시도
도 6내지 도 12는 본 발명에 따른 CMOS 반도체 소자의 형성 방법을 설명하기 위한 예시도
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 실리사이드 구조를 갖는 MOS 트랜지스터 또는 비메모리 소자의 제조에 있어서 실리사이드와 콘택용의 배리어 메탈을 동시에 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, MOSFET의 게이트 전극(Gate Electrode)으로 폴리 실리콘(Poly-silicon) 또는 텅스텐실리사이드(WSi2)/폴리 실리콘(Poly-silicon)의 폴리 사이드가 주로 사용되었다.
그러나 반도체소자의 집적도가 증가함에 따라 게이트 전극의 선폭이 급격히 줄어들어 종래의 전극 물질로는 고집적 소자에 요구되는 낮은 저항 값을 만족시킬 수 없었다. 따라서 이들 전극 물질을 대체할 수 있는 물질로서 타이타늄실리사이드(TiSi2), CoSi2, VSi2, CrSi2, ZrSi2, NbSi2 , MoSi2, HfSi2 등의 실리사이드(silicide) 계열 물질들이 활발히 연구되고 있다. 그 동안 많은 연구를 통하여, 이들 물질 중에서 TiSi2는 낮은 비저항, 높은 용융점(melting point), 박막 형성의 용이성, 라인 패턴(line pattern) 형성의 용이성, 열적인 안정성 등 게이트 전극의 요구 조건을 비교적 잘 만족시키기 때문에 매우 유망한 물질로 대두되고 있다.
첨부한 도 1 내지 도 5는 종래 기술에 따른 CMOS 반도체 소자의 형성 방법을 설명하기 위한 예시도로서, 종래 기술의 문제점을 설명하기 위한 요부의 제조공정만을 도시한 것이다. 여기서, 실리사이드(silicide) 형성용 메탈(metal)로 Ti를 예시하였으나, 다른 메탈(W, Mo, Co, Ta, Pt 등)도 같은 방식으로 진행된다.
첨부한 도 1을 참조하면, 반도체기판인 실리콘기판(1)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에의 해 필드 산화막(도시하지 않았음)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(1)의 표면을 열산화하여 게이트 절연막 형성용으로 산화막(2)을 성장시켜 형성한다. 그 다음, 게이트 전극을 형성하기 위하여 게이트 절연막 형성용 산화막 위에 불순물이 도핑된 폴리실리콘층(3)(in-situ doped polycrystalline silicon)을 화학기상증착법(chemical vapor deposition)으로 증착하여 형성하거나, 도핑되지 않은 폴리 실리콘 층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑하게 된다.
이와 같이 형성된 폴리실리콘층(3)은 이후 공정에서 패터닝되어 게이트 전극의 하부구조를 이루게 된다. 이때, 증착되는 폴리실리콘층(3)은 전체 게이트 전극의 높이를 고려하여 이후 형성될 실리사이드 층의 두께를 고려하여 형성한다.
그리고 폴리 실리콘 층과 게이트 절연막 형성용 산화막을 포토리소그래피(photo-lithography)로 차례로 패터닝하여 잔류한 폴리 실리콘 층과 잔류한 산화막으로 이루어진 하부 게이트 전극(3)과 게이트 절연막(2)을 형성한다.
이후, 첨부한 도 2에 도시되어 있는 바와 같이 LDD(lightly doped drain) 구조를 갖는 소스/드레인(4, 5)을 형성하기 위하여 하부 게이트 전극을 이온주입 마스크로 이용하는 불순물 이온주입을 저 농도로 실시하여 저 농도 이온매몰 층을 기판(1)의 활성영역에 형성한다.
이때, 이온 주입되는 불순물은 기판의 도전형과 반대되는 도전형의 이온을 사용한다. 즉, 기판의 도전형이 p형인 경우 As 등의 n형 불순물 이온을 사용하고, 그 반대인 경우 B, BF 2 등의 p형 불순물 이온을 사용한다.
이후, 첨부한 도 3에 도시되어 있는 바와 같이 하부 게이트 전극(3) 및 게이트 절연막(2)의 노출된 측면에 Teos 산화막(6)과 실리콘 질화막(7)을 순차적으로 증착하여. 산화막 또는 질화막 등으로 이루어진 절연체로 측벽 스페이서(sidewall spacer)를 형성한다.
그 다음, 하부 게이트 전극(3)과 측벽 스페이서(6,7)를 이온주입 마스크로 이용하는 불순물 이온주입을 고농도로 실시하여 고농도 이온매몰 층을 기판(1)의 활성영역에 형성한다.
이때, 고농도 이온매몰 층은 이미 형성된 저농도 이온매몰 층과 중첩되게 형성되고, 이온주입되는 불순물은 기판의 도전형과 반대되는 도전형의 이온을 사용한다. 즉, 기판의 도전형이 p형인 경우 As 등의 n형 불순물 이온을 사용하고, 그 반대인 경우B, BF2 등의 p형 불순물 이온을 사용하는 것은 저농도 불순물 이온매몰 층을 형성하는 경우와 같다.
그리고 저농도 이온매몰 층과 고농도 이온매몰 층의 불순물 이온들을 충분히 확산시켜 저농도 불순물 확산영역(미도시)과 고농도 불순물 확산영역(미도시)으로 이루어진 LDD구조의 실질적인 소스/드레인(4, 5)을 형성한다.
이후, 첨부한 도 4에 도시되어 있는 바와 같이 노출된 실리콘 층인 하부 게이트 전극(3) 표면과 불순물 확산영역(4,5) 표면에 실리사이드 형성용 금속으로 티타늄(Ti)을 스퍼터링으로 증착하여 금속층(8)을 형성한다. 이때, 금속층(8)의 형성 두께는 하부 게이트 전극(3)의 두께와 합쳐서 전체 높이가 이후 형성될 폴리 사이드 구조의 최종 게이트 전극이 요구하는 높이에 적합하도록 한다.
이후, 실리콘 층과 금속 층에 급속열처리(rapid thermal annealing)를 실시하여 금속과 실리콘을 반응시키고 안정화되면 마스크 공정을 통해 식각하여 제거하고자 하는 영역의 티타늄(Ti)으로 이루어진 금속층(8)을 제거하게 되며, 이에 대한 결과가 첨부한 도 5에 도시되어 있는 바와 같이 금속 층이 형성된 하부 게이트 전극 상부와 불순물 확산영역 상부에 전극저항감소용 실리사이드 층(8A, 8B)을 각각 형성하여 폴리 사이드 구조를 갖는 최종 게이트 전극(3,8A)의 상부 게이트 전극(8A)을 형성한다.
이때, 실리사이드 층이 게이트 전극과 불순물 확산영역에 동시에 형성되는 공정을 살리사이데이션(silicidation)이라 하고 그 형성 물질을 실리사이드(silicide)라 한다.
상술한 종래의 방식에 따른 제조 공정에서 실리사이드의 형성과정이 첨부한 도 4와 도 5로 단순히 표시되었지만 실질적으로는 다수의 열처리 공정 및 마스크 공정에 따른 식각공정이 부가됨에 따라 제조공정이 복잡하여 생산 수율이 저하되는 문제점이 발생되었다.
상술한 문제점을 해소하기 위한 본 발명의 목적은 반도체 소자의 제조 방법에 관한 것으로 특히, 실리사이드 구조를 갖는 MOS 트랜지스터 또는 비메모리 소자의 제조에 있어서 실리사이드와 콘택용의 배리어 메탈을 동시에 형성하기 위한 반도체 소자의 제조 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법의 특징은, 반도체기판상에 게이트 하부구조로 사용되는 폴리 실리콘 층과 드레인/소스 영역으로 사용되는 웰 영역을 형성하는 제 1단계와; 제 1단계에서 형성되어진 상기 폴리 실리콘 층의 측면에 상기 웰 영역을 침범하지 않는 범위에서 절연체로 측벽 스페이서를 형성하는 제 2단계와; 반도체기판 전면에 대해 절연막을 평탄하게 형성하는 제 3단계와; 제 3과정에서 형성되어진 절연막에 대하여 폴리 실리콘 층과 웰 영역에 대해 콘택 홀을 형성하고 코발트 및 타이타늄을 임플란트하는 제 4단계; 및 반도체기판 전면에 대해 타이타늄 및 타이타늄 나이트라이드를 증착한 후 실리사이드 형성을 위한 어닐 공정을 수행하는 제 5단계를 포함하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법의 부가적인 특징은, 제 5단계에서 상기 어닐 공정은 고온에서 한번에 실시하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법의 부가적인 다른 특징은, 상기 제 5단계에서 상기 어닐 공정은 저온에서 일차로 실시하고 고온에서 이차로 실시하는 경우에 한 개의 챔버 또는 한 개의 장비에서 인시츄(In-situ)로 진행하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법의 부가적인 또 다른 특징은, 상기 제 5단계에서 증착되어진 타이타늄 및 타이타늄 나이트라이드는 후속 공정인 텅스텐 증착시에 플루오린의 배리어 막 또는 텅스텐 증착을 위한 하부막으로 사용되는 데 있다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해, 첨부된 도면을 참조하여 후술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
첨부한 도 6내지 도 12는 본 발명에 따른 CMOS 반도체 소자의 형성 방법을 설명하기 위한 예시도이다.
첨부한 도 6을 참조하면, 반도체기판인 실리콘기판(1)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에의 해 필드 산화막(도시하지 않았음)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(1)의 표면을 열산화하여 게이트 절연막 형성용으로 산화막(2)을 성장시켜 형성한다. 그 다음, 게이트 전극을 형성하기 위하여 게이트 절연막 형성용 산화막 위에 불순물이 도핑된 폴리실리콘층(3)(in-situ doped polycrystalline silicon)을 화학기상증착법(chemical vapor deposition)으로 증착하여 형성하거나, 도핑되지 않은 폴리 실리콘 층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑하게 된다.
이와 같이 형성된 폴리실리콘층(3)은 이후 공정에서 패터닝되어 게이트 전극의 하부구조를 이루게 된다. 이때, 증착되는 폴리실리콘층(3)은 전체 게이트 전극의 높이를 고려하여 이후 형성될 실리사이드 층의 두께를 고려하여 형성한다.
그리고 폴리 실리콘 층과 게이트 절연막 형성용 산화막을 포토리소그래피(photo-lithography)로 차례로 패터닝하여 잔류한 폴리 실리콘 층과 잔류한 산화막으로 이루어진 하부 게이트 전극(3)과 게이트 절연막(2)을 형성한다.
이후, 첨부한 도 7에 도시되어 있는 바와 같이 LDD(lightly doped drain) 구조를 갖는 소스/드레인(4, 5)을 형성하기 위하여 하부 게이트 전극을 이온주입 마스크로 이용하는 불순물 이온주입을 저 농도로 실시하여 저 농도 이온매몰 층을 기판(1)의 활성영역에 형성한다.
이때, 이온 주입되는 불순물은 기판의 도전형과 반대되는 도전형의 이온을 사용한다. 즉, 기판의 도전형이 p형인 경우 As 등의 n형 불순물 이온을 사용하고, 그 반대인 경우 B, BF 2 등의 p형 불순물 이온을 사용한다.
이후, 첨부한 도 8에 도시되어 있는 바와 같이 하부 게이트 전극(3) 및 게이트 절연막(2)의 노출된 측면에 Teos 산화막(6)과 실리콘 나이트라이드막(7)을 순차적으로 증착하여. 산화막 또는 질화막 등으로 이루어진 절연체로 측벽 스페이서(sidewall spacer)를 형성한다.
그 다음, 하부 게이트 전극(3)과 측벽 스페이서(6,7)를 이온주입 마스크로 이용하는 불순물 이온주입을 고농도로 실시하여 고농도 이온매몰 층을 기판(1)의 활성영역에 형성한다.
이때, 고농도 이온매몰 층은 이미 형성된 저농도 이온매몰 층과 중첩되게 형성되고, 이온주입되는 불순물은 기판의 도전형과 반대되는 도전형의 이온을 사용한다. 즉, 기판의 도전형이 p형인 경우 As 등의 n형 불순물 이온을 사용하고, 그 반대인 경우B, BF2 등의 p형 불순물 이온을 사용하는 것은 저농도 불순물 이온매몰 층을 형성하는 경우와 같다.
그리고 저농도 이온매몰 층과 고농도 이온매몰 층의 불순물 이온들을 충분히 확산시켜 저농도 불순물 확산영역(미도시)과 고농도 불순물 확산영역(미도시)으로 이루어진 LDD구조의 실질적인 소스/드레인(4, 5)을 형성한다.
이후 첨부한 도 9에 도시되어 있는 바와 같이 하부 게이트(3) 형성 후 일반적인 실리사이드 형성공정을 거치지 않고 PMD(Pre Metal Deposition)를 BPSG 또는 USG막을 사용 증착하여 게이트 위에 절연막(10)을 형성하게 된다.
절연막(10)에 대하여 첨부한 도 10에 도시되어 있는 바와 같이 마스크 공정과 사진 공정 및 에칭 공정을 실시하여 콘택홀을 형성한다.
이후 첨부한 도 11에 도시되어 있는 바와 같이 임플란트 방식을 이용하여 콘택 홀이 열려서 게이트 및 웰영역이 드러난 부분에 코발트(타이타늄 실리사이드의 경우 타이타늄)를 이온주입한다. 코발트 또는 타이타늄을 이온주입하면 코발트 또는 타이타늄이 게이트 또는 웰영역의 표면 또는 하부에 참조번호 11 또는 12로 지칭되는 바와 같이 얇게 분포한다. 이때 임플란트를 고농도 및 저 에너지로 실시하여 코발트 또는 타이타늄이 게이트 또는 웰영역의 표면에 대부분 존재하게 하는 것이 중요하다.
상술한 공정이 완료되어지면 첨부한 도 12에 도시되어 있는 바와 같이 특정 마스크 패턴에 의해 기판(1) 전면에 걸쳐 타이타늄/타이타늄 나이트라이드 막(13)을 증착한다.(타이타늄 실리사이드의 경우는 타이타늄 나이트라이드막을 캡핑막으로 증착)
여기서 증착되는 타이타늄/타이타늄 나이트라이드 막은 실리사이드 형성 중의 공기의 유입을 차단하여 실리사이드의 산화를 막는 동시에 후속 공정인 텅스텐 증착시에 플루오린의 배리어 막 또는 텅스텐 증착을 위한 하부막으로 사용된다.
그 후 게이트 및 웰영역과 접촉한 지역에서의 실리사이드 형성을 위하여 어닐 공정을 진행한다. 어닐 공정은 종래의 실리사이드 형성 공정에서 사용하는 것과 동일한 방식으로 진행해도 문제가 없다. 즉 낮은 온도에서 일차 열처리를 통하여 중간단계의 실리사이드를 형성하고, 바로 고온에서 이차 열처리를 함으로서 최종상 의 실리사이드 형성이 완성된다.
상기의 열처리 공정은 종래의 방법에서와 같이 실리사이드와 되지 않은 타이타늄, 타이타늄 나이트라이드를 제거하는 공정이 필요없기 때문에 동일한 챔버 또는 장비에서 인시츄로 진행하는 것도 가능하다. 또는 고온에서의 한번의 열처리만으로 실리사이드를 형성하는 것도 가능하다
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 제조 방법을 제공하면 실리사이드와 배리어 메탈을 동시에 형성할 경우 기존의 방식보다 공정을 간소화 할 수 있고, 임플란트 방식으로 웰 영역 및 게이트 영역의 표면 부분에만 고농도로 코발트 또는 타이타늄을 존재하게 할 수 있기 때문에 실리사이드 형성을 위한 어닐 공정 후에는 박형의 실리사이드를 균일하게 형성할 수 있어서 소자의 성능 및 신뢰서 향상에 기여할 수 있다.

Claims (4)

  1. 반도체 기판상에 폴리 실리콘 게이트 전극 및 드레인/소스 확산 영역을 형성하는 제 1단계와;
    상기 폴리 실리콘 게이트 전극의 측면에 절연체로 측벽 스페이서를 형성하는 제 2단계와;
    상기 기판 전면에 대해 절연막을 형성하는 제 3단계와;
    상기 제 3단계에서 형성된 상기 절연막에 대하여 상기 폴리 실리콘 게이트 전극 및 드레인/소스 확산 영역에 대해 콘택 홀을 형성하고 코발트 또는 타이타늄을 임플란트하는 제 4단계; 및
    상기 기판 전면에 대해 타이타늄 및 타이타늄 나이트라이드를 증착한 후 실리사이드 형성을 위한 어닐 공정을 수행하는 제 5단계를 포함하고,
    상기 제 5단계에서 증착되어진 타이타늄 및 타이타늄 나이트라이드는 후속 공정인 텅스텐 증착시에 플루오린의 배리어 막 또는 텅스텐 증착을 위한 하부막으로 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에서,
    상기 제 5단계에서 상기 어닐 공정은 고온에서 한번에 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에서,
    상기 제 5단계에서 상기 어닐 공정은 저온에서 일차로 실시하고 고온에서 이 차로 실시하는 경우에 한 개의 챔버 또는 한 개의 장비에서 인시츄(In-situ)로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
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