CN109346409B - 半导体器件与其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 188
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 233
- 239000002184 metal Substances 0.000 claims abstract description 233
- 239000010410 layer Substances 0.000 claims abstract description 144
- 150000001875 compounds Chemical class 0.000 claims abstract description 103
- 239000000463 material Substances 0.000 claims abstract description 40
- 239000002344 surface layer Substances 0.000 claims abstract description 21
- 238000002360 preparation method Methods 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims abstract description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 description 8
- 229910008486 TiSix Inorganic materials 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- -1 region Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
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Abstract
本申请提供了一种半导体器件与其制作方法。该方法包括：提供半导体预备体，半导体预备体包括源区、漏区、第一预金属半导体化合物层，第一预金属半导体化合物层位于源区和/或漏区的表面上，第一预金属半导体化合物层包括第一金属和半导体材料，半导体材料选自GeSi、Si或Ge；使得第一预金属半导体化合物层的远离源区和/或漏区的表层掺杂有第二金属，和/或在第一预金属半导体化合物层的远离源区和/或漏区的表面设置由第二金属形成的第二金属层，第二金属的功函数大于第一金属的功函数；对掺杂有第二金属的半导体预备体进行热处理，形成第二金属半导体化合物层和第一金属半导体化合物层。该制作方法制备得到的半导体器件具有较小的电阻。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体器件与其制作方法。
背景技术
随着CMOS技术代进入16/14nm及以下技术节点，源漏区的接触电阻对器件性能的提升起着至关重要的作用。
目前CMOS器件通常只采用一种金属硅化物TiSix，难以使得N/P MOS同时形成低接触电阻率，而且，由于杂质B在锗硅源漏中固浓度的限制，相比NMOS，降低PMOS的接触电阻率更具挑战。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体器件与其制作方法，以解决现有技术中的PMOS的接触电阻率较高的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，该制作方法包括：提供半导体预备体，上述半导体预备体包括源区、漏区、第一预金属半导体化合物层，上述第一预金属半导体化合物层位于上述源区和/或上述漏区的表面上，上述第一预金属半导体化合物层包括第一金属和半导体材料，上述半导体材料选自GeSi、Si或Ge；使得上述第一预金属半导体化合物层的远离上述源区和/或上述漏区的表层掺杂有第二金属，和/或在上述第一预金属半导体化合物层的远离上述源区和/或上述漏区的表面设置由第二金属形成的第二金属层，上述第二金属的功函数大于上述第一金属的功函数；对掺杂有上述第二金属的上述半导体预备体进行热处理，形成第一金属半导体化合物层和包括至少部分上述半导体材料、上述第一金属和上述第二金属的第二金属半导体化合物层。
进一步地，采用离子注入法使得上述第一预金属半导体化合物层的远离上述源区和/或上述漏区的表层掺杂有第二金属。
进一步地，采用沉积法形成上述第二金属层。
进一步地，上述第一金属的功函数在2.0～4.3eV之间，上述第二金属的功函数在4.3～5.65之间。
进一步地，上述第一预金属半导体化合物层的厚度在3～8nm之间，优选掺杂有上述第二金属的上述第一预金属半导体化合物层的表层的厚度在1～5nm之间，进一步优选上述第二金属在上述表层中的掺杂浓度在1021～1022/cm3之间；更进一步优选上述第二金属层的厚度在4～6nm之间。
进一步地，上述热处理的温度在450～600℃之间，上述热处理的时间在30～60s之间。
进一步地，上述源区与上述漏区的材料均包括P型掺杂杂质和GeSi，上述半导体材料包括GeSi，上述第一金属包括Ti，上述第二金属包括Co，上述第一金属半导体化合物层包括Ge、Si和Ti，上述第二金属半导体化合物层包括Co、Si和Ti。
根据本申请的另一方面，提供了一种半导体器件，该半导体器件由任一种上述制作方法制作而成。
根据本申请的另一方面，提供了一种半导体器件，该半导体器件包括：半导体预备体，上述半导体预备体包括源区和漏区；第一金属半导体化合物层，位于上述源区和/或上述漏区的表面上，上述第一金属半导体化合物层包括第一金属和半导体材料，上述半导体材料选自GeSi、Si或Ge；第二金属半导体化合物层，位于上述第一金属半导体化合物层的远离上述源区和/或上述漏区的表面上，上述第二金属半导体化合物层包括至少部分上述半导体材料、上述第一金属和上述第二金属，其中，上述第二金属的功函数大于上述第一金属的功函数。
进一步地，上述第一金属的功函数在2.0～4.3eV之间，上述第二金属的功函数在4.3～5.65之间。
进一步地，上述源区与上述漏区的材料均包括P型掺杂杂质和GeSi，上述半导体材料包括GeSi，上述第一金属包括Ti，上述第二金属包括Co，上述第一金属半导体化合物层包括Ge、Si和Ti，上述第二金属半导体化合物层包括Co、Si和Ti。
应用本申请的技术方案，上述的制作方法中，将功函数较高的第二金属引入到源接触和/或漏接触中，能够有效降低第一金属半导体化合物层与源接触和/或漏接触的空穴接触势垒，从而降低其与源接触电阻率和/或漏接触电阻率，降低了半导体器件的电阻。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1至图3示出了本申请的一种半导体器件制作过程的结构示意图。
其中，上述附图包括以下附图标记：
10、半导体预备体；11、源区；12、漏区；13、浅槽隔离；14、栅极；15、隔离介质层；16、侧墙层；17、第一预金属半导体化合物层；170、第一金属半导体化合物层；20、第二金属半导体化合物层；200、第二金属。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中的PMOS的接触电阻率较高的问题，为了解决如上的技术问题，本申请提出了一种半导体器件与其制作方法。
本申请的一种典型的实施方式中，提供了一种半导体器件的制作方法，该制作方法包括：
提供半导体预备体10，如图1所示，上述半导体预备体10包括源区11、漏区12、第一预金属半导体化合物层17，上述第一预金属半导体化合物层17位于上述源区11和/或上述漏区12的表面上，上述第一预金属半导体化合物层17包括第一金属和半导体材料，上述半导体材料选自GeSi、Si或Ge；
使得上述第一预金属半导体化合物层17的远离上述源区11和/或上述漏区12的表层掺杂有第二金属200，和/或在上述第一预金属半导体化合物层17的远离上述源区11和/或上述漏区12的表面设置由第二金属200形成的第二金属层，上述第二金属200的功函数大于上述第一金属的功函数，图2中示出的是在第一预金属半导体化合物层17的表层掺杂第二金属200形成的结构；
对掺杂有上述第二金属200的上述半导体预备体10进行热处理，使得第一预金属半导体化合物层，或者第一预金属半导体化合物层和第二金属层形成第一金属半导体化合物层170和一个包括至少部分上述半导体材料、上述第一金属和上述第二金属200的第二金属半导体化合物层20，图3示出的为第二金属层和第一预金属半导体化合物层形成第二金属半导体化合物层20和第一金属半导体化合物层170。
上述的制作方法中，将功函数较高的第二金属200引入到源接触和/或漏接触中，能够有效降低第一金属半导体化合物层170与源接触和/或漏接触的空穴接触势垒，从而降低其与源接触电阻率和/或漏接触电阻率，降低了半导体器件的电阻。
需要说明的是，“使得上述第一预金属半导体化合物层的远离上述源区和/或上述漏区的表层掺杂有第二金属，和/或在上述第一预金属半导体化合物层的远离上述源区和/或上述漏区的表面设置由第二金属形成的第二金属层”表示，该步骤中，可以只是在第一预金属半导体化合物层的表层掺杂第二金属；也可以只是在第一预金属半导体化合物层的表面上形成第二金属层；还可以是先在第一预金属半导体化合物层的表层掺杂第二金属，然后再在掺杂有第二金属的第一预金属半导体化合物层的表面上形成第二金属层，并且，第一预金属半导体化合物层表层的第二金属和第二金属层中的第二金属可以是不同的高功函数的金属。
为了进一步降低半导体器件的接触电阻，本申请的一种优选的实施例中，在源区和漏区的上方的第一预金属半导体化合物层中形成掺杂有第二金属的表层，和/或在源区和漏区的上方的第一预金属半导体化合物层的表面上形成第二金属层。
本申请的上述将第二金属掺杂到第一预金属半导体化合物层的表层中的具体工艺可以采用现有技术中的任意可行的方法形成，比如扩散法或者离子注入法等等。
为了获得更好的掺杂效果，本申请的一种实施例中，采用离子注入法使得上述第一预金属半导体化合物层的远离上述源区和/或上述漏区的表层掺杂有第二金属。具体地离子注入工艺所采用的工艺条件等可以根据实际需要的掺杂浓度和掺杂的深度选择。
本申请的另一种实施例中，采用沉积法形成上述第二金属层。这里的沉积法可以是现有技术中任何可行的沉积法，本领域技术人员可以根据实际情况，比如具体的材料选择合适的沉积法进行第二金属层的设置，例如，可以选择化学气相沉积法(CVD)、等离子增强化学气相沉积法(PECVD)或原子层沉积法等。
当然，本申请的上述第二金属层的设置方法并不限于沉积法，还可以是真空蒸镀法等，只要能够形成第二金属层且不影响其他的结构的性能的方法均可以。
为了进一步确保该半导体器件具有较低的源接触和/或漏接触电阻率，本申请的一种实施例中，上述第一金属的功函数在2.0～4.3eV之间，上述第二金属的功函数在4.3～5.65之间。本领域技术人员可以根据实际情况选择合适的金属形成第一金属层和第二金属层。
本申请的再一种实施例中，上述第一预金属半导体化合物层的厚度在3～8nm之间。这样的厚度范围能够更好地降低源接触和/或漏接触电阻率，从而降低器件的电阻。
为了进一步降低源接触和/或漏接触电阻率，从而进一步降低器件的电阻，本申请的一种实施例中，掺杂有上述第二金属的上述第一预金属半导体化合物层的表层的厚度在1～5nm之间。
为了更进一步降低源接触和/或漏接触电阻率，从而进一步降低器件的电阻，本申请的一种实施例中，上述第二金属在上述表层中的掺杂浓度在1021～1022/cm3之间。
本申请的又一种实施例中，上述第二金属层的厚度在4～6nm之间，这样使得最后形成的第一金属半导体化合物层170的厚度较小，第二金属半导体化合物层20的厚度较大，从而更好地降低源接触和/或漏接触电阻率，从而降低器件的电阻。
为了使得金属元素和其他的元素反应得更加充分，本申请的一种实施例中，上述热处理的温度在450～600℃之间，上述热处理的时间在30～60s之间。
一种具体的实施例中，上述源区与上述漏区的材料均包括P型掺杂杂质和GeSi，上述半导体材料包括GeSi，上述第一金属包括Ti，上述第二金属包括Co，热处理过程中，Ge扩散比Si慢得多，在第二金属半导体化合物层的主要材料是Ti(Co)Siy，锗的含量相当低。由于第一金属半导体化合物层的材料主要为TiSixGey，且该层很薄，高功函数金属Co的引入可降低空穴势垒从而降低接触电阻率。
本申请的另一种典型的实施方式中，提供了一种半导体器件，该半导体器件由上述的任一种的制作方法制作而成。
该半导体器件由于采用上述的制作方法形成，其的源接触和/或漏接触的电阻率较小，从而降低了器件的电阻，提高了器件的电性能。
本申请的再一种典型的实施方式中，提供了一种半导体器件，如图3所示，该半导体器件包括半导体预备体10、第一金属半导体化合物层170和第二金属半导体化合物层20。其中，上述半导体预备体10包括源区11和漏区12；第一金属半导体化合物层170位于上述源区11和/或上述漏区12的表面上，上述第一金属半导体化合物层170包括第一金属和半导体材料，上述半导体材料选自GeSi、Si或Ge；第二金属半导体化合物层20位于上述第一金属半导体化合物层170的远离上述源区11和/或上述漏区12的表面上，上述第二金属半导体化合物层20包括至少部分上述半导体材料、上述第一金属和上述第二金属200，其中，上述第二金属200的功函数大于上述第一金属的功函数。
该半导体器件中由于包括功函数较高的第二金属，从而使得锗硅源接触电阻率和/或漏接触电阻率较低，器件的电阻较小。
为了进一步确保该半导体器件具有较低的源接触和/或漏接触电阻率，本申请的一种实施例中，上述第一金属的功函数在2.0～4.3eV之间，上述第二金属的功函数在4.3～5.65之间。本领域技术人员可以根据实际情况选择合适的金属形成第一金属半导体化合物层和第二金属半导体化合物层。
如图3所示，本申请的一种优选的实施例中，第一金属半导体化合物层170位于上述源区11和上述漏区12的表面上，第二金属半导体化合物层20位于上述第一金属半导体化合物层170的远离上述源区11和上述漏区12的表面上，这样可以同时降低源接触电阻和漏接触电阻，使得器件的接触电阻更低。
本申请的另一种实施例中，上述源区与上述漏区的材料均包括P型掺杂杂质和GeSi，上述半导体材料包括GeSi，上述第一金属包括Ti，上述第二金属包括Co，热处理过程中，Ge扩散比Si慢得多，在第二金属半导体化合物层的主要材料是Ti(Co)Siy，锗的含量相当低。由于第一金属半导体化合物层的材料主要为TiSixGey，且该层需要较薄，这样可以使得高功函数的第二金属半导体化合物层能够更好地起到降低接触电阻率的作用，该第一金属半导体化合物层也可以称为WF-transparent。
高功函数金属Co的引入可降低空穴势垒从而降低接触电阻率。
需要说明的是，本申请的半导体预备体的具体结构以及制作方法可以根据实际需要来选择和设计，并不限于图1至图3中示出的结构。
需要说明的是，没有特殊说明的情况下，本申请的源漏区就是指源区11和漏区12。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案。
实施例
半导体器件的制作方法包括：
如图1所示，提供半导体预备体10，该半导体预备体10包括衬底、位于衬底中的浅槽隔离13、位于衬底上的源区11和漏区12、源漏区上且位于二者之间的栅极14、栅极14表面的侧墙层16以及衬底上方且源漏区两侧和侧墙层16上的隔离介质层15。其中，隔离介质层15与侧墙层16之间形成通孔。衬底为Si衬底，源漏区为掺杂有B的GeSi源漏区，栅极14为高K栅极，侧墙层16为二氧化硅层，隔离介质层15为二氧化硅层。需要说明的是，图1中为了作图方便，将衬底以及源区和漏区对应的外延层作为一个整体示出。
采用离子注入的方式注入Co离子，使得第一预金属半导体化合物层17的大约5nm的表层中掺杂有Co离子，且Co离子的掺杂浓度为1022/cm3，形成如图2所示的结构。
对掺杂有上述第二金属200的上述半导体预备体10进行热处理，温度为500℃，时间为60s，使得上述第二金属200、第一金属和半导体材料发生反应，形成包括如图3所示的包括第一金属半导体材料层和第二金属200半导体材料层的PMOS。并且，由于热处理过程中，Ge扩散比Si慢得多，第二金属200主要和半导体材料中的Si发生反应，进而第二金属半导体化合物层20的主要材料是Ti(Co)Siy，第一金属半导体化合物层170的材料主要为TiSixGey。
上述的半导体器件中，由于TiSixGey很薄(WF-transparent)，且高功函数金属Co的引入可降低空穴势垒从而降低接触电阻率。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的制作方法中，将功函数较高的第二金属引入到源接触和/或漏接触中，能够有效降低第一金属半导体化合物层与源接触和/或漏接触的空穴接触势垒，从而降低其与源接触电阻率和/或漏接触电阻率，降低了半导体器件的电阻。
2)、本申请的半导体器件由于采用上述的制作方法形成，其的源接触和/或漏接触的电阻率较小，从而降低了器件的电阻，提高了器件的电性能。
3)、本申请的半导体器件中由于包括功函数较高的第二金属，从而使得锗硅源接触电阻率和/或漏接触电阻率较低，器件的电阻较小。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (14)
1.一种半导体器件的制作方法，其特征在于，所述制作方法包括：
提供半导体预备体，所述半导体预备体包括源区、漏区、第一预金属半导体化合物层，所述第一预金属半导体化合物层位于所述源区和/或所述漏区的表面上，所述第一预金属半导体化合物层包括第一金属和半导体材料，所述半导体材料选自GeSi、Si或Ge；
在所述第一预金属半导体化合物层的远离所述源区和/或所述漏区的表面设置由第二金属形成的第二金属层，或者使得所述第一预金属半导体化合物层的远离所述源区和/或所述漏区的表层掺杂有第二金属，且在所述第一预金属半导体化合物层的远离所述源区和/或所述漏区的表面设置由第二金属形成的第二金属层，其中，所述第二金属的功函数大于所述第一金属的功函数；
对掺杂有所述第二金属的所述半导体预备体进行热处理，形成第一金属半导体化合物层和包括至少部分所述半导体材料、所述第一金属和所述第二金属的第二金属半导体化合物层。
2.根据权利要求1所述的制作方法，其特征在于，采用离子注入法使得所述第一预金属半导体化合物层的远离所述源区和/或所述漏区的表层掺杂有第二金属。
3.根据权利要求1所述的制作方法，其特征在于，采用沉积法形成所述第二金属层。
4.根据权利要求1所述的制作方法，其特征在于，所述第一金属的功函数在2.0～4.3eV之间，所述第二金属的功函数在4.3～5.65eV之间。
5.根据权利要求1所述的制作方法，其特征在于，所述第一预金属半导体化合物层的厚度在3～8nm之间。
6.根据权利要求5所述的制作方法，其特征在于，掺杂有所述第二金属的所述第一预金属半导体化合物层的表层的厚度在1～5nm之间。
7.根据权利要求5所述的制作方法，其特征在于，所述第二金属在所述表层中的掺杂浓度在1021～1022/cm3之间。
8.根据权利要求5所述的制作方法，其特征在于，所述第二金属层的厚度在4～6nm之间。
9.根据权利要求1所述的制作方法，其特征在于，所述热处理的温度在450～600℃之间，所述热处理的时间在30～60s之间。
10.根据权利要求1所述的制作方法，其特征在于，所述源区与所述漏区的材料均包括P型掺杂杂质和GeSi，所述半导体材料包括GeSi，所述第一金属包括Ti，所述第二金属包括Co，所述第一金属半导体化合物层包括Ge、Si和Ti，所述第二金属半导体化合物层包括Co、Si和Ti。
11.一种半导体器件，其特征在于，所述半导体器件由权利要求1至10中任一项所述制作方法制作而成。
12.一种半导体器件，其特征在于，所述半导体器件包括：
半导体预备体，所述半导体预备体包括源区和漏区；
第一金属半导体化合物层，位于所述源区和/或所述漏区的表面上，所述第一金属半导体化合物层包括第一金属和半导体材料，所述半导体材料选自GeSi、Si或Ge；
第二金属半导体化合物层，位于所述第一金属半导体化合物层的远离所述源区和/或所述漏区的表面上，所述第二金属半导体化合物层包括至少部分所述半导体材料、所述第一金属和所述第二金属，其中，所述第二金属的功函数大于所述第一金属的功函数。
13.根据权利要求12所述的半导体器件，其特征在于，所述第一金属的功函数在2.0～4.3eV之间，所述第二金属的功函数在4.3～5.65eV之间。
14.根据权利要求12所述的半导体器件，其特征在于，所述源区与所述漏区的材料均包括P型掺杂杂质和GeSi，所述半导体材料包括GeSi，所述第一金属包括Ti，所述第二金属包括Co，所述第一金属半导体化合物层包括Ge、Si和Ti，所述第二金属半导体化合物层包括Co、Si和Ti。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811291670.8A CN109346409B (zh) | 2018-10-31 | 2018-10-31 | 半导体器件与其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811291670.8A CN109346409B (zh) | 2018-10-31 | 2018-10-31 | 半导体器件与其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109346409A CN109346409A (zh) | 2019-02-15 |
| CN109346409B true CN109346409B (zh) | 2022-03-22 |
Family
ID=65313157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811291670.8A Active CN109346409B (zh) | 2018-10-31 | 2018-10-31 | 半导体器件与其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109346409B (zh) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7179700B2 (en) * | 2004-07-21 | 2007-02-20 | Freescale Semiconductor, Inc. | Semiconductor device with low resistance contacts |
| KR100600380B1 (ko) * | 2004-12-29 | 2006-07-18 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| CN107968118B (zh) * | 2016-10-19 | 2020-10-09 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
-
2018
- 2018-10-31 CN CN201811291670.8A patent/CN109346409B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN109346409A (zh) | 2019-02-15 |
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