CN109545748B - 半导体器件与其制作方法 - Google Patents

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Abstract

本申请提供了一种半导体器件与其制作方法。该方法包括：提供具有源区和漏区的半导体预备体；在源区和/或漏区的裸露表面上依次叠置设置至少两个金半单元，各金半单元沿远离半导体预备体的方向上依次包括半导体层和金属层，其中，各半导体层的材料独立地选自GeSi、Si或Ge，多个金半单元中，与半导体预备体距离最小的金半单元为第一金半单元，第一金半单元包括第一半导体层和第一金属层，第一金属层的金属的功函数小于其他的金属层的功函数；对设置有多个金半单元的半导体预备体进行热处理，使得半导体层的至少部分材料和相邻的金属层的部分材料之间发生反应，形成至少三个金属半导体化合物层。该制作方法制作得到的半导体器件的电阻较小。

Description

半导体器件与其制作方法
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体器件与其制作方法。
背景技术
随着CMOS技术代进入16/14nm及以下技术节点，源漏区的接触电阻对器件性能的提升起着至关重要的作用。传统CMOS器件通常只采用一种金属硅化物，难以使得N/P MOS同时形成低接触电阻率，而且，由于杂质B在锗硅源漏中的固浓度限制，相比NMOS，降低PMOS的接触电阻率更具挑战。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体器件与其制作方法，以解决现有技术中的PMOS的接触电阻率较高的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，该制作方法包括：提供具有源区和漏区的半导体预备体；在上述源区和/或上述漏区的裸露表面上依次叠置设置至少两个金半单元，各上述金半单元沿远离上述半导体预备体的方向上依次包括半导体层和金属层，其中，各上述半导体层的材料独立地选自GeSi、Si或Ge，多个上述金半单元中，与上述半导体预备体距离最小的上述金半单元为第一金半单元，上述第一金半单元包括第一半导体层和第一金属层，上述第一金属层的金属的功函数小于其他的上述金属层的功函数；对设置有多个上述金半单元的上述半导体预备体进行热处理，使得上述半导体层的至少部分材料和相邻的上述金属层的部分材料之间发生反应，形成至少三个金属半导体化合物层。
进一步地，上述第一金属层中的金属的功函数在2.0～4.3eV之间，其他的上述金属层的金属的功函数在4.3～5.65之间。
进一步地，所有的上述金半单元的总厚度在5～10nm之间。
进一步地，上述第一金属层的厚度在1～3nm之间，其他上述金属层的厚度在3～5nm之间。
进一步地，同一个上述金半单元中，上述半导体层的厚度与上述金属层的厚度的比值在0.9～1.1之间。
进一步地，上述金半单元有两个，上述源区与上述漏区的材料均包括P型掺杂的GeSi，各上述半导体层的材料包括Si，上述半导体预备体还包括衬底，上述源区和上述漏区位于上述衬底内，上述衬底的材料包括N型掺杂的GeSi。
根据本申请的另一方面，提供了一种半导体器件，该半导体器件采用任一种上述的制作方法形成。
根据本申请的另一方面，提供了一种半导体器件，该半导体器件包括：具有源区和漏区的半导体预备体；沿远离上述半导体预备体的方向上依次设置的多个金属半导体化合物层，各上述金属半导体化合物层设置在上述源区和/或上述漏区的表面上，多个上述金属半导体化合物层中，与上述半导体预备体距离最小的上述金属半导体化合物层为第一金属半导体化合物层，上述第一金属半导体化合物层中的金属的功函数小于其他的上述金属半导体化合物层中的金属的功函数，各上述金属半导体化合物层中半导体材料独立地选自GeSi、Si或Ge。
进一步地，上述第一金属半导体化合物层中的金属的功函数在2.0～4.3eV之间，其他的上述金属半导体化合物层的金属的功函数在4.3～5.65之间。
进一步地，上述金属半导体化合物层有三个，所有的上述金属半导体化合物层的总厚度在5～10nm之间。
应用本申请的技术方案，上述的制作方法中，在形成至少两个金半单元后，对包括金半单元的半导体预备体进行热处理，使得金属层和相邻的半导体层发生反应，形成金属半导体化合物，其中，第一金属层与相邻的两个半导体层发生反应，基本不会消耗源漏区的材料，使得源区和/或漏区与金属半导体氧化物层的接触界面更加光滑，降低了源接触电阻率和/或漏接触电阻率。另外，金属层具有不同的功函数，使得形成的金属半导体化合物层具有不同的功函数，不同的功函数的金属半导体化合物层与源漏区接触形成低空穴肖特基势垒高度，降低了源接触电阻率和/或漏接触电阻率。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1至图3示出了本申请的一种半导体器件制作过程的结构示意图。
其中，上述附图包括以下附图标记：
10、半导体预备体；11、源区；12、漏区；13、浅槽隔离；14、栅极；15、隔离介质层；16、侧墙层；20、金半单元；21、第一金半单元；22、第二金半单元；201、半导体层；202、金属层；211、第一半导体层；212、第一金属层；221、第二半导体层；222、第二金属层；30、金属半导体化合物层；31、第一金属半导体化合物层；32、第二金属半导体化合物层；33、第三金属半导体化合物层。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中的PMOS的接触电阻率较高，为了解决如上的技术问题，本申请提出了一种半导体器件与其制作方法。
本申请的一种典型的实施方式中，提供了一种半导体器件的制作方法，该半导体器件的制作方法包括：如图1所示，提供具有源区11和漏区12的半导体预备体10；在上述源区11和/或上述漏区12的裸露表面上依次叠置设置至少两个金半单元20，各上述金半单元20沿远离上述半导体预备体10的方向上依次包括半导体层201和金属层202，其中，各上述半导体层201的材料独立地选自GeSi、Si或Ge，多个上述金半单元20中，与上述半导体预备体10距离最小的上述金半单元20为第一金半单元21，上述第一金半单元21包括第一半导体层211和第一金属层212，上述第一金属层212的功函数小于其他的上述金属层202的功函数，图2中示出了两个金半单元20，分别为第一金半单元21和第二金半单元22，其中第一金半单元21包括第一半导体层211和第一金属层212，第二金半单元22包括第二半导体层221和第二金属层222；对设置有多个上述金半单元20的上述半导体预备体10进行热处理，使得上述半导体层201的至少部分材料和相邻的上述金属层202的部分材料之间发生反应，形成至少三个金属半导体化合物层30，图3是对图2的结构进行热处理，所以形成了三个金属半导体化合物层30。在反应过程中，半导体层基本全部消耗完，第一金属层也会反应完。
上述的制作方法中，在形成至少两个金半单元后，对包括金半单元的半导体预备体10进行热处理，使得金属层和相邻的半导体层发生反应，形成金属半导体化合物，其中，第一金属层与相邻的两个半导体层发生反应，基本不会消耗源漏区的材料，使得源区和/或漏区与金属半导体氧化物层的接触界面更加光滑，降低了源接触电阻率和/或漏接触电阻率，且源漏杂质不会发生再分布，进一步降低了源接触电阻率和/或漏接触电阻率。另外，金属层具有不同的功函数，使得形成的金属半导体化合物层具有不同的功函数，不同的功函数的金属半导体化合物层与源漏区接触形成低空穴肖特基势垒高度，降低了源接触电阻率和/或漏接触电阻率。
需要说明的是，在图2中，半导体预备体10还包括隔离介质层15，隔离介质层15位于源区11和漏区12两侧的部分衬底表面上，使得对应源漏区上方形成通孔，金半单元20设置在通孔中，且由于第一半导体层211、第一金属层212和第二半导体层221的厚度较小，且通孔的深度较大，所以第一半导体层211、第一金属层212和第二半导体层221在通孔的侧壁上沉积的材料较少，且在图2中没有示出，同样地，图3中的通孔的侧壁上的部分金属半导体化合物层30也未示出。
还需要说明的是，如图3中的位于隔离介质层15的远离衬底的表面上的金属半导体化合物层30在后续的平坦化工艺中被去除。
本申请的一种优选的实施例中，在源区和漏区裸露表面上均依次叠置设置至少两个金半单元，这样使得形成的半导体器件中的源接触电阻率和漏接触电阻率都较低，减小了器件的接触电阻。
本申请的金半单元中的金属层和半导体层的设置方法可以选择现有技术中任何可以实现的方法，本领域技术人员可以根据实际情况，比如具体的材料，来选择合适的制作方法，比如，化学气相沉积法(CVD)、等离子增强化学气相沉积法(PECVD)或真空蒸镀法等。
为了进一步保证该半导体器件具有较低的源漏接触电阻率，本申请的一种实施例中，上述第一金属层中的金属的功函数在2.0～4.3eV之间，其他的上述金属层的金属的功函数在4.3～5.65之间。本领域技术人员可以根据实际情况选择合适的金属形成第一金属层和第二金属层。
本申请的一种实施例中，所有的上述金半单元的总厚度在5～10nm之间，这样的厚度既保证了源漏区具有较低的接触电阻率，也保证了后续在金属半导体化合物层上设置的其他的互连金属层与其他结构较好地电连接。
为了进一步确保第一金属层在热处理过程中不会消耗源漏区的材料，本申请的一种实施例中，上述第一金属层的厚度在1～3nm之间，为了形成较厚的高功函数的金属半导体化合物层，并且不影响后续设置的互连金属层的电连接性能，其他上述金属层的厚度在3～5nm之间。
本申请的一种实施例中，同一个上述金半单元中，上述半导体层的厚度与上述金属层的厚度的比值在0.9～1.1之间。这样可以进一步保证形成合适厚度的金属半导体化合物层，保证了半导体器件具有较低的接触电阻。
本申请的一种具体的实施例中，如图2所示，上述金半单元20有两个，上述源区11与上述漏区12的材料均包括P型掺杂的GeSi，各上述半导体层201的材料包括Si，上述半导体预备体10还包括衬底，上述源区11和上述漏区12位于上述衬底上，上述衬底的材料包括Si。即该半导体器件为PMOS。需要说明的是，图1中为了作图方便，将衬底以及源区和漏区对应的外延层作为一个整体示出，实际上，源区和漏区对应的外延层位于衬底的上方。
本申请的另一种典型的实施方式，提供了一种半导体器件，该半导体器件由上述的制作方法形成。
该半导体器件由于采用上述的制作方法形成，其接触电阻率较低，接触电阻较小，半导体器件的性能较好。
本申请的再一种典型的实施方式中，提供了一种半导体器件，如图3所示，上述半导体器件包括具有源区11和漏区12的半导体预备体10和沿远离上述半导体预备体10的方向上依次设置的多个金属半导体化合物层30。其中，各上述金属半导体化合物层30设置在上述源区11和/或上述漏区12的表面上，多个上述金属半导体化合物层30中，与上述半导体预备体10距离最小的上述金属半导体化合物层30为第一金属半导体化合物层31，上述第一金属半导体化合物层31中的金属的功函数小于其他的上述金属半导体化合物层30中的金属的功函数，各上述金属半导体化合物层30中半导体材料独立地选自GeSi、Si或Ge。
上述的半导体器件中，包括多个金属半导体化合物层，且多个金属半导体化合物层的功函数不同，不同的功函数的金属半导体化合物层与源漏区接触形成低空穴肖特基势垒高度，使得源漏接触的电阻率较低，器件的电阻较低。
需要说明的是，图3中的通孔的侧壁上的部分金属半导体化合物层由于太薄，所以未示出。
本申请的一种优选的实施例中，各上述金属半导体化合物层30分别设置在上述源区11和上述漏区12的表面上，这样的半导体器件中的源接触电阻率和漏接触电阻率都较低，器件的接触电阻更低。
为了进一步保证该半导体器件具有较低的源漏接触电阻率，本申请的一种实施例中，上述第一金属层中的金属的功函数在2.0～4.3eV之间，其他的上述金属层的金属的功函数在4.3～5.65之间。本领域技术人员可以根据实际情况选择合适的金属形成第一金属层和第二金属层。
本申请的一种实施例中，如图3所示，上述金属半导体化合物层30有三个，所有的上述金半单元20的总厚度在5～10nm之间，这样的厚度既保证了源漏区具有较低的接触电阻率，也保证了后续在金属半导体化合物层30上设置的其他的互连金属层202与其他结构较好地电连接。
本申请的一种具体的实施例中，如图3所示，上述源区11与上述漏区12的材料均包括P型掺杂的GeSi，上述半导体预备体10还包括衬底，上述源区11和上述漏区12位于上述衬底内，上述衬底的材料包括N型掺杂的GeSi。即该半导体器件为PMOS，且衬底层的材料包括P型掺杂杂质和GeSi。
需要说明的是，本申请的半导体预备体10的具体结构以及制作方法可以根据实际需要来选择和设计，并不限于图1至图3中示出的结构。
需要说明的是，没有特殊说明的情况下，本申请的源漏区就是指源区11和漏区12。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案。
实施例
半导体器件的制作方法包括：
如图1所示，提供半导体预备体10，该半导体预备体10包括衬底、位于衬底中的浅槽隔离13、位于衬底中的源区11和漏区12、源漏区上方且位于二者之间的栅极14、栅极14表面的侧墙层16以及衬底上方且源漏区两侧和侧墙层16上的隔离介质层15。其中，隔离介质层15与侧墙层16之间形成通孔。衬底为Si衬底，源漏区为掺杂有B的GeSi源漏区，栅极14为高K栅极，侧墙层16为二氧化硅层，隔离介质层15为二氧化硅层。需要说明的是，图1中为了作图方便，将衬底以及源区和漏区对应的外延层作为一个整体示出。
在上述源区11和上述漏区12的裸露表面上依次沉积两个金半单元20，如图2所示，分别为第一金半单元21和第二金半单元22，其中，第一金半单元21沿远离上述半导体预备体10的方向上包括第一半导体层211和第一金属层212，第二金半单元22包括沿远离上述半导体预备体10的方向上第二半导体层221和第二金属层222；第一金属层212为Ti层，第二金属层222为Co层，第一半导体层211和第二半导体层221均为Si层，且，第一金属层212和第一半导体层211的厚度均为1nm，第二金属层222和第二半导体层221的厚度均为5nm。
对设置有两个上述金半单元20的上述半导体预备体10进行热处理，温度为500℃，时间为60s，使得上述半导体层201的至少部分材料和相邻的上述金属层202的部分材料之间发生反应，形成沿远离半导体预备体10的方向依次叠置设置的三个金属半导体化合物层30，分别为第一金属半导体化合物层31、第二金属半导体化合物层32和第三金属半导体化合物层33，进而形成半导体器件PMOS。其中，第一金属半导体化合物层31为Ti和Si的化合物层、第二金属半导体化合物层32也包括Ti和Si的化合物，或者还包括Co和Si的化合物，第三金属半导体化合物层33为Co和Si的化合物层。
该半导体器件，由于Co具有高功函数，TiSix很薄(WF-transparent)且叠层硅化反应不消耗底层锗硅源漏，因而双层CoSiy/TiSix可与锗硅源漏形成低的空穴肖特基势垒
Figure BDA0001850130090000061
，且接触界面相比常规的金属如Ni等与锗硅反应形成的界面更为光滑，利于降低PMOS源漏接触电阻率。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的制作方法中，在形成至少两个金半单元后，对包括金半单元的半导体预备体进行热处理，使得金属层和相邻的半导体层发生反应，形成金属半导体化合物，其中，第一金属层与相邻的两个半导体层发生反应，基本不会消耗源漏区的材料，使得源区和/或漏区与金属半导体氧化物层的接触界面更加光滑，降低了源接触电阻率和/或漏接触电阻率。另外，金属层具有不同的功函数，使得形成的金属半导体化合物层具有不同的功函数，不同的功函数的金属半导体化合物层与源漏区接触形成低空穴肖特基势垒高度，降低了源接触电阻率和/或漏接触电阻率。
2)、本申请的半导体器件由于采用上述的制作方法形成，其接触电阻率较低，接触电阻较小，半导体器件的性能较好。
3)、本申请的半导体器件中，包括多个金属半导体化合物层，且多个金属半导体化合物层的功函数不同，不同的功函数的金属半导体化合物层与源漏区接触形成低空穴肖特基势垒高度，使得源漏接触的电阻率较低，器件的电阻较低。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，所述制作方法包括：
提供具有源区和漏区的半导体预备体；
在所述源区和/或所述漏区的裸露表面上依次叠置设置至少两个金半单元，各所述金半单元沿远离所述半导体预备体的方向上依次包括半导体层和金属层，其中，各所述半导体层的材料独立地选自GeSi、Si或Ge，多个所述金半单元中，与所述半导体预备体距离最小的所述金半单元为第一金半单元，所述第一金半单元包括第一半导体层和第一金属层，所述第一金属层的金属的功函数小于其他的所述金属层的功函数；
对设置有多个所述金半单元的所述半导体预备体进行热处理，使得所述半导体层的至少部分材料和相邻的所述金属层的部分材料之间发生反应，形成至少三个金属半导体化合物层。
2.根据权利要求1所述的制作方法，其特征在于，所述第一金属层中的金属的功函数在2.0～4.3eV之间，其他的所述金属层的金属的功函数在4.3～5.65eV之间。
3.根据权利要求1所述的制作方法，其特征在于，所有的所述金半单元的总厚度在5～10nm之间。
4.根据权利要求1所述的制作方法，其特征在于，所述第一金属层的厚度在1～3nm之间，其他所述金属层的厚度在3～5nm之间。
5.根据权利要求3所述的制作方法，其特征在于，同一个所述金半单元中，所述半导体层的厚度与所述金属层的厚度的比值在0.9～1.1之间。
6.根据权利要求1所述的制作方法，其特征在于，所述金半单元有两个，所述源区与所述漏区的材料均包括P型掺杂的GeSi，各所述半导体层的材料包括Si，所述半导体预备体还包括衬底，所述源区和所述漏区位于所述衬底内，所述衬底的材料包括N型掺杂的GeSi。
7.一种半导体器件，其特征在于，所述半导体器件采用权利要求1至5中的任一项所述的制作方法形成。
8.一种半导体器件，其特征在于，所述半导体器件采用权利要求1至5中的任一项所述的制作方法制作而成，所述半导体器件包括：
具有源区和漏区的半导体预备体；
沿远离所述半导体预备体的方向上依次设置的多个金属半导体化合物层，各所述金属半导体化合物层设置在所述源区和/或所述漏区的表面上，多个所述金属半导体化合物层中，与所述半导体预备体距离最小的所述金属半导体化合物层为第一金属半导体化合物层，所述第一金属半导体化合物层中的金属的功函数小于其他的所述金属半导体化合物层中的金属的功函数，各所述金属半导体化合物层中半导体材料独立地选自GeSi、Si或Ge。
9.根据权利要求8所述的半导体器件，其特征在于，所述第一金属半导体化合物层中的金属的功函数在2.0～4.3eV之间，其他的所述金属半导体化合物层的金属的功函数在4.3～5.65eV之间。
10.根据权利要求8所述的半导体器件，其特征在于，所述金属半导体化合物层有三个，所有的所述金属半导体化合物层的总厚度在5～10nm之间。
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