CN101330055A - 半导体器件的制造方法以及半导体器件 - Google Patents

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Abstract

提供在CMIS构造的半导体器件中降低n型以及p型MISFET的界面电阻的半导体器件的制造方法以及半导体器件。该半导体器件的制造方法以及半导体器件的特征在于，在第一半导体区域上形成n型MISFET的栅极绝缘膜和栅电极，在第二半导体区域上形成p型MISFET的栅极绝缘膜和栅电极，对第一半导体区域离子注入As，形成n型扩散层，在第一半导体区域上淀积包含Ni的第一金属之后，通过第一热处理形成第一硅化物层，在第一硅化物层上以及第二半导体区域上淀积包含Ni的第二金属之后，通过第二热处理将第一硅化物层进行厚膜化，并且形成第二硅化物层，对第二硅化物层离子注入B或者Mg之后，施加第三热处理。

Description

半导体器件的制造方法以及半导体器件
技术领域
本发明涉及一种半导体器件的制造方法以及半导体器件，特别是涉及一种具有n型MISFET和p型MISFET的半导体器件的制造方法以及半导体器件。
背景技术
硅超集成电路(LSI)是支持将来的高度信息化社会的基础技术的一种。集成电路的高功能化需要作为其构成元件的MISFET(MetalInsulator Semiconductor Field Effect Transistor)的高性能化。元件的高性能化基本上根据比例缩小原则(scaling)进行，但是近年来由于各种物性界限，不仅是利用元件的超微小化得到的高性能化，而且元件本身的动作也处于困难的状况。
在这种物性界限之一中存在源/漏区的寄生电阻的问题。图50示出现有技术的典型的MISFET。如图50所示，在源电极和漏电极上形成有硅化物层510，在该硅化物层510与形成在硅化物层510周边上的高浓度杂质层508及延伸扩散层505之间形成肖特基接合。并且，如图50所示，源/漏电极的寄生电阻分解为硅化物层自身的电阻(Rs)、高浓度杂质层的电阻(Rd)这样的由体膜引起的电阻、以及上述接合的界面电阻(Rc)这三种。
其中，通常可知界面电阻(Rc)最大。另外，上述界面电阻不会根据比例缩小原则变小。因而，为了提高将来的MISFET的性能，降低上述界面电阻成为非常重要的课题。
并且，关于界面电阻(Rc)的低电阻化，可知重要的是硅化物层510和高浓度杂质层508在界面部分中的杂质的高浓度化。并且，理想的是在此时离界面在更窄的范围例如20nm以内，偏析更高浓度例如5×1019cm-3以上的活性化的杂质。
图51示出了在硅化物层和高浓度杂质层(Si层)之间形成的肖特基接合的能带图。电子对于与肖特基势垒高度(SBH：SchottkyBarrier Height)相当的能量的山产生隧道效应，从而在硅化物层-高浓度杂质层之间移动。该电子的隧道效应的产生容易度通常称为隧道概率，接合界面的隧道概率越高，界面电阻越低。
并且，已知隧道概率相对于肖特基势垒高度与隧道距离的积呈指数减少，有效地降低肖特基势垒高度以及隧道距离与界面电阻的降低相关联。
通过使硅化物层和高浓度杂质层的界面中的杂质浓度变高且偏析，如图52所示，产生使Si层的能带的弯曲变强的效果，隧道距离减小。并且，根据采用镜像效果计算的图52的能带图可知，肖特基势垒高度自身也降低。因而，肖特基势垒高度和隧道距离的积减少，实现了降低界面电阻(Rc)。
另一方面，关于硅化物层本身的电阻(Rs)，近年来使用电阻比以往的TiSi2(钛硅化物)膜、CoSi2(钴硅化物)膜低的NiSi(镍硅化物)膜。该NiSi膜从如下点出发有望视为材料：除了低电阻外还可在低温中形成；硅化物形成时的Si消耗量少，可形成浅的硅化物层；以及功函数在Si(硅)能带的中间禁带(mid-gap)附近，适合作为n型以及p型双方的MISFET的硅化物材料的同时应用。图53示出了将该NiSi膜应用于硅化物层的情况下的典型的工艺流程。
这样，有望将NiSi视为硅化物材料。由此，关于接合的界面电阻(Rc)的低电阻化，特别是NiSi层和Si层的界面的低电阻化成为重要的课题之一。
作为实现NiSi层和Si层的界面电阻(Rc)低电阻化的方法，公开了如下的技术即所谓的杂质偏析工艺：使硅化物形成前通过离子注入形成的杂质层在硅化物形成时偏析到硅化物层和Si层的界面，在该界面形成高浓度的杂质偏析层(例如，非专利文献1)。
在图54示出了由背面SIMS(Secondary Ion Mass Specroscopy)观察通过上述杂质偏析工艺而形成的NiSi层/Si层的界面而得到的结果。图54(a)是杂质为As(砷)的情况，图54(b)是杂质为B(硼)的情况。
如图54(a)所示，在是作为n型Si的代表性杂质的As(砷)的情况下，相对于界面在两侧分布有杂质。与此相对，如图54(b)所示，在是作为p型Si的代表性杂质的B(硼)的情况下，在硅化物化中B被取入到NiSi膜，因此其大多分布在NiSi膜中，Si膜侧的杂质浓度变得极低。
这样，杂质偏析工艺对于n型MISFET的高性能化而言有用，但是对于p型MISFET的高性能化而言未必有用。因而，为了实现具有n型MISFET和p型MISFET双方的CMIS(Complementary MetalInsulator Semiconductor)构造的半导体器件的高性能化，还不能说是足够的工艺。
[非专利文献1]：A.Kinoshita et al.，Extended Abstracts of SSDM，pp.172-173(2004)
发明内容
这样，为了提高CMIS构造的半导体器件的特性，盼望如下技术：实现n型MISFET的界面电阻(Rc)的低电阻化的同时，实现p型MISFET的界面电阻(Rc)的低电阻化。
发明人为了实现p型MISFET的界面电阻(Rc)的低电阻化，提出了在NiSi层形成后进行B的离子注入的、所谓的杂质后掺入工艺(T.Yamauchi et al.，IEDM Tech.Dig.，p.385(2006))。该杂质后掺入工艺对于p型MISFET的界面电阻(Rc)的低电阻化极其有效。
但是，在CMIS构造的半导体器件中，需要进行用于与n型MISFET的界面电阻(Rc)低电阻化并存的制造方法以及元件构造的最优化。
本发明是考虑上述事情而完成的，其目的在于，在CMIS构造的半导体器件中，提供降低n型MISFET和p型MISFET的界面电阻的半导体器件的制造方法以及半导体器件。
本发明的第一方式的半导体器件的制造方法，是在半导体衬底上具有n型MISFET和p型MISFET的半导体器件的制造方法，其特征在于，在上述半导体衬底的第一半导体区域上形成上述n型MISFET的栅极绝缘膜，在上述半导体衬底的第二半导体区域上形成上述p型MISFET的栅极绝缘膜，在上述n型MISFET的栅极绝缘膜上形成上述n型MISFET的栅电极，在上述p型MISFET的栅极绝缘膜上形成上述p型MISFET的栅电极，对上述第一半导体区域离子注入As，形成n型扩散层，在上述第一半导体区域上淀积包含Ni的第一金属之后，通过第一热处理将上述第一半导体区域进行硅化物化来形成第一硅化物层，在上述第一硅化物层上以及上述第二半导体区域上淀积包含Ni的第二金属之后，通过第二热处理将上述第一半导体区域进行硅化物化从而将上述第一硅化物层进行厚膜化，并且将上述第二半导体区域进行硅化物化来形成第二硅化物层，对上述第二硅化物层离子注入B或者Mg之后，施加第三热处理。
在此，在第一方式的半导体器件的制造方法中，理想的是上述第三热处理后的上述第一硅化物层的膜厚是上述第三热处理后的上述第二硅化物层的膜厚的两倍以上。
在此，在第一方式的半导体器件的制造方法中，理想的是上述第三热处理后的上述第一硅化物层的深度比即将淀积上述第一金属之前的上述n型扩散层的深度深。
在此，在第一方式的半导体器件的制造方法中，理想的是上述第一金属或者上述第二金属包含Pt。
在此，在第一方式的半导体器件的制造方法中，理想的是对上述第二硅化物层离子注入B以及Mg。
在此，在第一方式的半导体器件的制造方法中，理想的是上述第一热处理的温度比上述第二热处理的温度低。
在此，在第一方式的半导体器件的制造方法中，理想的是上述第三热处理的温度是350℃以上550℃以下。
在此，理想的是上述n型MISFET以及上述p型MISFET是Fin型MISFET。
本发明的第二方式的半导体器件的制造方法，是在半导体衬底上具有n型MISFET和p型MISFET的半导体器件的制造方法，其特征在于，在上述半导体衬底的第一半导体区域上形成上述n型MISFET的栅极绝缘膜，在上述半导体衬底的第二半导体区域上形成上述p型MISFET的栅极绝缘膜，在上述n型MISFET的栅极绝缘膜上形成上述n型MISFET的栅电极，在上述p型MISFET的栅极绝缘膜上形成上述p型MISFET的栅电极，对上述第一半导体区域离子注入As，形成n型扩散层，在上述第一半导体区域上淀积包含Ni的第一金属之后，对上述第一金属离子注入As，从而将上述第一半导体区域进行硅化物化来形成第一硅化物层，在上述第一硅化物层上以及上述第二半导体区域上淀积包含Ni的第二金属之后，通过第一热处理将上述第一半导体区域进行硅化物化从而将上述第一硅化物层进行厚膜化，并且将上述第二半导体区域进行硅化物化来形成第二硅化物层，对上述第二硅化物层离子注入B或者Mg之后，施加第二热处理。
在此，在第二方式的半导体器件的制造方法中，理想的是对上述第一金属离子注入As时的、As的剂量(dose)是2.4×1016atoms/cm2以上、3.0×1016atoms/cm2以下。
在此，在第二方式的半导体器件的制造方法中，理想的是上述第二热处理后的上述第一硅化物层的膜厚是上述第二热处理后的上述第二硅化物层的膜厚的两倍以上。
在此，在第二方式的半导体器件的制造方法中，理想的是上述第二热处理后的上述第一硅化物层的深度比即将淀积上述第一金属之前的上述n型扩散层的深度深。
在此，在第二方式的半导体器件的制造方法中，理想的是上述第一金属或者上述第二金属包含Pt。
在此，在第二方式的半导体器件的制造方法中，理想的是对上述第二硅化物层离子注入B以及Mg。
在此，在第二方式的半导体器件的制造方法中，理想的是上述第二热处理的温度是350℃以上550℃以下。
在此，在第二方式的半导体器件的制造方法中，理想的是上述n型MISFET以及上述p型MISFET是Fin型MISFET。
本发明的一个方式的半导体器件，是在半导体衬底上具有n型MISFET和p型MISFET的半导体器件，其特征在于，上述n型MISFET具有：上述半导体衬底上的第一沟道区域；形成在上述第一沟道区域上的第一栅极绝缘膜；形成在上述第一栅极绝缘膜上的第一栅电极；在上述第一沟道区域的两侧的由含有Ni的第一硅化物层形成的源电极和漏电极；以及在上述第一沟道区域和上述第一硅化物层之间形成的As偏析层，上述p型MISFET具有：上述半导体衬底上的第二沟道区域；形成在上述第二沟道区域上的第二栅极绝缘膜；形成在上述第二栅极绝缘膜上的第二栅电极；在上述第二沟道区域的两侧的由含有Ni的第二硅化物层形成的源电极和漏电极；以及在上述第二沟道区域和上述第二硅化物层之间形成的B偏析层或Mg偏析层，上述第一硅化物层的膜厚比上述第二硅化物层的膜厚还厚。
在此，在该半导体器件中，理想的是上述第一硅化物层的膜厚是上述第二硅化物层的膜厚的两倍以上。
在此，在该半导体器件中，理想的是上述n型MISFET以及上述p型MISFET是Fin型MISFET。
根据本发明，在CMIS构造的半导体器件中，能够提供一种降低n型MISFET和p型MISFET的界面电阻的半导体器件的制造方法以及半导体器件。
附图说明
图1是第一实施方式的半导体器件的截面图。
图2是表示杂质后掺入工艺的工艺流程的图。
图3是表示利用SIMS对通过杂质后掺入工艺而作成的NiSi层/Si层界面的杂质分布进行分析得到的结果的图。
图4是表示对在B原子的杂质后掺入工艺中作成的NiSi层/Si层界面的电压-电流特性进行测定得到的结果的第一实施方式的半导体器件的制造工序的图。
图5是表示对于As原子应用了杂质后掺入工艺的情况下的SIMS分析结果的图。
图6是表示在NiSi层/Si层界面构造中将Si原子置换为杂质原子的情况下对界面构造的能量根据杂质原子的置换位置如何变化进行计算得到的结果的图。
图7是在B原子的情况下的杂质后掺入工艺中B原子偏析到NiSi层/Si层界面的过程的说明图。
图8是关于As应用杂质偏析工艺、关于B应用杂质后掺入工艺的工艺流程。
图9是表示第一实施方式的半导体器件的制造工序的截面图。
图10是表示第一实施方式的半导体器件的制造工序的截面图。
图11是表示第一实施方式的半导体器件的制造工序的截面图。
图12是表示第一实施方式的半导体器件的制造工序的截面图。
图13是表示第一实施方式的半导体器件的制造工序的截面图。
图14是表示第一实施方式的半导体器件的制造工序的截面图。
图15是表示第一实施方式的半导体器件的制造工序的截面图。
图16是表示第一实施方式的半导体器件的制造工序的截面图。
图17是表示第一实施方式的半导体器件的变形例的截面图。
图18是在NiSi层/Si层界面构造中将Si原子置换为Mg原子的情况下对界面构造的能量根据Mg原子的置换位置如何变化进行计算得到的结果的图。
图19是表示对由Mg原子形成杂质偏析层的情况下的肖特基势垒高度进行计算得到的结果的图。
图20是表示第四实施方式的半导体器件的制造工序的截面图。
图21是表示第四实施方式的半导体器件的制造工序的截面图。
图22是表示第五实施方式的半导体器件的立体图。
图23是表示第五实施方式的半导体器件的制造工序的截面图。
图24是表示第五实施方式的半导体器件的制造工序的截面图。
图25是表示第五实施方式的半导体器件的制造工序的截面图。
图26是表示第五实施方式的半导体器件的制造工序的截面图。
图27是表示第五实施方式的半导体器件的制造工序的截面图。
图28是表示第五实施方式的半导体器件的制造工序的截面图。
图29是表示第五实施方式的半导体器件的制造工序的截面图。
图30是表示第五实施方式的半导体器件的制造工序的截面图。
图31是表示第五实施方式的半导体器件的制造工序的截面图。
图32是表示第五实施方式的半导体器件的制造工序的截面图。
图33是表示第五实施方式的半导体器件的制造工序的截面图。
图34是表示第五实施方式的半导体器件的制造工序的截面图。
图35是表示第五实施方式的半导体器件的制造工序的截面图。
图36是表示第五实施方式的半导体器件的制造工序的截面图。
图37是表示第五实施方式的半导体器件的制造工序的截面图。
图38是表示第五实施方式的半导体器件的制造工序的截面图。
图39是表示第五实施方式的半导体器件的制造工序的截面图。
图40是表示第五实施方式的半导体器件的制造工序的截面图。
图41是表示第五实施方式的半导体器件的制造工序的截面图。
图42是表示第五实施方式的半导体器件的制造工序的截面图。
图43是表示第五实施方式的半导体器件的制造工序的截面图。
图44是表示第五实施方式的半导体器件的制造工序的截面图。
图45是表示第五实施方式的半导体器件的制造工序的截面图。
图46是表示第五实施方式的半导体器件的制造工序的截面图。
图47是表示第五实施方式的半导体器件的制造工序的截面图。
图48是表示第五实施方式的半导体器件的制造工序的截面图。
图49是表示第五实施方式的半导体器件的制造工序的截面图。
图50是表示现有技术的典型的MISFET的图。
图51是在硅化物膜和高浓度杂质区域(Si层)之间形成的肖特基接合的能带图。
图52是表示由于Si层的杂质浓度的差别而造成的Si层的能带的弯曲差别的图。
图53是表示以往的NiSi层形成工艺的图。
图54是表示通过背面SIMS对NiSi层和高浓度杂质Si层的界面进行观察的结果的图。
附图标记说明
100：半导体衬底；102：元件分离区域；106：保护膜；108：第一金属；110：第二金属；200：n型MISFET；202：p型阱；204：第一沟道区域；206：第一栅极绝缘膜；208：第一栅电极；210：第一硅化物层；212：As偏析层；220：n型扩散层；250：第一半导体区域；300：p型MISFET；302：n型阱；304：第二沟道区域；306：第二栅极绝缘膜；308：第二栅电极；310：第二硅化物层；312：B偏析层；350：第二半导体区域。
具体实施方式
如上所述，本发明的发明人为了实现p型MISFET的界面电阻(Rc)的低电阻化，提出了在NiSi形成后进行B的离子注入的、所谓的杂质后掺入工艺。本发明在组合了该杂质后掺入工艺和对n型MISFET的界面电阻(Rc)的低电阻化有效的杂质偏析工艺的基础上进行最优化，并谋求具有CMIS构造的半导体器件的高性能化。
因此，首先简单说明作为本发明基础的杂质后掺入工艺。并且，接下来，包括理论解析结果来简单说明该杂质后掺入工艺和杂质偏析工艺的比较。
图2表示杂质后掺入工艺的工艺流程。在该工艺中，一旦形成了NiSi层之后，向NiSi层离子注入B等杂质。之后，通过进行退火，使注入到NiSi层的杂质扩散到NiSi层/Si层界面。
图3中示出利用SIMS对通过该杂质后掺入工艺而作成的NiSi层/Si层界面的杂质分布进行分析得到的结果。横轴表示离硅化物层表面的深度，纵轴表示B浓度。另外，为了确认界面位置，同时还示出了Ni的分布。
在本说明书中，如下那样定义基于SIMS分析的NiSi层/Si层界面位置。即，将Ni浓度从体(bulk)的NiSi层的浓度降低一个位数为止的区域设为界面分布，将其界面分布的深度范围的半值的位置设为NiSi层/Si层界面位置。图3也基于该定义示出了界面分布和界面位置。
从图3可知，B原子随着离子注入后的退火温度的上升，进一步向界面方向移动，积存到界面附近。并且，峰值的B浓度成为硅中的B的固溶度极限(5.0×1020atoms/cm3)左右。该峰值浓度是图54(b)所示的杂质偏析工艺的约一个位数增长。另外，可知与杂质偏析工艺相比较，进入Si层侧的B的浓度也增大。
接着，图4中同样地示出对在B原子的杂质后掺入工艺中作成的NiSi层/Si层界面的电压-电流特性进行测定得到的结果。准备了B离子注入后的退火为450℃的情况和550℃的情况下的样本。测定是在隧道电流占支配的温度区域进行的，因此，在50K对Si层侧施加正电压来进行测定，并对电流上升的电压(VF)进行监视，从而估计肖特基势垒高度(SBH)。NiSi层和Si层之间的SBH在550℃的退火中，与在Si层侧没有B的本征半导体的情况相比，降低约0.2eV。在杂质偏析工艺中，虽然未图示但可知SBH的降低量为约0.15eV。因而，B的杂质后掺入工艺相对杂质偏析工艺的优越性从电特性来看也是明显的。
这样，根据杂质偏析工艺，在将B用作杂质的情况下，能够使NiSi层/Si层界面附近的杂质浓度变高，其结果能够使SBH降低。因而，可以说该工艺对于用来实现p型MISFET的界面电阻(Rc)的低电阻化极其有效。
另一方面，为了与B原子比较，发明人在图5中示出了对于As原子应用了杂质后掺入工艺的情况下的SIMS分析结果。根据该结果与图54(a)的比较也可知，NiSi层/Si层界面中的As原子的峰值浓度不仅与利用杂质偏析工艺作成的情况相比变低，而且分布整体也进入NiSi层侧。因而，杂质后掺入工艺虽然对于p型MISFET有效，但是可知不能说对于n型MISFET一定有效。
接着，简单说明发明人对在杂质后掺入工艺和杂质偏析工艺中的NiSi层/Si层界面中的、杂质分布的差别进行理论解析得到的结果。作为计算方法，采用在超过局部密度泛函数近似时还考虑了旋转极化的SP-GGA(Spin-Polarized Generalized Gradient Approximation)方法。
首先，在NiSi层/Si层界面构造中，在将Si原子置换为杂质原子的情况下，对界面构造的能量根据杂质原子的置换位置如何变化进行了计算。在图6中示出计算结果。
在图6上侧的晶体构造图中，用一个B原子或As原子置换由圆包围的Si原子而对与各种情况对应的晶体构造的总能量进行标绘的是下侧的曲线图。可以说能量低的晶体构造更稳定。此外，能量的基准(0值)为杂质原子置换Si层体的Si原子的情况、即曲线图的右端的图的情况下的能量。
在曲线图中黑圆是由B原子置换的情况、黑三角是由As原子置换的情况。示出了如下情形：在任一杂质的情况下，在界面附近的Si原子被置换时能量变得最低，在界面附近存在能量上最稳定的位置(site)。
因而，认为使B原子或者As原子偏析到NiSi层/Si层界面在理论上是可行的。
参照图7说明在B原子的情况下的杂质后掺入工艺中B原子偏析到NiSi层/Si层界面的过程。离子注入到NiSi层的B原子首先进入NiSi的晶格间位置。如图7所示，在晶格间位置具有B原子的情况下，系统的能量与在置换位置具有B原子的情况相比变高1eV左右。
因此，一部分的B原子进入体的NiSi层的置换位置。但是，通过离子注入而导入到很多晶格间的B原子的多数，由于由退火引起的扩散而进入比体的NiSi层的置换位置稳定的界面附近的置换位置。这样，产生B原子向NiSi层/Si层界面的偏析。
可是在杂质偏析工艺的情况下，几乎看不到B原子向界面的偏析。这可以如下说明。在硅化物化前，导入到Si中的置换位置的B原子在硅化物的过程临时进入晶格间位置。此时，由于与在Si的晶格间位置存在B原子相比，进入NiSi层的晶格间位置的一方压倒性地稳定，因此B原子被吸收到NiSi层侧。并且，之后，比扩散返回到Si层侧还快，收容到稳定的体的NiSi层中的置换位置。另外，从图6可知，关于置换位置，在B原子的情况下，在体的NiSi层中比在体的Si层中还稳定，这也抑制了B原子向界面侧移动。
另一方面，As原子的情况也与B原子同样，能量上在界面最稳定。但是与B原子的情况不同，As原子的原子半径大于B原子，由退火等引起的扩散慢。因而，认为在杂质后掺入工艺中As原子相比于偏析到界面附近，更容易进入离子注入后的NiSi层的置换位置。
与此相对，与B原子的情况不同，从图6可知在As原子的情况下比起进入体的NiSi层的置换位置，进入Si层的体在能量上更稳定。因此，认为根据杂质偏析工艺能够进入NiSi层/Si层界面附近的置换位置，并偏析到界面附近。
如上所述，由发明人明确不管是实验方面还是理论方面，在将B原子设为杂质的p型MISFET的情况下杂质后掺入工艺在实现NiSi层/Si层界面的低电阻化的方面有效，在将As原子设为杂质的n型MISFET的情况下杂质偏析工艺在实现NiSi层/Si层界面的低电阻化的方面有效。
因此，在CMIS构造的半导体器件的制造中，认为最理想的是如图8所示，关于As是杂质偏析工艺、关于B是杂质后掺入工艺这样组合两个工艺。
可是在要将n型MISFET以及p型MISFET双方的界面电阻进行最优化的情况下，发明人发现了不能说图8的工艺是足够的。即，在由图8的工艺形成的半导体器件中，n型MISFET以及p型MISFET都具有同一膜厚的硅化物层。但是实际上，理想的是使n型MISFET的源极/漏极的硅化物层的膜厚比p型MISFET厚。
首先，在As的杂质偏析工艺中，利用进行硅化物形成时的所谓的铲雪效应(雪かき効果)收集先前离子注入的As原子，使As偏析到界面。因而，为了使更多的As偏析到界面，理想的是硅化物层较厚。
另一方面，在B的杂质后掺入工艺的情况下，当硅化物层变厚时，为了使注入到硅化物层/Si层的界面附近的B的浓度变高，需要增大B的离子注入的加速能量。这样一来，随着加速能量的增大，B的深度方向的分布也变宽。因此，通过离子注入，不是NiSi层而是导入到Si层侧的B原子增大。并且，由于由该B原子形成的扩散层，有可能使p型MISFET的短沟道效应劣化。因而，在B的杂质后掺入工艺的情况下，理想的是硅化物层较薄。
这样，在组合杂质偏析工艺和杂质后掺入工艺的情况下，关于硅化物层的厚度存在如下问题：在n型MISFET和p型MISFET中最佳的厚度不同。
在以下说明的本发明实施方式的半导体器件的制造方法中，为了在n型MISFET和p型MISFET中形成不同膜厚的硅化物层，最初对于n型MISFET形成规定膜厚的硅化物层。并且，之后同时进行n型MISFET的硅化物层的厚膜化和p型MISFET的硅化物层的形成。
根据现有技术，当想要在n型MISFET和p型MISFET中形成不同膜厚的硅化物层时，独立地形成各个硅化物层。即，例如首先形成n型MISFET的硅化物层。之后，在掩蔽了n型MISFET的状态下形成p型MISFET的硅化物层。
这样，当完全独立地形成硅化物层时，对先前形成的n型MISFET的硅化物层所花费的热处理时间额外地变长p型MISFET的硅化物层形成的热处理时间部分。因此，发生Ni的异常扩散的可能性变高。另外，增加掩蔽n型MISFET的工序，工序复杂化。
根据本发明实施方式的制造方法，同时进行n型MISFET的硅化物层的厚膜化和p型MISFET的硅化物层的形成，因此能够减少对n型MISFET的硅化物层所花费的热处理时间。另外，能够削减掩蔽n型MISFET的工序，因此能够简化工序。
(第一实施方式)
本发明的第一实施方式的半导体器件的制造方法，是在半导体衬底上具有n型MISFET和p型MISFET的半导体器件的制造方法。并且，在半导体衬底的第一半导体区域上形成n型MISFET的栅极绝缘膜，在半导体衬底的第二半导体区域上形成p型MISFET的栅极绝缘膜。并且，在n型MISFET的栅极绝缘膜上形成n型MISFET的栅电极，在p型MISFET的栅极绝缘膜上形成p型MISFET的栅电极。并且，对第一半导体区域离子注入As，形成n型扩散层，在第一半导体区域上淀积包含Ni的第一金属之后，通过第一热处理将第一半导体区域进行硅化物化来形成第一硅化物层。并且，在第一硅化物层上以及第二半导体区域上淀积包含Ni的第二金属之后，通过第二热处理将第一半导体区域进行硅化物化从而将第一硅化物层进行厚膜化，并且将第二半导体区域进行硅化物化来形成第二硅化物层。而且，对第二硅化物层离子注入B或者Mg之后，施加第三热处理。
图1是利用本实施方式的半导体器件的制造方法形成的、本实施方式的半导体器件的截面图。
该半导体器件例如在硅的半导体衬底100上具有n型MISFET200和p型MISFET300。该n型MISFET200形成在p阱202上，该p阱202形成在硅衬底100上。另外，该p型MISFET300形成在n阱302上，该n阱302形成在硅衬底100上。在形成n型MISFET200的区域和形成p型MISFET300的区域的边界处形成有元件分离区域102。该元件分离区域102例如是嵌入硅氧化膜的STI(Shallow Trench Isolation)。
并且，n型MISFET200具有：硅衬底100上的第一沟道区域204；形成在第一沟道区域204上的第一栅极绝缘膜206；形成在第一栅极绝缘膜206上的第一栅电极208；在第一沟道区域204的两侧的例如由NiSi构成的第一硅化物层210形成的源电极和漏电极；以及在第一沟道区域204和第一硅化物层210之间形成的As偏析层212。
该As偏析层212例如具有8×1019～5×1020atoms/cm3的浓度。
另外，在n型MISFET200的栅电极208上例如形成有由NiSi构成的第一栅极硅化物层214。另外，在栅电极208的两侧面上例如形成有由硅氮化膜构成的侧壁绝缘膜216。
并且，p型MISFET300具有：硅衬底100上的第二沟道区域304；形成在第二沟道区域304上的第二栅极绝缘膜306；形成在第一栅极绝缘膜306上的第二栅电极308；在第二沟道区域304的两侧的例如由NiSi构成的第一硅化物层210形成的源电极和漏电极；以及在第二沟道区域304和第二硅化物层310之间形成的B偏析层312。
该B偏析层例如具有8×1019～5×1020atoms/cm3的浓度。
另外，在p型MISFET300的栅电极308上例如形成有由NiSi构成的第二栅极硅化物层314。另外，在栅电极308的两侧面上例如形成有由硅氮化膜构成的侧壁绝缘膜316。
在该半导体器件中，n型MISFET的第一硅化物层210的膜厚比p型MISFET的第二硅化物层310的膜厚更厚。
接着，参照图9～图17来说明本实施方式的半导体器件的制造方法。
首先，如图9所示，例如在将B(硼)掺杂了1015atoms/cm3左右的面方位(100)面的p型的Si衬底100上，形成由硅氧化膜构成的元件分离区域(STI)102。该元件分离区域102形成在以后形成n型MISFET的第一半导体区域250和形成p型MISFET的第二半导体区域350的边界部上。之后，通过杂质的离子注入形成n型阱202和p型阱302。
接着，如图10所示，在第一半导体区域250上，例如将由硅氧化膜形成的第一栅极绝缘膜206作为EOT形成1nm左右。同样地，在第二半导体区域350上，例如将由硅氧化膜形成的第二栅极绝缘膜306作为EOT形成1nm左右。这些第一栅极绝缘膜206和第二栅极绝缘膜306也可以同时形成。
并且，通过减压化学气相淀积(以下也称作LP-CVD)法在第一栅极绝缘膜206上淀积100～150nm左右的成为第一栅电极208的多晶硅膜。并且，利用光刻技术和反应离子蚀刻(以下也称作RIE)等的蚀刻技术来进行图案形成，以使第一栅极绝缘膜206和第一栅电极208的栅极长度为30nm左右。
并且，同样地通过减压化学气相淀积(以下也称作LP-CVD)法在第二栅极绝缘膜306上淀积100～150nm左右的成为第二栅电极308的多晶硅膜。并且，利用光刻技术和反应离子蚀刻(以下也称作RIE)等的蚀刻技术来进行图案形成，以使第二栅极绝缘膜306和第二栅电极308的栅极长度为30nm左右。
此外，多晶硅膜的淀积、第一栅极绝缘膜206和第一栅电极208、以及第二栅极绝缘膜306和第二栅电极308的图案形成也可以在n型MISFET和p型MISFET中同时进行。
如果有必要，在此进行1～2nm的后氧化(post oxidization)。
接着，如图11所示，利用LP-CVD法例如淀积了约8nm左右的硅氮化膜之后，利用RIE法进行回蚀刻(etch back)，从而使硅氮化膜仅残留到第一栅电极208、第二栅电极308的侧面部。由此，形成侧壁绝缘膜216、316。
接着，通过光刻利用抗蚀剂膜将第二半导体区域350上进行掩蔽，将栅电极208和侧壁绝缘膜216设为掩模，通过离子注入将As(砷)导入到第一半导体区域250。由此，例如形成1×1021atoms/cm3左右的n型扩散层220。
接着，如图12所示，通过基于LPCVD法的淀积、以及基于光刻和RIE的构图，例如将由硅氧化膜构成的保护膜106仅形成在第二半导体区域350上。并且，例如通过溅射法，作为第一金属将厚度为10nm左右的Ni膜108形成在第一半导体区域250上。即，使Ni膜108与n型MISFET的源区和漏区相接地进行淀积。
并且，之后如图13所示，作为第一热处理，例如通过RTA进行350℃、30秒左右的退火，将第一半导体区域250进行硅化物化，从而形成由厚度为20nm左右的NiSi构成的第一硅化物层210。此时，在栅电极208上也形成第一栅极硅化物层214。之后，利用药液剥离未反应的剩余的Ni膜108。该第一硅化物层210成为n型MISFET的源/漏电极。
当形成第一硅化物层210时，将n型扩散层220进行硅化物化，从而使As偏析层212形成在第一硅化物层210的界面即NiSi层/Si层界面上。
接着，如图14所示，例如利用溅射法将厚度为8nm左右的Ni膜110作为第二金属而淀积到第一半导体区域250上以及第二半导体区域350上。
之后，如图15所示，作为第二热处理，例如利用RTA进行500℃、30秒左右的退火。并且，将先前形成的第一硅化物层210之下的第一半导体区域250进行硅化物化，从而将第一硅化物层210进行厚膜化。此时，第一硅化物层210的厚度成为36nm左右。
此外，当通过第一热处理、第二热处理或者后述的第三热处理而将第一半导体区域250进行硅化物化时，理想的是将第一半导体区域250硅化物化到比硅化物化前的n型扩散层220的深度还深的区域。即，理想的是最终形成的第一硅化物层210的深度比即将淀积作为第一金属的Ni膜108之前的n型扩散层的深度还深。这是因为由此能够使n型扩散层220中的更多的As以更急剧的浓度分布偏析到第一硅化物层210的界面，能够实现肖特基势垒的进一步降低。
另外，同时将第二半导体区域350进行硅化物化，从而形成由厚度为16nm左右的NiSi构成的第二硅化物层310。该第二硅化物层210成为p型MISFET的源/漏电极。此时，在栅电极308上也形成第二栅极硅化物层314。之后，利用药液剥离未反应的剩余的Ni膜110。
在此，理想的是第一热处理的温度比第二热处理的温度低。镍的硅化物中存在很多相。以最低的退火温度形成的是二镍硅化物(Ni2Si)，随着退火温度的上升，按照镍单硅化物(NiSi)、镍二硅化物(NiSi2)的顺序形成。
如上所述，在应用于LSI的情况下，其中理想的是镍单硅化物(NiSi)。因此，在第二热处理中要求足够形成镍单硅化物(NiSi)的退火温度。可是在第一热处理中，也可以作为第一硅化物层而不形成镍单硅化物(NiSi)。即，提供可得到之后的剩余Ni剥离时的选择性的进行二镍硅化物(Ni2Si)化的退火温度就足够了。并且，能够通过之后的第二热处理以及第三热处理，作为第一硅化物层而进行镍单硅化物(NiSi)化。
通过将第一热处理的温度设为低于第二热处理的温度，可以抑制如下情形：第一硅化物层经过过剩的热工艺，第一硅化物层中的Ni进行异常扩散，结漏电流增大。
接着，如图15所示由抗蚀剂膜(未图示)覆盖第一半导体区域250上之后，在第二半导体区域350上离子注入B原子。该B原子被导入到第二硅化物310中。
之后，如图16所示，作为第三热处理，例如通过RTA进行500℃、10秒左右的退火。通过该退火，将B原子偏析到第二硅化物310的界面、即NiSi层/Si层界面，从而形成B偏析层312。
理想的是该第三热处理的温度是350℃以上550℃以下。因为如果低于该范围，B偏析层的浓度有可能不会足够高。另外，因为如果超过该范围，第一和第二硅化物层的Ni异常扩散到Si层中，从而有可能使结漏电流增大。
此外，理想的是将离子注入的条件设定成刚刚离子注入后的B原子的浓度峰值进入第二硅化物层310中。因为由此能够有效地偏析B原子，进一步提高B偏析层312的杂质浓度。
这样，形成成为n型MISFET的源/漏电极的第一硅化物层210以及成为p型MISFET的源/漏电极的第二硅化物层310。并且，第一硅化物层210形成得比第二硅化物层310厚。
另外，关于这些硅化物层的膜厚，理想的是第三热处理后的第一硅化物层的膜厚为第三热处理后的第二硅化物层的膜厚的两倍以上。因为通过设为两倍以上，能够使n型MISFET和p型MISFET的界面电阻相同。以下，理论地说明这个理由。
在图6所示的界面构造的全能量中，当将As原子的情况下的最大值和最小值的差设为ΔEAs时，
Figure A20081012533400241
在杂质偏析工艺中，认为根据该能量差而引起向Si层的移动。
另一方面，在B原子的情况下，当从NiSi层进入Si层时，从图6可知应该超出的能量势垒是0.7eV。但是NiSi层中的B原子的扩散势垒是比其大的1.35eV。因而，实际上对B原子的从NiSi层向Si层的移动进行限制的能量势垒的高度是
Figure A20081012533400242
因而，例如在退火温度500℃(＝773K)中，进入Si层侧的概率是
Figure A20081012533400243
考虑B原子是As原子的约两倍。
因而，如果将n型MISFET的源/漏电极的NiSi层的厚度设为p型MISFET的NiSi层的厚度的两倍，在杂质量以及工艺温度相同的情况下，能够使偏析到Si层侧的杂质的浓度为相同程度。因而，肖特基势垒高度也成为相同程度，也能够使界面电阻同样地一致。
而且，通常n型MISFET的载流子即电子的移动度与p型MISFET的载流子即空穴的移动度相比更高，为两倍以上。因此，在n型MISFET中，在晶体管的性能提高方面，比起p型MISFET，需要使源/漏电极的界面电阻、源/漏电极的体的电阻自身进一步降低。
因而，在n型MISFET中，理想的是具有使界面电阻与p型MISFET同等或更大的两倍以上的NiSi层膜厚。
并且，从将体的NiSi层的电阻按照与沟道的移动度成反比例的沟道电阻而设为1/2以下的观点出发，理想的是n型MISFET的NiSi层具有p型MISFET的NiSi层的两倍以上的膜厚。
根据本实施方式的半导体器件的制造方法，能够改变n型MISFET和p型MISFET的、各自的成为源/漏电极的硅化物层的厚度。由此，能够将形成在各自的源/漏电极的界面上的杂质偏析层的浓度分布单独地进行最优化。因而，能够将n型MISFET和p型MISFET各自的源/漏电极的界面电阻进行最优化，并能够实现CMIS构造的半导体器件的高性能化。
根据本实施方式的制造方法，所制造的图1的半导体器件如上所述，n型MISFET在源极/漏极部分具有As偏析层，p型MISFET在源极/漏极部分具有B偏析层。而且，第一硅化物层的膜厚比上述第二硅化物层的膜厚还厚。
通过具有这种结构，能够实现界面电阻的低电阻化。而且，电子和空穴的移动度不同，因此能够实现与p型MISFET相比对于n型MISFET更加严格要求的寄生电阻的降低。
此时，通过使n型MISFET的第一硅化物层的膜厚为p型MISFET的第二硅化物层的膜厚的两倍以上，能够使沟道电阻的比与体的NiSi层的电阻的比接近，进一步提高半导体器件的特性。
(第一实施方式的变形例)
在本发明的第一实施方式的变形例的半导体器件以及半导体器件的制造方法中，除了n型MISFET以及p型MISFET的各自具有延伸扩散层以外与第一实施方式的半导体器件以及半导体器件的制造方法相同，因此省略记述。
图17是本变形例的半导体器件的截面图。如图所示，n型MISFET200例如具有杂质浓度为1×1020atoms/cm3左右的As的延伸扩散层230。另外，p型MISFET300例如具有杂质浓度为1×1020atoms/cm3左右的B的延伸扩散层230。
本变形例的半导体器件例如在第一实施方式的半导体器件的制造方法中，在形成图10所示的栅电极208、308后，可通过对形成n型MISFET的第一半导体区域250进行As的离子注入、对形成p型MISFET的第二半导体区域250进行B的离子注入来进行制造。
根据本实施方式的半导体器件以及半导体器件的制造方法，通过附加延伸扩散层，除了第一实施方式的效果外，还能够得到如下效果：MISFET的特性最优化、具体地说短沟道效应和工作电流的最优化等变得容易。
(第二实施方式)
本发明的第二实施方式的半导体器件的制造方法在对第二硅化物层离子注入B和Mg之后施加第三热处理以外，和第一实施方式相同，因此省略记述。
根据本实施方式，与第一实施方式相比，能够进一步降低p型MISFET的界面电阻。
首先，在NiSi层/Si层界面构造中，在将Si原子置换为Mg原子的情况下，对界面构造的能量根据Mg原子的置换位置如何变化进行了计算。图6示出了计算结果。
在图18上侧的晶体构造图中，以一个Mg原子置换由圆包围的Si原子，对与各个情况对应的晶体构造的总能量进行标绘得到的是下侧的曲线图。可以说能量低的晶体构造更稳定。此外，能量的基准(0值)为Mg原子置换Si层体的Si原子的情况、即曲线图右端的图的情况下的能量。
从图18可知，与B原子的情况同样，由Mg原子置换了界面附近的Si原子时能量变得最低，在界面附近存在能量上Mg最稳定的位置。
因而，在NiSi层/Si层界面，认为与B原子的情况同样，使Mg原子偏析在理论上是可行的。
图19是对由Mg原子形成了杂质偏析层的情况下的肖特基势垒高度进行计算得到的结果。横轴是电子的能量，纵轴是局域态密度(Local Density of States；LDOS)。为了进行比较，还示出了由B原子形成杂质偏析层的情况、没有杂质偏析层的情况。
从图19可知，在用Mg原子设为杂质偏析层的情况下，界面中的电偶极子(dipole)的影响比B原子的情况更强，肖特基势垒高度降低。
因而，像本实施方式那样在B原子上加上Mg原子而形成杂质偏析层，这在降低p型MISFET的NiSi层/Si层界面的肖特基势垒高度、降低界面电阻方面极其有效。
此外，在本实施方式中，Mg原子不是单独而是与B原子一起形成杂质偏析层，这是因为Mg原子相对于Si的固溶度极限与B原子相比较低，因此在由Mg原子单独地形成了杂质偏析层的情况下，由于杂质浓度不够而有可能使肖特基势垒无法充分降低。然而，并不是本发明排除由Mg原子单独地形成杂质偏析层的情形。
另外，在第一实施方式的半导体器件的制造方法中，在图15所示的工序中对第二半导体区域350离子注入B原子时一起离子注入Mg原子，从而可制造本实施方式的半导体器件。
(第三实施方式)
在本发明的第三实施方式的半导体器件的制造方法中，除了第一金属以及第二金属不是Ni单体，含有Pt的情形以外与第一实施方式相同，因此省略记述。
在本实施方式中，在第一实施方式的图12中淀积第一金属108时，淀积含有Pt的Ni。另外，在第一实施方式的图14中淀积第二金属110时，淀积含有Pt的Ni。
在杂质后掺入工艺的情况下，只有离子注入后使杂质偏析的退火部分，与通常的硅化物工艺相比退火时间变长。因而，容易引起NiSi层中的剩余Ni原子向沟道部的异常扩散。当产生这样的Ni的异常扩散时，产生结漏电流增大、例如LSI的待机电流增大这样的问题。
在此，当使向Ni添加了Pt后的膜与Si反应而形成硅化物时，Ni的异常扩散被抑制。因而，根据本实施方式的半导体器件的制造方法，除了第一实施方式的效果，还能够得到如下效果：能够制造源极/漏极的结漏电流被抑制的半导体器件。
此外，理想的是Ni膜中含有的Pt量的原子浓度为5％以上10％以下。因为如果低于该范围，Ni的异常扩散效果开始降低。另外，因为如果超过该范围，担心由于昂贵的Pt的使用导致的制造成本的增大。
(第四实施方式)
本发明的第四实施方式的半导体器件的制造方法除了代替形成第一硅化物层的退火处理即第一热处理而进行As的离子注入以外，与第一实施方式相同，因此省略记述。
发明人发现能够通过对溅射到硅上的Ni膜离子注入As而形成镍硅化物。本实施方式的制造方法应用了该知识。
一边参照图20和图21一边具体地说明本实施方式的半导体器件的制造方法。
首先，如图11所示，利用光刻将第二半导体区域350上利用抗蚀剂进行掩蔽，将栅电极208和侧壁绝缘膜216设为掩模，通过离子注入而将As(砷)导入第一半导体区域250，到此为止与第一实施方式相同。
接着，如图20所示，例如通过溅射法在第一半导体区域250上形成厚度为10nm左右的Ni膜108。即，以使Ni膜108与n型MISFET的源区以及漏区相接的方式进行淀积。并且，用抗蚀剂膜掩蔽第二半导体区域350，在第一半导体区域250上离子注入As。
并且，如图21所示，以通过该As的离子注入而发生的热将第一半导体区域250进行硅化物化，形成由厚度为20nm左右的NiSi构成的第一硅化物层210。此时，在栅电极208上也形成第一栅极硅化物层214。之后，利用药液剥离未反应的剩余的Ni膜108。
之后的工序与第一实施方式相同。
根据本实施方式，与第一实施方式相比不需要如图12所示的第一硅化物层形成时保护第二半导体区域的保护膜106的形成工序。因而，除了第一实施方式的效果之外，还能够以简便的工艺制造高性能的CMIS构造的半导体器件。
下面简单说明利用本实施方式中使用的Ni膜的离子注入的硅化物化工艺。
为了计算将As原子离子注入到Si晶体内部时放出的能量，使用Si64的单位晶格，计算了当As原子进入晶格间位置时，以及当As原子进入Si置换位置时的生成能量。利用以下的式子来定义生成能量。
首先，如下表示As原子进入Si层的Si置换位置的情况下的生成能量Ef Si。
Ef Si＝-E(包含一个As原子的Si63个单元构造)
-E(体中的一个Si原子)
+E(Si64个单元构造)
+E(真空中的一个As原子)
接着，如下表示As原子进入Si层的晶格间位置的情况下的生成能量Ef int。
Ef int＝-E(在晶格间包含一个As原子的Si64个单元构造)
+E(Si64个单元构造)
+E(真空中的一个As原子)
但是，在As原子进入到Si置换位置中的情况下，设为从晶格点出来的Si原子再次返回体的Si层而执行了计算。
其结果，得到如下结果。
Ef Si＝2.33eV
Ef int＝-0.61eV
在此，生成能量为负，As原子基本上不能进入晶格间，而进入Si置换位置。因而，放出2.33eV的能量。即，产生热。
例如，以20KeV射入1016atoms/cm2的剂量的As时的表面浓度是1021atoms/cm3。关于每1cm3的Si晶体的热容量，使用1.02×1019eV/K·cm3，求出由离子注入引起的上升温度。这样一来，
(2.33eV ×1021)/(1.02×1019)＝228K。
在此，将生成NiSi层的温度范围设为350℃～500℃。这样一来，关于为了实现该温度而所需的As的剂量，由于上升温度与剂量成比例，因此成为2.4×1016atoms/cm2～3.0×1016atoms/cm2。
因此，在本实施方式的半导体器件的制造方法中，理想的是As离子注入的剂量是2.4×1016atoms/cm2以上3.0×1016atoms/cm2以下。
(第五实施方式)
本发明的第五实施方式的半导体器件以及半导体器件的制造方法除了构成半导体器件的n型MISFET和p型MISFET是Fin型MISFET以外，与第一实施方式相同，因此省略记述。
图22是本实施方式的半导体器件的立体图。
如图1所示，本实施方式的半导体器件例如在硅的半导体衬底100上具有Fin型的n型MISFET200和Fin型的p型MISFET300。
并且，n型MISFET200在第一沟道区域204的两侧具有：例如在由NiSi构成的第一硅化物层210形成的源电极和漏电极、以及形成在第一沟道区域204和第一硅化物层210之间的As偏析层212。
并且，该沟道区域204具有与半导体衬底100垂直的Fin形状，具有相对的两个主面。并且，在该两个主面上分别形成有例如由硅氧化膜构成的第一栅极绝缘膜。在该第一栅极绝缘膜上形成有第一栅电极208。这样，本实施方式的n型MISFET是具有所谓的双栅构造的Fin型MISFET。
并且，p型MISFET300在第二沟道区域204的两侧具有：例如在由NiSi构成的第二硅化物层310形成的源电极和漏电极、以及形成在第二沟道区域304和第二硅化物层310之间的B偏析层312。
并且，该沟道区域304具有与半导体衬底100垂直的Fin形状，具有相对的两个主面。并且，在该两个主面上分别形成有例如由硅氧化膜构成的第二栅极绝缘膜。在该第二栅极绝缘膜上形成有第二栅电极308。这样，本实施方式的p型MISFET是具有所谓的双栅构造的Fin型MISFET。
接着，参照图23～图49说明本实施方式的半导体器件的制造方法。
首先，如图23的平面图、图23的A-A’方向的截面图即图24(a)、图23的B-B’方向的截面图即图24(b)、图23的C-C’方向的截面图即图24所示，在半导体硅衬底100上淀积成为50～100nm左右的硅氮化膜等掩模材料的绝缘膜410。之后，利用光刻技术和反应离子蚀刻(以下也称作RIE)等蚀刻技术，对绝缘膜210和硅衬底100进行蚀刻，形成成为元件区域401和元件分离区域的沟。
接着，如图26的平面图、图26的A-A’方向的截面图即图27(a)、图26的B-B’方向的截面图即图27(b)、图26的C-C’方向的截面图即图28所示，在成为元件分离区域的沟上淀积硅氧化膜等绝缘膜415，该绝缘膜415通过化学机械研磨法(以下也称作CMP)等平坦化到绝缘膜410的上表面，形成元件分离区域。之后，绝缘膜415的一部分被除去，形成沟405，使得元件区域401的侧面露出。
接着，如图29的平面图、图29的A-A’方向的截面图即图30(a)、图29的B-B’方向的截面图即图30(b)、图29的C-C’方向的截面图即图31所示，在第一半导体区域250的元件区域401的侧面部形成第一栅极绝缘膜206。另外，在第二半导体区域350的元件区域401的侧面部形成第二栅极绝缘膜306。
作为这些栅极绝缘膜206、306，例如既可以是利用热氧化法得到的硅氧化膜，也可以是利用CVD(Chemical Vapor Deposition)法、ALD(Atomic Layer Deposition)法得到的高电介质膜。
接着，在第一栅极绝缘膜206和第二栅极绝缘膜306上淀积成为第一栅电极208和第二栅电极308的导电材料，嵌入沟405。之后，通过CMP，直到绝缘膜410的上表面露出为止被嵌入的导电材料和栅极绝缘膜被平坦化。在此，成为栅电极208、308的导电材料例如由(掺杂的)多晶硅、硅化物、金属等材料构成。
接着，如图32的平面图、图32的A-A’方向的截面图即图33(a)、图32的B-B’方向的截面图即图33(b)、图32的C-C’方向的截面图即图34所示，淀积成为栅极布线420的导电材料。并且，通过光刻和RIE，以物理且电气连接隔着元件区域401而分开的栅电极的方式形成栅极布线420。在此，栅极布线420例如由(掺杂的)多晶硅、硅化物、金属等材料构成。
之后，例如由硅氮化膜构成的侧壁绝缘膜430形成在栅极布线420的两侧。
接着，利用光刻将第二半导体区域350之上利用抗蚀剂进行掩蔽，将栅极布线420以及侧壁绝缘膜430设为掩模，通过离子注入将As(砷)导入到第一半导体区域250。由此，例如形成1×1021atoms/cm3左右的n型扩散层220。
接着，如图35的平面图、图35的A-A’方向的截面图即图36(a)、图35的B-B’方向的截面图即图36(b)、图35的C-C’方向的截面图即图37所示，例如通过利用LPCVD法进行的淀积、以及利用光刻和RIE进行的构图，只在第二半导体区域350上形成由硅氧化膜构成的保护膜106。并且，例如通过溅射法在第一半导体区域250上形成厚度为10nm左右的Ni膜108。即，淀积为使Ni膜108与n型MISFET的源区以及漏区相接。
接着，如图38的平面图、图38的A-A’方向的截面图即图39(a)、图38的B-B’方向的截面图即图39(b)、图38的C-C’方向的截面图即图40所示，作为第一热处理，例如利用RTA进行350℃、30秒左右的退火，将第一半导体区域250进行硅化物化，从而形成由厚度为20nm左右的NiSi构成的第一硅化物层210。此时，在第一半导体区域250的栅极布线420上也形成第一栅极硅化物层214。之后，利用药液剥离未反应的剩余的Ni膜108。
当形成第一硅化物层210时，通过使n型扩散层220硅化物化，从而在第一硅化物层210的界面、即NiSi层/Si层界面上形成As偏析层212。
接着，如图41的平面图、图41的A-A’方向的截面图即图42(a)、图41的B-B’方向的截面图即图42(b)、图41的C-C’方向的截面图即图43所示，例如，通过溅射法，将厚度为8nm左右的Ni膜110淀积到第一半导体区域250上以及第二半导体区域350上。
接着，如图44的平面图、图44的A-A’方向的截面图即图45(a)、图44的B-B’方向的截面图即图45(b)、图44的C-C’方向的截面图即图46所示，作为第二热处理，例如通过RTA进行500℃、30秒左右的退火。并且，将先前形成的第一硅化物层210之下的第一半导体区域250进行硅化物化，从而将第一硅化物层210进行厚膜化。此时，第一硅化物层210的厚度成为36nm左右。
另外，同时将第二半导体区域350进行硅化物化，形成由厚度为16nm左右的NiSi构成的第二硅化物层310。此时，在第二半导体区域350上的栅极布线420上也形成第二栅极硅化物层314。之后，利用药液剥离未反应的剩余的Ni膜110。
接着，用抗蚀剂膜(未图示)覆盖第一半导体区域250上之后，在第二半导体区域350上离子注入B原子。该B原子被导入到第二硅化物层310中。
接着，如图47的平面图、图47的A-A’方向的截面图即图48(a)、图47的B-B’方向的截面图即图48(b)、图47的C-C’方向的截面图即图49所示，作为第三热处理，例如通过RTA进行500℃、10秒左右的退火。通过该退火，使B原子偏析到第二硅化物310的界面、即NiSi层/Si层界面，从而形成B偏析层312。
由此，制造图22所示的本实施方式的半导体器件。如上所述，形成成为n型MISFET的源/漏电极的第一硅化物层210、以及成为p型MISFET的源/漏电极的第二硅化物层310。并且，第一硅化物层210与第二硅化物层310相比更厚，这与第一实施方式的半导体器件相同。
关于Fin型MISFET，栅极的支配力非常强，因此具有如下特征：能够抑制由漏极电场引起的在源极端的势垒降低(Drain InducedBarrier Lowering)，对于短沟道效应方面很强。
因而，根据本实施方式的半导体器件以及制造方法，除了第一实施方式的效果之外，还能得到抑制短沟道效应的效果。
以上一边参照具体例一边说明了本发明的实施方式。上述实施方式始终进行了举例，并不限定本发明。另外，在实施方式的说明中，在半导体器件、半导体器件的制造方法等中，对于本发明的说明中没有直接必要的部分等省略了记载，但是可以适当选择使用必要的半导体器件、半导体器件的制造方法等所涉及的要素。
例如，在实施方式中，记述了半导体衬底的材料为Si(硅)的情况，但是也可以将本发明应用于利用其它半导体材料的半导体衬底、例如以SixGe1-x(0≤x＜1)为材料的半导体衬底。
除此之外，具备本发明的要素，并可由本领域技术人员适当进行设计变更的所有的半导体器件、半导体器件的制造方法包含在本发明的范围内。本发明的范围是根据权利要求书及其均等物的范围定义的。

Claims (19)

1.一种半导体器件的制造方法，是在半导体衬底上具有n型MISFET和p型MISFET的半导体器件的制造方法，其特征在于，
在上述半导体衬底的第一半导体区域上形成上述n型MISFET的栅极绝缘膜，
在上述半导体衬底的第二半导体区域上形成上述p型MISFET的栅极绝缘膜，
在上述n型MISFET的栅极绝缘膜上形成上述n型MISFET的栅电极，
在上述p型MISFET的栅极绝缘膜上形成上述p型MISFET的栅电极，
对上述第一半导体区域离子注入As，形成n型扩散层，
在上述第一半导体区域上淀积包含Ni的第一金属之后，通过第一热处理将上述第一半导体区域进行硅化物化来形成第一硅化物层，
在上述第一硅化物层上以及上述第二半导体区域上淀积包含Ni的第二金属之后，通过第二热处理将上述第一半导体区域进行硅化物化从而将上述第一硅化物层进行厚膜化，并且将上述第二半导体区域进行硅化物化来形成第二硅化物层，
对上述第二硅化物层离子注入B或者Mg之后，施加第三热处理。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述第三热处理后的上述第一硅化物层的膜厚是上述第三热处理后的上述第二硅化物层的膜厚的两倍以上。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述第三热处理后的上述第一硅化物层的深度比即将淀积上述第一金属之前的上述n型扩散层的深度深。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述第一金属或者上述第二金属包含Pt。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，
对上述第二硅化物层离子注入B以及Mg。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述第一热处理的温度比上述第二热处理的温度低。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述第三热处理的温度是350℃以上550℃以下。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述n型MISFET以及上述p型MISFET是Fin型MISFET。
9.一种半导体器件的制造方法，是在半导体衬底上具有n型MISFET和p型MISFET的半导体器件的制造方法，其特征在于，
在上述半导体衬底的第一半导体区域上形成上述n型MISFET的栅极绝缘膜，
在上述半导体衬底的第二半导体区域上形成上述p型MISFET的栅极绝缘膜，
在上述n型MISFET的栅极绝缘膜上形成上述n型MISFET的栅电极，
在上述p型MISFET的栅极绝缘膜上形成上述p型MISFET的栅电极，
对上述第一半导体区域离子注入As，形成n型扩散层，
在上述第一半导体区域上淀积包含Ni的第一金属之后，对上述第一金属离子注入As，从而将上述第一半导体区域进行硅化物化来形成第一硅化物层，
在上述第一硅化物层上以及上述第二半导体区域上淀积包含Ni的第二金属之后，通过第一热处理将上述第一半导体区域进行硅化物化从而将上述第一硅化物层进行厚膜化，并且将上述第二半导体区域进行硅化物化来形成第二硅化物层，
对上述第二硅化物层离子注入B或者Mg之后，施加第二热处理。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，
对上述第一金属离子注入As时的、As的剂量是2.4×1016atoms/cm2以上、3.0×1016atoms/cm2以下。
11.根据权利要求9所述的半导体器件的制造方法，其特征在于，
上述第二热处理后的上述第一硅化物层的膜厚是上述第二热处理后的上述第二硅化物层的膜厚的两倍以上。
12.根据权利要求9所述的半导体器件的制造方法，其特征在于，
上述第二热处理后的上述第一硅化物层的深度比即将淀积上述第一金属之前的上述n型扩散层的深度深。
13.根据权利要求9所述的半导体器件的制造方法，其特征在于，
上述第一金属或者上述第二金属包含Pt。
14.根据权利要求9所述的半导体器件的制造方法，其特征在于，
对上述第二硅化物层离子注入B以及Mg。
15.根据权利要求9所述的半导体器件的制造方法，其特征在于，
上述第二热处理的温度是350℃以上550℃以下。
16.根据权利要求9所述的半导体器件的制造方法，其特征在于，
上述n型MISFET以及上述p型MISFET是Fin型MISFET。
17.一种半导体器件，在半导体衬底上具有n型MISFET和p型MISFET，其特征在于，
上述n型MISFET具有：
上述半导体衬底上的第一沟道区域；
形成在上述第一沟道区域上的第一栅极绝缘膜；
形成在上述第一栅极绝缘膜上的第一栅电极；
在上述第一沟道区域的两侧的由含有Ni的第一硅化物层形成的源电极和漏电极；以及
在上述第一沟道区域和上述第一硅化物层之间形成的As偏析层，
上述p型MISFET具有：
上述半导体衬底上的第二沟道区域；
形成在上述第二沟道区域上的第二栅极绝缘膜；
形成在上述第二栅极绝缘膜上的第二栅电极；
在上述第二沟道区域的两侧的由含有Ni的第二硅化物层形成的源电极和漏电极；以及
在上述第二沟道区域和上述第二硅化物层之间形成的B偏析层或Mg偏析层，
上述第一硅化物层的膜厚比上述第二硅化物层的膜厚还厚。
18.根据权利要求17所述的半导体器件，其特征在于，
上述第一硅化物层的膜厚是上述第二硅化物层的膜厚的两倍以上。
19.根据权利要求17所述的半导体器件，其特征在于，
上述n型MISFET以及上述p型MISFET是Fin型MISFET。
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