JP2010171327A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】所望のシリサイド膜を形成しつつ、半導体装置の生産性を向上することが可能な半導体装置の製造方法を提供する。
【解決手段】第１の圧力の不活性雰囲気中において、第１の加熱温度の第１の加熱処理により、ソース・ドレイン拡散層のシリコンとソース・ドレイン拡散層上の金属とを反応させて、ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成し、第２の圧力の酸化性雰囲気において、第２の加熱温度の第２の加熱処理により、素子分離絶縁膜の上の金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成し、第１の加熱温度および第２の加熱温度よりも高い第３の加熱温度の第３の加熱処理により、シリサイド膜のシリコンの濃度を増加し、素子分離絶縁膜上の金属酸化膜および金属膜の未反応部分を選択的に除去する。
【選択図】図５

Description

本発明は、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ ＴｒａｎＳｉｓｔｏｒ）のシリサイド化電極を形成するための半導体装置の製造方法に関する。
近年、半導体装置の微細化が進んでいる。これに伴って、トランジスタのゲート寸法や素子分離絶縁膜幅、配線幅といった半導体基板面に水平な方向の寸法を縮小することが要求されている。さらには、ゲート電極の高さやソース・ドレイン拡散層の接合深さのような半導体基板面に垂直な方向の寸法も、縮小することが要求されている。
その一方で、例えば、ゲート電極上や、ソース・ドレイン拡散層上に低抵抗なシリサイド膜を形成して、これらの領域における寄生抵抗を低減することが求められている。
このため、ゲート電極上やソース・ドレイン拡散層表面に低抵抗なシリサイド膜を形成する、いわゆるサリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）プロセスが適用されている（例えば、特許文献１、２参照。）。
特開２００５−１９７０５号公報 特開平１１−２５１５９１号公報
本発明は、所望のシリサイド膜を形成しつつ、半導体装置の生産性を向上することが可能な半導体装置の製造方法を提供することを目的とする。
本発明の一態様に係る実施例に従った半導体装置の製造方法は、
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板に形成されたシリコンを主成分とするソース・ドレイン拡散層上、および前記半導体基板に形成され前記ソース・ドレイン拡散層に隣接する素子分離絶縁膜の上に、金属を堆積して金属膜を形成し、または、前記半導体基板上にゲート絶縁膜を介して形成されたシリコンを主成分とするゲート電極上、および前記前記ゲート電極の側面に形成された絶縁膜の表面上に、金属を堆積して金属膜を形成する工程と、
第１の処理室内の第１の圧力の不活性雰囲気中において、第１の加熱温度の第１の加熱処理により、前記ソース・ドレイン拡散層のシリコンと前記ソース・ドレイン拡散層上の前記金属とを反応させて、前記ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成し、または、前記ゲート電極のシリコンと前記ゲート電極上の前記金属とを反応させて、前記ゲート電極の上部をシリサイド化してシリサイド膜を形成する工程と、
第２の処理室内の前記第２の圧力の酸化性雰囲気において、第２の加熱温度の第２の加熱処理により、前記素子分離絶縁膜の上の前記金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成し、または、前記絶縁膜の上の前記金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成する工程と、
第３の処理室内の雰囲気中において、前記第１の加熱温度および前記第２の加熱温度よりも高い第３の加熱温度の第３の加熱処理により、前記シリサイド膜のシリコンの濃度を増加する工程と、
前記素子分離絶縁膜上の前記金属酸化膜および前記金属膜の未反応部分を選択的に除去し、または、前記絶縁膜上の前記金属酸化膜および前記金属膜の未反応部分を選択的に除去する工程と、を備え、
前記第１の加熱処理と前記第２の加熱処理との間において、前記半導体基板が置かれる雰囲気の圧力が前記第２の圧力よりも低く設定される
ことを特徴とする。
本発明の半導体装置の製造方法によれば、所望のシリサイド膜を形成しつつ、半導体装置の生産性を向上することができる。
まず、本発明者が行った実験により新たに知得したＭＩＳＦＥＴのソース・ドレインのサリサイド技術に関する問題点について述べる。
（比較例）
図１Ａないし１Ｃは、比較例であるＭＩＳＦＥＴのサリサイドプロセスの各工程の断面を示す図である。また、図２は、図１Ｂに示す工程の素子分離領域と素子領域との境界近傍に注目した図である。なお、サリサイドプロセスとは、表面にシリコン（Ｓｉ）が露出した部分にのみに選択的にシリサイドを形成する製造方法である。
先ず、シリコンを主成分とするシリコン基板１０上部にＳｉＯ２やＳｉＮなどの絶縁体で構成された素子分離絶縁膜１を形成することにより、素子領域と素子分離領域を形成する。このシリコン基板１０の素子領域上にＭＩＳＦＥＴのゲート絶縁膜８、ポリシリコンからなるゲート電極４を積層し、例えば、リソグラフィ技術により、ゲート絶縁膜８、ゲート電極４をパターニングする。
そして、不純物を素子領域に注入することにより、ゲート電極４を挟むようにシリコン基板１０の表面に、シリコンを主成分とするソース・ドレイン拡散層３を形成する。そして、このゲート電極４の両側に、ＳｉＯ２やＳｉＮなどの絶縁体で構成されたゲート側壁２を形成する。
そして、図１Ａに示すように、素子分離絶縁膜１やゲート側壁２のＳｉＯ２やＳｉＮなどの表面上と、ソース・ドレイン拡散層３やゲート電極４のＳｉが表面に露出した表面上とに、シリサイドを行うための金属膜５を成膜する。
次に、図１Ｂに示すように、例えば、窒素雰囲気中で加熱処理を行うことにより、ソース・ドレイン拡散層３の上部およびゲート電極４の上部を選択的にシリサイド化して、シリサイド膜６を形成する。一方、ＳｉＯ２やＳｉＮ等で構成された素子分離絶縁膜１の表面上およびゲート側壁２の表面上の金属膜５は、未反応のまま残る。
次に、図１Ｃに示すように、未反応の金属膜５を溶解しシリサイド膜６を溶解しない薬液により、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の未反応の金属を除去する。これにより、Ｓｉが露出した部分のみにシリサイド膜６が形成される。
なお、この薬液としては、シリサイド膜６が白金（Ｐｔ）、パラジウム（Ｐｄ）などの貴金属を含む場合、例えば、王水が選択される。
ここで、具体的な金属として、例えば、Ｐｔを含有するＮｉを用いたＮｉシリサイドを形成する場合についての問題点を述べる。
図３は、シリコン基板上に形成されたＰｔを含有するＮｉシリサイド膜の比抵抗と加熱処理の温度との関係を示す図である。なお、図３において、加熱処理の時間は、一例として３０秒としている。
図３に示すように、加熱処理の温度が４００℃以上で、加熱時間が３０秒の場合、Ｎｉシリサイドの組成が、ＮｉＸＳｉ（Ｘ＞１）からＮｉＳｉに変化することが分かる。
既述のように、図１Ｃに示す工程では、金属膜５が貴金属であるＰｔを含有しているため、金属膜５を除去（エッチング）する薬液として王水を用いる。このエッチング時に、ソース・ドレイン拡散層３およびゲート電極４上に形成したシリサイド膜６が酸化されないようにする必要がある。
そのためには、図１Ｂに示す工程における該加熱処理を比較的高温、具体的には４００℃以上の処理とし、ＮｉＸＳｉのＸを極力１に近くする（図３）。すなわち、Ｎｉシリサイドを、酸化に対する耐性が高いＮｉＳｉに近づける必要がある。
例えば、加熱処理を４００℃より低温にしてしまうと、図３に示すように、Ｘ＞１の組成となるＮｉリッチシリサイドが形成され、王水で酸化される。この場合、シリサイド膜６の所望の抵抗値を得ることができない。
一方、既述のような高温（例えば、４００℃以上）の加熱処理では、図２に示すように、素子分離領域と素子領域の境界部７において、該加熱処理中に、素子分離絶縁膜１上の金属膜（Ｎｉ）５が、マイグレーションを起こす。その結果、ソース・ドレイン拡散層３の境界部７においては、素子分離絶縁膜１上のＮｉがマイグレーションして、ソース・ドレイン拡散層３へ流入する。これにより、境界部７において厚いシリサイド膜６が形成される。
よって、ソース・ドレイン拡散層３の境界部７における接合リーク特性が劣化してしまう問題がある。
なお、ゲート側壁２上の金属膜（Ｎｉ）５も、同様に、該加熱処理中に、マイグレーションを起こす。その結果、ゲート電極４の両側においては、ゲート側壁２上のＮｉがマイグレーションして、ゲート電極４へ流入する。これにより、ゲート電極４の両側において厚いシリサイド膜６が形成される。これにより、ＭＩＳＦＥＴの特性（しきい値電圧等）が変化してしまう問題がある。
そこで、本発明は、上記問題を解決可能な、ＭＩＳＦＥＴのソース・ドレイン・ゲート部のメタライゼーションを行うサリサイド技術に関する半導体装置の製造方法を提供する。
以下、本発明に係る各実施例について図面に基づいて説明する。
本実施例では、ＭＩＳＦＥＴのソース・ドレイン・ゲート部のメタライゼーションを行うサリサイド技術に関する半導体装置の製造方法の一例について説明する。以下にその工程の概略の一例を示す。
１）通常のサリサイド技術と同様に、ＳｉまたはＳｉＧｅまたはＳｉCなどからなるソース・ドレイン拡散層を形成し、ウェハ全面にＰｔを含有するＮｉを成膜する。
２）第１の圧力の不活性雰囲気の第１の加熱処理により、ソース・ドレイン拡散層のＳｉやＳｉＧｅをシリサイド化して、Ｎｉシリサイド膜を形成する。
３）第２の圧力の酸化雰囲気の第２の加熱処理により、素子分離絶縁膜上などにある未反応のＮｉ膜を酸化して、Ｎｉ酸化膜を形成する。
４）第３の加熱処理より高温の第３の加熱処理を行うことにより、Ｎｉシリサイド膜の組成をＳｉリッチにする。
５）王水により、Ｎｉ酸化膜とＰｔを除去する。
本発明の一の態様に係る半導体装置の製造方法においては、高温の第３の加熱処理を行う前に、素子分離絶縁膜上のＮｉを酸化させてＮｉ酸化物に変化させることにより、ソース・ドレイン拡散層へのＮｉ流入を防ぐ。
これにより、所望のシリサイド膜を形成し、ＭＩＳＦＥＴの接合リークを低減する。
さらに、第１の加熱処理と第２の加熱処理との間において、半導体基板が置かれる雰囲気の圧力が第２の圧力よりも低く設定される。
これにより、処理室内の雰囲気を不活性雰囲気から酸化性雰囲気に置換するのに要する時間を、短縮することができる。すなわち、半導体装置の生産性を向上することができる。
以下、実施例１に係る、ＭＩＳＦＥＴを形成するための半導体装置の製造方法について、ＭＩＳＦＥＴのサリサイドプロセスに注目して詳細に説明する。
なお、以下では、第１の加熱処理を第１の処理室で行い、第２の加熱処理を第２の処理室で行い、第３の加熱処理を第３の処理室で行う場合について説明する。しかし、これらの処理室は、同じ処理室であってもよい。また、これらの加熱処理には、例えば、ハロゲンランプ等の加熱源が用いられる。
図４Ａないし４Ｅは、実施例１に係る半導体装置の製造方法の各工程の断面を示す図である。
先ず、既述の比較例と同様に、シリコンを主成分とするシリコン基板（半導体基板）１０上部にＳｉＯ２やＳｉＮなどの絶縁体で構成された素子分離絶縁膜１を形成することにより、素子領域と素子分離領域を形成する。このシリコン基板１０の素子領域上にＭＩＳＦＥＴのゲート絶縁膜８、ポリシリコンからなるゲート電極４を積層し、例えば、リソグラフィ技術により、ゲート絶縁膜８、ゲート電極４をパターニングする。
そして、不純物を該素子領域に注入することにより、ゲート電極４を挟むように、シリコン基板１０の表面に、シリコンを主成分とするソース・ドレイン拡散層３を形成する。そして、このゲート電極４の両側に、ＳｉＯ２やＳｉＮなどの絶縁体で構成されたゲート側壁２を形成する。なお、ソース・ドレイン拡散層３およびゲート電極４には、ゲルマニウム（Ｇｅ）や炭素（Ｃ）等を含有していてもよい。
そして、図４Ａに示すように、素子分離絶縁膜１やゲート側壁２のＳｉＯ２やＳｉＮなどの表面上と、ソース・ドレイン拡散層３やゲート電極４のＳｉが表面に露出した表面上とに、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、金属を堆積する。これにより、シリサイドを行うための金属膜５を成膜する。
本実施例では、シリサイド化のための該金属には、例えば、ニッケル（Ｎｉ）が選択される。なお、この金属は、コバルト、およびチタン等であってもよい。
また、金属膜５には、白金（Ｐｔ）、またはパラジウム（Ｐｄ）等の貴金属が含有されていてもよい。これにより、後に形成されるシリサイド膜の組成を、加熱処理により、所望の組成（例えば、ＮｉＳｉ）に制御し易くできる。
本実施例では、金属膜５にはＰｔが含有されているものとする。この場合、該ＣＶＤで堆積される金属（Ｎｉ）にＰｔが含まれる。
次に、処理室（第１の処理室）内の第１の圧力の不活性雰囲気中において、第１の加熱温度（例えば、３００℃）の第１の加熱処理ｈ１により、ソース・ドレイン拡散層３のシリコンとソース・ドレイン拡散層３上の該金属（Ｎｉ）とを反応させる。これにより、ソース・ドレイン拡散層３の上部をシリサイド化してシリサイド膜１０６を形成する。
同様に、該第１の加熱処理ｈ１により、ゲート電極４のシリコンとゲート電極４上の該金属（Ｎｉ）とを反応させる。これにより、ゲート電極４の上部をシリサイド化してシリサイド膜１０６を形成する（図４Ｂ）。
既述のように、第１の加熱処理ｈ１は、不活性雰囲気で行われる。この不活性雰囲気は、例えば、窒素濃度９９％以上の雰囲気（特に、酸素濃度１％以下の雰囲気）である。これにより、ソース・ドレイン拡散層２上およびゲート電極４上に選択的にＰｔを含有するシリサイド膜（Ｎｉシリサイド）１０６が形成され、素子分離絶縁膜１上およびゲート側壁２の表面上の金属膜（Ｎｉ）５は反応しないまま残る。
ここで、該比較例では後の王水でＮｉシリサイドが酸化されないように４００℃程度以上の加熱処理を行う必要があった。
しかし、本実施例１では、該第１の加熱処理ｈ１の第１の加熱温度を、金属膜（Ｎｉ）５でマイグレーションしない程度の温度、例えば、４００℃以下、望ましくは３００℃程度とする。すなわち、この第１の加熱温度は、該比較例の加熱処理の温度よりも低い。
これにより、素子分離絶縁膜１上およびゲート側壁２の表面上のＮｉが、マイグレーションすることにより、ソース・ドレイン拡散層３、ゲート電極４へ流入するのを抑制できる。すなわち、例えば、比較例の図２に示すように、シリサイド膜の膜厚が必要以上に増加するのを抑制することができる。
一方で、該第１の加熱処理ｈ１は低温熱処理（例えば３００℃）であるため、既述の図３に示すように、シリサイド膜の組成ＮｉＸＳｉは、Ｘ＞１となるＮｉリッチな組成になる。
なお、該第１の圧力は、例えば、常圧（７００〜８００Ｔｏｒｒ）であるが、必要に応じて１００Ｔｏｒｒ以下に設定されてもよい。
次に、処理室（第２の処理室）内の第２の圧力の酸化性雰囲気において、第２の加熱温度の第２の加熱処理ｈ２により、シリサイド膜１０６は酸化させないようにして、素子分離絶縁膜１上およびゲート側壁２の表面上の金属膜５の少なくとも表面を選択的に酸化する。これにより、金属酸化膜１０５を形成する（図４Ｃ）。
すなわち、例えば、３００℃程度の酸化性雰囲気で酸化（熱酸化）することにより、素子分離絶縁膜１上およびゲート側壁２の表面上の未反応のＮｉを酸化して、Ｎｉ酸化膜にする。
このとき、未反応の金属（Ｎｉ）膜５を全て金属酸化膜にしてもよいし、表層部分だけ酸化してもよい。どの程度の金属酸化膜を形成するかは、境界近傍においてシリサイド膜１０６の膜厚を、どの程度薄くするかにより決められる。
この第２の加熱処理（酸化処理）ｈ２の条件は、ソース・ドレイン拡散層上に形成されたシリサイドが酸化されない又は僅かに酸化される程度（すなわち、シリサイド膜１０６の比抵抗などに影響のない程度）が、望ましい。上述の３００℃程度の熱酸化は、この条件を満たす。
このように、少なくとも金属膜５の表面を酸化して金属酸化膜１０５形成することにより、後の加熱処理（第３の加熱処理ｈ３）による金属（Ｎｉ）のマイグレーションの発生を抑制することができる。
なお、第２の加熱処理ｈ２には、例えば、オゾン（O３）水等の酸化剤を含有した薬液による酸化（ウエット酸化）を適用してもよい。また、第２の加熱処理ｈ２には、プラズマ酸素による酸化を適用してもよい。これらの方法は、熱酸化よりもより低温で金属酸化膜１０５を形成でき、シリサイド膜１０６の酸化をより抑制できる。
なお、該第２の圧力は、例えば、常圧（７００〜８００Ｔｏｒｒ）である。
特に、本実施例においては、第１の加熱処理ｈ１と第２の加熱処理ｈ２との間において、半導体基板１０が置かれる雰囲気の圧力が第２の圧力よりも低く設定（減圧）される。
これにより、処理室（第２の処理室）内の雰囲気を不活性雰囲気から酸化性雰囲気に置換するのに要する時間を、短縮することができる。すなわち、半導体装置の生産性を向上することができる。
ここで、上述のような酸化処理（第２の加熱処理ｈ２）の後に、そのまま王水による処理を行うと、ソース・ドレイン拡散層３のＮｉリッチなシリサイド膜１０６が酸化されてしまう。
そこで、図４Ｄに示すように、処理室（第３の処理室）内の雰囲気中において、第１の加熱温度および第２の加熱温度（例えば、３００℃）よりも高い第３の加熱温度（例えば、４００℃）の第３の加熱処理ｈ３により、シリサイド膜１０６のシリコンの濃度を増加させる。すなわち、シリサイド膜１０６の組成を、ＮｉＸＳｉ（Ｘ＞１）から、酸化に対する耐性が高いＮｉＳｉに、近づける。
また、既述のように、本実施例１では、素子分離絶縁膜１上およびゲート側壁２の表面上の金属（Ｎｉ）は、金属酸化膜１０５になっているため、マイグレーションが抑制され、ソース・ドレイン拡散層３、ゲート電極４へ流入することはない。
このように、ＳｉＯ２やＳｉＮ上の未反応のＮｉはＮｉ酸化膜へ変化させてから、高温の第３の加熱処理ｈ３を行っている。
なお、この第３の加熱処理ｈ３の処理室内の雰囲気は、不活性雰囲気または酸化性雰囲気のいずれでもよい。
次に、図４Ｅに示すように、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の金属酸化膜１０５および金属膜５の未反応部分（図示せず）を選択的に除去する。
すなわち、金属酸化膜１０５および未反応の金属膜５を溶解し且つシリサイド膜１０６を溶解しない薬液により、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の金属酸化膜１０５および未反応の金属を除去する。
上記薬液としては、シリサイド膜１０６が白金（Ｐｔ）、パラジウム（Ｐｄ）などの貴金属を含む場合、例えば、王水が選択される。また、シリサイド膜１０６が該貴金属を含まない場合は、硝酸過水（ＨＮＯ３+ H２O２）、塩酸過水（ＨＣｌ+ H２O２）、硫酸過水（H２ＳＯ４+ H２O２）、などの薬液を用いてもよい。
このとき、シリサイド膜１０６は、図４Ｄに示す第３の加熱処理ｈ３により形成された、Ｓｉリッチなシリサイド、具体的にはＮｉＳｉにより近い組成を有する。このため、シリサイド膜１０６は、王水により酸化されない。
以上の工程により、シリサイド化のための金属のマイグレーションを抑制して、所望の 膜厚を有するシリサイド膜を形成することができる。これにより、接合リーク特性の劣化を抑制し、所望の特性を有するＭＩＳＦＥＴを得ることができる。
さらに、既述のように、処理室内の雰囲気を不活性雰囲気から酸化性雰囲気に置換するのに要する時間を、短縮することができる。すなわち、半導体装置の生産性を向上することができる。
ここで、既述の図４Ｂから図４Ｄに示す工程は、例えば、それぞれ、４００℃以下の窒素雰囲気の加熱処理、３００℃程度の酸化処理、４００℃以上の窒素雰囲気の加熱処理である。したがって、これらの処理を１つのシーケンス処理（すなわち、既述のように同一処理室内）で行ってもよい。
例えば、図４Ｂに示す工程の後に、処理室へウェハを導入後、まず、窒素雰囲気で４００℃未満の第１の加熱処理ｈ１、例えば３００℃の加熱処理を行う。そして、そのまま、酸素ガスを導入することで第２の加熱処理（酸化）を行う。
続いて、処理室内に窒素ガスを導入しながら半導体基板の温度を第３の加熱温度（４００℃以上）まで昇温して第３の加熱処理ｈ３を行う。
これにより、図４Ｂから図４Ｄに示す工程の処理を、一つの処理として（同一処理室内で）行うことができる。
図４Ｂに示す工程では、第１の加熱処理ｈ１は４００℃未満（例えば、３００℃）の不活性雰囲気で実施した。この不活性雰囲気には、既述のように酸素を含んでもよい。
すなわち、第１の加熱処理ｈ１は、ソース・ドレイン拡散層上にＮｉシリサイドを選択的に形成することが目的である。したがって、Ｎｉの酸化速度よりもＮｉのＳｉやＧｅに対する反応速度が速い状態になるように、酸素濃度と加熱処理温度を調整して加熱処理を行えばよい。
具体的には、酸素濃度１%以下で３００℃の加熱処理を第１の加熱処理ｈ１として実施すればよい。このように、酸素濃度を１%まで許容することで、続く図４Ｃに示す工程の酸化処理との交互の処理を一つの装置（同一処理室内）で行う場合に、処理室内の窒素置換処理を行う時間を短縮することができる。
上記と同様に、図４Ｄに示す工程における４００℃以上の高温の窒素雰囲気の第３の加熱処理ｈ３においても、酸素を含んでもよい。
特に、図４Ｄに示す工程の第３の加熱処理ｈ３では、１００%の酸素雰囲気で処理を行っても、ソース・ドレイン拡散層上のシリサイド膜はほとんど酸化されないことを発明者は確認している。
したがって、図４Ｃに示す工程と図４Ｄに示す工程とは、温度が異なるだけの酸化性雰囲気の処理でもよい。
以上のような加熱処理シーケンスで、図４Ｂから図４Ｄに示す工程の処理を一つの処理として（同一処理室内で）行ってよい。
ここで、図５は、図４Ｂから図４Ｄに示す半導体装置の製造方法の工程のフローの一例を示す図である。図５において、横軸は処理開始からの処理時間であり、縦軸は、左の軸が温度、右の軸が酸素濃度である。
図５に示すように、まず、時間ｔ０〜ｔ１の区間では、処理室内の第１の圧力Ｐ１（７００〜８００Ｔｏｒｒ）の不活性雰囲気（酸素濃度１％以下）中において、第１の加熱温度（３００℃程度）の第１の加熱処理ｈ１（図４Ｂに示す工程）を行う。
なお、この第１の加熱処理ｈ１と後の第２の加熱処理ｈ２との間（時間ｔ１）において、半導体基板１０が置かれる雰囲気の圧力が第１の圧力Ｐ１および第２の圧力Ｐ２（７００〜８００Ｔｏｒｒ）よりも低く（１００Ｔｏｒｒ以下）設定（減圧）される。
これにより、処理室内の雰囲気を不活性雰囲気から酸化性雰囲気に置換するのに要する時間を、短縮することができる。
続いて、時間ｔ１〜ｔ２の区間では、処理室内に酸素ガスを導入することにより、処理室内の圧力を第２の圧力Ｐ２まで増圧する。そして、処理室内の酸化性雰囲気（例えば１００%の酸素濃度）中で引き続き３００℃程度の第２の熱処処理ｈ２（図４Ｃに示す工程、ここでは、熱酸化）を行う。
なお、この第２の加熱処理ｈ２と後の第３の加熱処理ｈ３との間（時間ｔ２）において、半導体基板１０が置かれる雰囲気の圧力が第２の圧力Ｐ２および第３の圧力Ｐ３よりも低く（１００Ｔｏｒｒ以下）設定（減圧）される。このとき、処理室内に窒素ガスを導入しておく。
これにより、処理室内の雰囲気を酸化性雰囲気から不活性雰囲気に置換するのに要する時間を、短縮することができる。
続いて、時間ｔ２〜ｔ３の区間では、処理室内に窒素ガスを導入することにより、処理室内の圧力を第３の圧力Ｐ３まで増圧する。そして、処理室内の不活性雰囲気（例えば１%の酸素濃度）中で、第３の処理温度（４００℃以上）の第３の加熱処理ｈ３（図４Ｄに示す工程）を行う。
以降は、図４Ｅに示す工程により、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の金属酸化膜１０５および金属膜５の未反応部分（図示せず）を選択的に除去する。
以上の工程によっても、シリサイド化のための金属のマイグレーションを抑制して、所望の膜厚を有するシリサイド膜を形成するとともに、半導体装置の生産性を向上することができる。
また、図６は、図４Ｂから図４Ｄに示す半導体装置の製造方法の工程のフローの他の例を示す図である。図６において、横軸は処理開始からの処理時間であり、縦軸は、左の軸が温度、右の軸が酸素濃度である。
図６に示すように、まず、時間ｔ０〜ｔ１の区間では、処理室内の第１の圧力Ｐ１（７００〜８００Ｔｏｒｒ）の不活性雰囲気（酸素濃度１％以下）中において、第１の加熱温度（３００℃程度）の第１の加熱処理ｈ１（図４Ｂに示す工程）を行う。
なお、この第１の加熱処理ｈ１と後の第２の加熱処理ｈ２との間（時間ｔ１）において、半導体基板１０が置かれる雰囲気の圧力が第１の圧力Ｐ１および第２の圧力Ｐ２（７００〜８００Ｔｏｒｒ）よりも低く（１００Ｔｏｒｒ以下）設定（減圧）される。
これにより、処理室内の雰囲気を不活性雰囲気から酸化性雰囲気に置換するのに要する時間を、短縮することができる。
続いて、時間ｔ１〜ｔ２の区間では、処理室内に酸素ガスを導入することにより、処理室内の圧力を第２の圧力Ｐ２まで増圧する。そして、処理室内の酸化性雰囲気（例えば１００%の酸素濃度）中で引き続き３００℃程度の第２の熱処処理ｈ２（図４Ｃに示す工程、ここでは、熱酸化）を行う。
なお、この第２の加熱処理ｈ２と後の第３の加熱処理ｈ３との間（時間ｔ２）において、雰囲気の置換がないため、半導体基板１０が置かれる雰囲気の圧力が第２の圧力Ｐ２のまま維持される。すなわち、第２の加熱処理ｈ２と第３の加熱処理ｈ３との間において、半導体基板１０が置かれる雰囲気の圧力が第２の圧力Ｐ２および第３の圧力Ｐ３と等しく設定される。
続いて、時間ｔ２〜ｔ３の区間では、処理室内の圧力を第２の圧力Ｐ２と等しい第３の圧力Ｐ３に維持する。処理室内の酸化性雰囲気（例えば１００%の酸素濃度）中で、第３の処理温度（４００℃以上）の第３の加熱処理ｈ３（図４Ｄに示す工程）を行う。
以降は、図４Ｅに示す工程により、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の金属酸化膜１０５および金属膜５の未反応部分（図示せず）を選択的に除去する。
以上の工程によっても、シリサイド化のための金属のマイグレーションを抑制して、所望の膜厚を有するシリサイド膜を形成するとともに、半導体装置の生産性を向上することができる。
また、図７は、図４Ｂから図４Ｄに示す半導体装置の製造方法の工程のフローのさらに他の例を示す図である。図７において、横軸は処理開始からの処理時間であり、縦軸は、左の軸が温度、右の軸が酸素濃度である。
図７に示すように、まず、時間ｔ０〜ｔ１の区間では、処理室内の第１の圧力Ｐ１（１００Ｔｏｒｒ以下）の不活性雰囲気（酸素濃度１％以下）中において、第１の加熱温度（３００℃程度）の第１の加熱処理ｈ１（図４Ｂに示す工程）を行う。
なお、この第１の加熱処理ｈ１と後の第２の加熱処理ｈ２との間（時間ｔ１）において、半導体基板１０が置かれる雰囲気の圧力が第２の圧力Ｐ２（７００〜８００Ｔｏｒｒ）よりも低く（第１の圧力Ｐ１と等しい１００Ｔｏｒｒ以下）設定される。
これにより、処理室内の雰囲気を不活性雰囲気から酸化性雰囲気に置換するのに要する時間を、短縮することができる。
続いて、時間ｔ１〜ｔ２の区間では、処理室内に酸素ガスを導入することにより、処理室内の圧力を第２の圧力Ｐ２まで増圧する。そして、処理室内の酸化性雰囲気（例えば１００%の酸素濃度）中で引き続き３００℃程度の第２の熱処処理ｈ２（図４Ｃに示す工程、ここでは、熱酸化）を行う。
なお、この第２の加熱処理ｈ２と後の第３の加熱処理ｈ３との間（時間ｔ２）において、半導体基板１０が置かれる雰囲気の圧力が第２の圧力Ｐ２よりも低く（例えば、第３の圧力Ｐ３と等しい１００Ｔｏｒｒ以下）設定（減圧）される。このとき、処理室内に窒素ガスを導入しておく。
これにより、処理室内の雰囲気を酸化性雰囲気から不活性雰囲気に置換するのに要する時間を、短縮することができる。
続いて、時間ｔ２〜ｔ３の区間では、処理室内に窒素ガスを導入することにより、処理室内の圧力を第３の圧力Ｐ３まで増圧する。そして、処理室内の不活性雰囲気（例えば１%の酸素濃度）中で、第３の処理温度（４００℃以上）の第３の加熱処理ｈ３（図４Ｄに示す工程）を行う。
以降は、図４Ｅに示す工程により、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の金属酸化膜１０５および金属膜５の未反応部分（図示せず）を選択的に除去する。
以上の工程によっても、シリサイド化のための金属のマイグレーションを抑制して、所望の膜厚を有するシリサイド膜を形成するとともに、半導体装置の生産性を向上することができる。
また、図８は、図４Ｂから図４Ｄに示す半導体装置の製造方法の工程のフローのさらに他の例を示す図である。図８において、横軸は処理開始からの処理時間であり、縦軸は、左の軸が温度、右の軸が酸素濃度である。
図８に示すように、まず、時間ｔ０〜ｔ１の区間では、処理室内の第１の圧力Ｐ１（１００Ｔｏｒｒ以下）の不活性雰囲気（酸素濃度１％以下）中において、第１の加熱温度（３００℃程度）の第１の加熱処理ｈ１（図４Ｂに示す工程）を行う。
なお、この第１の加熱処理ｈ１と後の第２の加熱処理ｈ２との間（時間ｔ１）において、半導体基板１０が置かれる雰囲気の圧力が第２の圧力Ｐ２（７００〜８００Ｔｏｒｒ）よりも低く（第１の圧力Ｐ１と等しい１００Ｔｏｒｒ以下）設定される。
これにより、処理室内の雰囲気を不活性雰囲気から酸化性雰囲気に置換するのに要する時間を、短縮することができる。
続いて、時間ｔ１〜ｔ２の区間では、処理室内に酸素ガスを導入することにより、処理室内の圧力を第２の圧力Ｐ２まで増圧する。そして、処理室内の酸化性雰囲気（例えば１００%の酸素濃度）中で引き続き３００℃程度の第２の熱処処理ｈ２（図４Ｃに示す工程、ここでは、熱酸化）を行う。
なお、この第２の加熱処理ｈ２と後の第３の加熱処理ｈ３との間（時間ｔ２）において、雰囲気の置換がないため、半導体基板１０が置かれる雰囲気の圧力が第２の圧力Ｐ２のまま維持される。すなわち、第２の加熱処理ｈ２と第３の加熱処理ｈ３との間において、半導体基板１０が置かれる雰囲気の圧力が第２の圧力Ｐ２および第３の圧力Ｐ３と等しく設定される。
続いて、時間ｔ２〜ｔ３の区間では、処理室内の圧力を第２の圧力Ｐ２と等しい第３の圧力Ｐ３に維持する。処理室内の酸化性雰囲気（例えば１００%の酸素濃度）中で、第３の処理温度（４００℃以上）の第３の加熱処理ｈ３（図４Ｄに示す工程）を行う。
以降は、図４Ｅに示す工程により、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の金属酸化膜１０５および金属膜５の未反応部分（図示せず）を選択的に除去する。
以上の工程によっても、シリサイド化のための金属のマイグレーションを抑制して、所望の膜厚を有するシリサイド膜を形成するとともに、半導体装置の生産性を向上することができる。
以上のように、本実施例に係る半導体装置の製造方法によれば、所望のシリサイド膜を形成しつつ、半導体装置の生産性を向上することができる。
なお、本実施例においては、素子分離絶縁膜上などの未反応の金属を酸化させて、ソース・ドレイン拡散層上のシリサイド膜を酸化させなければよい。したがって、金属としては、既述のＮｉ等に限られず、金属酸化物を形成する金属であれば適用可能である。
本実施例２では、既述の第１〜第３の加熱処理を行う第１〜第３の処理室を備える熱処理装置の具体的な動作について、半導体装置の製造方法の工程のフローとともに述べる。
図９は、実施例２に係る半導体装置の製造方法を実施する熱処理装置１０００の一例を示す図である。
図９に示すように、熱処理装置１０００は、ロードポート２００と、第１の処理室２０１と、第２の処理室２０２と、第３の処理室２０３と、搬送室２０４と、第１のスリットバルブ２０５と、第２のスリットバルブ２０６と、第３のスリットバルブ２０７と、を備える。
第１の処理室２０１は、実施例１と同様に、半導体基板１０に第１の加熱処理ｈ１をするようになっている。この第１の処理室２０１と搬送室２０４との間は、第１のスリットバルブ２０５により、分離可能になっている。すなわち、第１のスリットバルブ２０５を閉じることにより、他の処理室、搬送室と分離した雰囲気中で、半導体基板（ウェハ）に第１の加熱処理ｈ１をすることができる。
第２の処理室２０２は、実施例１と同様に、半導体基板１０に第２の加熱処理ｈ２をするようになっている。この第２の処理室２０２と搬送室２０４との間は、第２のスリットバルブ２０６により、分離可能になっている。すなわち、第２のスリットバルブ２０６を閉じることにより、他の処理室、搬送室と分離した雰囲気中で、半導体基板（ウェハ）に第２の加熱処理ｈ２をすることができる。
第３の処理室２０３は、実施例１と同様に、半導体基板１０に第３の加熱処理ｈ３をするようになっている。この第３の処理室２０３と搬送室２０４との間は、第３のスリットバルブ２０７により、分離可能になっている。すなわち、第３のスリットバルブ２０７を閉じることにより、他の処理室、搬送室と分離した雰囲気中で、半導体基板（ウェハ）に第３の加熱処理ｈ３をすることができる。
ロードポート２００は、半導体基板（ウェハ）をロード／アンロードするようになっている。
このロードポート２００にロードされた半導体基板は、図９の矢印の方向に沿って、搬送室２０４を介して、各処理室２０１、２０２、２０３に搬送され、第１ないし第３の加熱処理が実施される。加熱処理が終了した半導体基板は、ロードポート２００にアンロードされる。
次に、以上のような構成を有する熱処理装置１０００による実施する第１ないし第３の加熱処理のフローについて説明する。
図１０は、図９に示す熱処理装置１０００により実施する第１の加熱処理のフローを示す図である。また、図１１は、図９に示す熱処理装置１０００により実施する第２の加熱処理のフローを示す図である。また、図１２は、図９に示す熱処理装置１０００により実施する第３の加熱処理のフローを示す図である。なお、図１０ないし図１２において、横軸は処理開始からの処理時間であり、縦軸は、左の軸が温度、右の軸が圧力である。
先ず、半導体基板を第１の処理室２０１に搬送し、第１のスリットバルブ２０５を閉じる。
そして、図１０に示すように、時間ｔ０〜ｔ１の区間内では、第１の処理室２０１内の第１の圧力Ｐ１（７００〜８００Ｔｏｒｒ）の不活性雰囲気（酸素濃度１％以下）中において、第１の加熱温度（３００℃程度）の第１の加熱処理ｈ１を行う。
そして、時間ｔ１近傍（第１の加熱処理ｈ１と後の第２の加熱処理ｈ２との間）において、第１の処理室内の半導体基板１０が置かれる雰囲気の圧力が第１の圧力Ｐ１よりも低く（１００Ｔｏｒｒ以下）設定（減圧）され、温度が１００℃程度に下げられる。このとき、搬送室２０４内の雰囲気は、第１の圧力Ｐ１よりも低く（１００Ｔｏｒｒ以下）設定（減圧）されている。
その後、第１のスリットバルブ２０５を開放し、半導体基板を、搬送室２０４を介して、第２の処理室２０２に搬送する。なお、このとき、第２の処理室２０２内の雰囲気は、第２のスリットバルブ２０６が開放されているため、搬送室２０４と同じ雰囲気である。その後、第２のスリットバルブ２０６を閉じる。
このように、この第１の加熱処理ｈ１と後の第２の加熱処理ｈ２との間において、半導体基板が置かれる雰囲気の圧力が第１、第２の圧力Ｐ１、Ｐ２よりも低く設定される。
これにより、第２の処理室２０２内の雰囲気を不活性雰囲気から酸化性雰囲気に置換するのに要する時間を、短縮することができる。
続いて、時間ｔ１〜ｔ２の区間内では、第２の処理室２０２内に酸素ガスを導入することにより、第２の処理室２０２内の圧力を第２の圧力Ｐ２（７００〜８００Ｔｏｒｒ）まで増圧する。そして、第２の処理室２０２内の酸化性雰囲気（例えば１００%の酸素濃度）中で引き続き３００℃程度の第２の熱処処理ｈ２（熱酸化）を行う。
そして、時間ｔ２近傍（第２の加熱処理ｈ２と後の第３の加熱処理ｈ３との間）において、第２の処理室２０２内の半導体基板が置かれる雰囲気の圧力が第２、第３の圧力Ｐ２、Ｐ３よりも低く（１００Ｔｏｒｒ以下）設定（減圧）され、温度が１００℃程度に下げられる。このとき、搬送室２０４内の雰囲気は、第２の圧力Ｐ２よりも低く（１００Ｔｏｒｒ以下）設定（減圧）されている。
その後、第２のスリットバルブ２０６を開放し、半導体基板を、搬送室２０４を介して、第３の処理室２０３に搬送する。なお、このとき、第３の処理室２０３内の雰囲気は、第３のスリットバルブ２０７が開放されているため、搬送室２０４と同じ雰囲気である。その後、第３のスリットバルブ２０７を閉じる。
このように、この第２の加熱処理ｈ２と後の第３の加熱処理ｈ３との間において、半導体基板が置かれる雰囲気の圧力が第２、第３の圧力Ｐ２、Ｐ３よりも低く設定される。
これにより、第３の処理室２０３内の雰囲気を酸化性雰囲気から不活性雰囲気に置換するのに要する時間を、短縮することができる。
続いて、時間ｔ２〜ｔ３の区間内では、第３の処理室２０３内に窒素ガスを導入することにより、第３の処理室２０３内の圧力を第３の圧力Ｐ３まで増圧する。そして、処理室内の不活性雰囲気（例えば１%の酸素濃度）中で、第３の処理温度（４００℃以上）の第３の加熱処理ｈ３を行う。
そして、時間ｔ３近傍において、第３の処理室２０３内の半導体基板が置かれる雰囲気の圧力が第３の圧力Ｐ３よりも低く（１００Ｔｏｒｒ以下）設定（減圧）され、温度が１００℃程度に下げられる。このとき、搬送室２０４内の雰囲気は、第３の圧力Ｐ３よりも低く（１００Ｔｏｒｒ以下）設定（減圧）されている。
その後、第３のスリットバルブ２０７を開放し、半導体基板を、搬送室２０４を介して、ロードポート２００にアンロードされる。
以降は、実施例１の図４Ｅに示す工程により、素子分離絶縁膜の表面上およびゲート側壁の表面上の金属酸化膜および金属膜５の未反応部分（図示せず）を選択的に除去する。
以上のような熱処理装置１０００による工程によっても、シリサイド化のための金属のマイグレーションを抑制して、所望の膜厚を有するシリサイド膜を形成するとともに、半導体装置の生産性を向上することができる。
以上のように、本実施例に係る半導体装置の製造方法によれば、所望のシリサイド膜を形成しつつ、半導体装置の生産性を向上することができる。
比較例であるＭＩＳＦＥＴのサリサイドプロセスの工程の断面を示す図である。 図１Ａに続く、比較例であるＭＩＳＦＥＴのサリサイドプロセスの各工程の断面を示す図である。 図１Ｂに続く、比較例であるＭＩＳＦＥＴのサリサイドプロセスの各工程の断面を示す図である。 図１Ｂに示す工程の素子分離領域と素子領域との境界近傍に注目した図である。 シリコン基板上に形成されたＰｔを含有するＮｉシリサイド膜の比抵抗と加熱処理の温度との関係を示す図である。 実施例１に係る半導体装置の製造方法の工程の断面を示す図である。 図４Ａに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。 図４Ｂに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。 図４Ｃに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。 図４Ｄに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。 図４Ｂから図４Ｄに示す半導体装置の製造方法の工程のフローの一例を示す図である。 図４Ｂから図４Ｄに示す半導体装置の製造方法の工程のフローの他の例を示す図である。 図４Ｂから図４Ｄに示す半導体装置の製造方法の工程のフローのさらに他の例を示す図である。 図４Ｂから図４Ｄに示す半導体装置の製造方法の工程のフローのさらに他の例を示す図である。 実施例２に係る半導体装置の製造方法を実施する熱処理装置１０００の一例を示す図である。 図９に示す熱処理装置１０００により実施する第１の加熱処理のフローを示す図である。 図９に示す熱処理装置１０００により実施する第２の加熱処理のフローを示す図である。 図９に示す熱処理装置１０００により実施する第３の加熱処理のフローを示す図である。
１ 素子分離絶縁膜
２ ゲート側壁
３ ソース・ドレイン拡散層
４ ゲート電極
５ 金属膜
６、１０６ シリサイド膜
７ 境界部分
８ ゲート絶縁膜
１０ 半導体基板（シリコン基板）
１０５ 金属酸化膜
２００ ロードポート
２０１ 第１の処理室
２０２ 第２の処理室
２０３ 第３の処理室
２０４ 搬送室
２０５ 第１のスリットバルブ
２０６ 第２のスリットバルブ
２０７ 第３のスリットバルブ
１０００ 熱処理装置

Claims (5)

  1. ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
    半導体基板に形成されたシリコンを主成分とするソース・ドレイン拡散層上、および前記半導体基板に形成され前記ソース・ドレイン拡散層に隣接する素子分離絶縁膜の上に、金属を堆積して金属膜を形成し、または、前記半導体基板上にゲート絶縁膜を介して形成されたシリコンを主成分とするゲート電極上、および前記前記ゲート電極の側面に形成された絶縁膜の表面上に、金属を堆積して金属膜を形成する工程と、
    第１の処理室内の第１の圧力の不活性雰囲気中において、第１の加熱温度の第１の加熱処理により、前記ソース・ドレイン拡散層のシリコンと前記ソース・ドレイン拡散層上の前記金属とを反応させて、前記ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成し、または、前記ゲート電極のシリコンと前記ゲート電極上の前記金属とを反応させて、前記ゲート電極の上部をシリサイド化してシリサイド膜を形成する工程と、
    第２の処理室内の前記第２の圧力の酸化性雰囲気において、第２の加熱温度の第２の加熱処理により、前記素子分離絶縁膜の上の前記金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成し、または、前記絶縁膜の上の前記金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成する工程と、
    第３の処理室内の雰囲気中において、前記第１の加熱温度および前記第２の加熱温度よりも高い第３の加熱温度の第３の加熱処理により、前記シリサイド膜のシリコンの濃度を増加する工程と、
    前記素子分離絶縁膜上の前記金属酸化膜および前記金属膜の未反応部分を選択的に除去し、または、前記絶縁膜上の前記金属酸化膜および前記金属膜の未反応部分を選択的に除去する工程と、を備え、
    前記第１の加熱処理と前記第２の加熱処理との間において、前記半導体基板が置かれる雰囲気の圧力が前記第２の圧力よりも低く設定される
    ことを特徴とする半導体装置の製造方法。
  2. 前記第１の加熱処理と前記第２の加熱処理との間において、前記半導体基板が置かれる雰囲気の圧力が前記第１の圧力以下に設定される
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２の加熱処理と前記第３の加熱処理との間において、前記半導体基板が置かれる雰囲気の圧力が前記第３の圧力以下に設定される
    ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第３の加熱処理は、前記第３の処理室内の第３の圧力の不活性雰囲気中において、実施される
    ことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第３の加熱処理は、前記第３の処理室内の第３の圧力の酸化性雰囲気中において、実施され、
    前記第２の加熱処理と前記第３の加熱処理との間において、前記半導体基板が置かれる雰囲気の圧力が前記第２の圧力および前記第３の圧力と等しく設定される
    ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8863271B2 (en) 2010-12-16 2014-10-14 Blackberry Limited Password entry using 3D image with spatial alignment
US8769641B2 (en) 2010-12-16 2014-07-01 Blackberry Limited Multi-layer multi-point or pathway-based passwords

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203352A (ja) * 2000-01-21 2001-07-27 Nec Corp 半導体装置の製造方法
JP2005129562A (ja) * 2003-10-21 2005-05-19 Seiko Epson Corp 半導体装置の製造方法および半導体装置
JP2008028249A (ja) * 2006-07-24 2008-02-07 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679585A (en) * 1996-11-15 1997-10-21 Advanced Micro Devices, Inc. Method for forming metal silicide on a semiconductor surface with minimal effect on pre-existing implants
JPH1125159A (ja) 1997-07-01 1999-01-29 Nec Corp 自動チェックアウト精算機システム
US6071782A (en) 1998-02-13 2000-06-06 Sharp Laboratories Of America, Inc. Partial silicidation method to form shallow source/drain junctions
US6133124A (en) * 1999-02-05 2000-10-17 Advanced Micro Devices, Inc. Device improvement by source to drain resistance lowering through undersilicidation
JP2000286254A (ja) * 1999-03-31 2000-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3828511B2 (ja) 2003-06-26 2006-10-04 株式会社東芝 半導体装置の製造方法
JP2009004495A (ja) * 2007-06-20 2009-01-08 Toshiba Corp 半導体装置の製造方法および半導体装置
TW200910526A (en) * 2007-07-03 2009-03-01 Renesas Tech Corp Method of manufacturing semiconductor device
JP2010028084A (ja) 2008-06-17 2010-02-04 Toshiba Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203352A (ja) * 2000-01-21 2001-07-27 Nec Corp 半導体装置の製造方法
JP2005129562A (ja) * 2003-10-21 2005-05-19 Seiko Epson Corp 半導体装置の製造方法および半導体装置
JP2008028249A (ja) * 2006-07-24 2008-02-07 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013111420A1 (ja) * 2012-01-25 2013-08-01 東京エレクトロン株式会社 被処理基体の処理方法
JP2013153075A (ja) * 2012-01-25 2013-08-08 Tokyo Electron Ltd 被処理基体の処理方法
US9728417B2 (en) 2012-01-25 2017-08-08 Tokyo Electron Limited Method for processing base body to be processed
CN111524901A (zh) * 2020-04-17 2020-08-11 深圳市华星光电半导体显示技术有限公司 阵列基板制备方法及成膜系统
CN111524901B (zh) * 2020-04-17 2023-02-28 深圳市华星光电半导体显示技术有限公司 阵列基板制备方法及成膜系统

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