JP2010192523A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】含境界部分における金属シリサイド層の厚さに関係なく、金属シリサイド層の抵抗値を自由に調整することができる半導体装置を提供する。
【解決手段】半導体基板12に形成されたNチャネル型トランジスタ形成領域14と、Pチャネル型トランジスタ形成領域16と、Nチャネル型トランジスタ形成領域14とPチャネル型トランジスタ形成領域16とに跨って延在し、Nチャネル型トランジスタ形成領域14とPチャネル型トランジスタ形成領域16との境界線Lを含む領域に形成された含境界部分および境界線を含まない領域に形成された無境界部分を有すると共に、導電性シリコン層28と、導電性シリコン層28表面に形成され、含境界部分における厚さおよび無境界部分における厚さが異なる金属シリサイド層30(30A,30B)と、を備えるゲート電極と、を備えた半導体装置。
【選択図】図2

Description

本発明は、デュアルゲート構造を有し、且つ導電性シリコン層の表面に金属シリサイド層を有する半導体装置およびその製造方法に関する。
近年の電子機器の軽薄短小化、高性能化に伴い、これらの電子機器に使用される半導体装置は、小型化、高機能化が要求されている。
図12(A)に示すようなN型導電層とP型導電層とを有するゲート電極からなるデュアルゲート構造を有する半導体装置100の場合、小型化に対応させるためには、N型トランジスタ形成領域102とP型トランジスタ形成領域104に渡って設けられたゲート電極106のゲート幅を小さくして、レイアウト面積(N型トランジスタ形成領域102およびP型トランジスタ形成領域104の面積)を小さくする必要がある。
しかし、ゲート電極106のゲート幅を小さくすると、ゲート電極106を形成する金属シリサイド層が、局所的に(N型トランジスタ形成領域102とP型トランジスタ形成領域104の境界線L近傍で)剥離、凝集するなどして、金属シリサイド層欠損領域が発生する。これにより、ゲート電極106の抵抗が異常に高くなるという問題が発生していた。
この問題を解決するため、図12(B)に示す平面構造を有する半導体装置110が提案されている(例えば、特許文献1参照)。
特許文献1の半導体装置110のゲート電極116は、N型トランジスタ形成領域112とP型トランジスタ形成領域114の境界線L近傍において、ゲート幅が広くされた構成となっている。これにより、ゲート電極116のゲート幅全体を大きくすることなく、ゲート電極116のゲート幅が広がるので、ゲート電極116を構成する金属シリサイド層が剥離、凝集せず、金属シリサイド層の欠損を抑制する。
しかし、レイアウト面積は、実質的に境界近傍におけるゲート電極116のゲート幅によって決定されてしまうため、ゲート電極116の境界線L近傍を広げると、レイアウト面積の増大を引き起こしてしまい、半導体装置110の大型化が避けられない。
また、低抵抗の電極や配線を有する半導体装置を実現するため、p型不純物、n型不純物、(p+n)不純物がそれぞれ導入された領域を有する半導体層において、熱処理による、これらの各領域上の不純物析出層を除去した後、金属材料を成膜して熱処理することにより、半導体層上にシリサイド膜を形成する方法、あるいは、前記不純物析出層に不純物を導入し、この後この上に金属材料膜を成膜し、熱処理してシリサイド膜を形成する方法が提案されている(例えば、特許文献2参照)。
特開2001−77210号公報 特開2006−186285号公報
本発明は以下の課題を解決することを目的とする。即ち、本発明の目的は、含境界部分における金属シリサイド層の厚さに関係なく、ゲート電極の抵抗値が自由に調整された半導体装置、並びに該半導体装置の製造方法を提供することにある。
請求項1に記載の半導体装置は、半導体基板に形成されたNチャネル型トランジスタ形成領域と、前記半導体基板に形成され、前記Nチャネル型トランジスタ形成領域に隣り合って配置されたPチャネル型トランジスタ形成領域と、前記Nチャネル型トランジスタ形成領域と前記Pチャネル型トランジスタ形成領域とに跨って延在し、前記Nチャネル型トランジスタ形成領域と前記Pチャネル型トランジスタ形成領域との境界線を含む領域に形成された含境界部分および前記境界線を含まない領域に形成された無境界部分を有すると共に、導電性シリコン層と、該導電性シリコン層表面に形成され、前記含境界部分における厚さおよび前記無境界部分における厚さが異なる金属シリサイド層と、を備えるゲート電極と、を備えたことを特徴とする。
請求項1に記載の半導体装置では、半導体基板に、Nチャネル型トランジスタ形成領域とPチャネル型トランジスタ形成領域とが設けられている。また、半導体基板には、Nチャネル型トランジスタ形成領域とPチャネル型トランジスタ形成領域に跨るようにして延在するゲート電極が設けられ、デュアルゲート構造とされている。このゲート電極は、Nチャネル型トランジスタ形成領域と前記Pチャネル型トランジスタ形成領域との境界線を含む領域に形成された「含境界部分」と、前記境界線を含まない領域に形成された「無境界部分」を有する。また上記ゲート電極は、導電性シリコン層を有し、且つ該導電性シリコン層表面に、前記含境界部分と前記無境界部分とで厚さが異なった金属シリサイド層を有する。即ち、前記金属シリサイド層は、前記境界線(NP接合部)付近での厚さと該境界線(NP接合部)以外の部分での厚さとが異なっている。
ここで、請求項1に記載の半導体装置の作用を説明する。
Nチャネル型トランジスタ形成領域と、該Nチャネル型トランジスタ形成領域に隣り合って配置されたPチャネル型トランジスタ形成領域と、この両者に跨って延在して配置されるゲート電極とを有する半導体装置では、前記Nチャネル型トランジスタ形成領域と前記Pチャネル型トランジスタ形成領域との境界線付近での抵抗異常を抑制するため、前記ゲート電極における金属シリサイド層の厚さをある程度厚くすることが求められる場合がある。しかし一方で、前記ゲート電極を抵抗素子として用いる場合などには、金属シリサイド層の厚さによってその抵抗が異なるために、求められる抵抗値に応じて金属シリサイド層の厚さを調整することも求められていた。
これに対し請求項1に記載の半導体装置では、前述の通り、含境界部分(即ち境界線(NP接合部)付近)における金属シリサイド層の厚さと、無境界部分(即ち境界線(NP接合部)付近以外の部分)における金属シリサイド層の厚さと、が異なる。即ち、境界線付近における金属シリサイド層の厚さとその他の部分における金属シリサイド層の厚さとを、それぞれ自由に調整することができる。これにより、前記含境界部分における金属シリサイド層の厚さに関係なく、ゲート電極の抵抗値を自由に調整することができる。
請求項2に記載の半導体装置は、請求項1の構成において、前記含境界部分における前記金属シリサイド層の厚さが前記無境界部分における前記金属シリサイド層の厚さよりも厚いことを特徴とする。
請求項2に記載の半導体装置では、前記ゲート電極において、前記含境界部分における金属シリサイド層の厚さが前記無境界部分における金属シリサイド層の厚さよりも厚く形成されている。即ち、前記金属シリサイド層は、前記境界線(NP接合部)付近での厚さが該境界線(NP接合部)以外の部分での厚さよりも厚く形成されている。
ここで、請求項2に記載の半導体装置の作用を説明する。
まず、図13は、図12(A)に示したゲート電極106のゲート幅に対するゲート電極106の抵抗値の累積確率を示したグラフである。尚、この例では、金属シリサイド材料としてCoシリサイドを使用している。図13のグラフから、ゲート電極106のゲート幅が小さくなると(図13では0.18μm以下となると)、前記境界線L付近におけるゲート電極106に抵抗異常が発生することがわかる。
また、同様の観点から、前記境界線L付近での抵抗異常は、形成する金属シリサイド層の厚さが薄くなるほど生じやすくなる。即ち、金属シリサイド層の厚さを厚くするほど前記抵抗異常の発生を抑制することができる。しかしながら、一方では、金属シリサイド層の厚さを厚くするほどシート抵抗が小さくなる為、例えば前記境界線L付近の領域以外のゲート電極層を抵抗素子として用いる場合などには、必要な抵抗が得られなくなる事態が生じる。
これに対し、請求項2に記載の半導体装置では、含境界部分(即ち境界線(NP接合部)付近)における金属シリサイド層の厚さがより厚く形成されていることから、金属シリサイド層の剥離、凝集の発生を抑制することができる。したがって、ゲート電極のゲート幅を物理的に大きくしなくても、N型トランジスタ形成領域とP型トランジスタ形成領域の境界線上のゲート電極で電流が流れにくくなる抵抗異常の発生を抑制できる。また、抵抗異常の発生を抑制するために、ゲート電極のゲート幅を大きくする必要性が低減でき、N型トランジスタ形成領域とP型トランジスタ形成領域の面積が大きくなることを抑え、半導体装置全体として大型化することを低減できる。
また、無境界部分における金属シリサイド層の厚さがより薄く形成されていることから、ゲート電極における抵抗の低下が抑制される。従って、境界線付近の領域以外のゲート電極を、例えば抵抗素子として用いる場合などにおいても、必要な抵抗が得られなくなる事態が防止される。
請求項3に記載の半導体装置は、請求項1または請求項2の構成において、前記含境界部分における前記金属シリサイド層の厚さと前記導電性シリコン層の厚さとの総厚が、前記無境界部分における前記金属シリサイド層の厚さと前記導電性シリコン層の厚さとの総厚に対して70%以上130%以下であることを特徴とする。
ここで、請求項3に記載の半導体装置の作用を説明する。
ゲート電極において、金属シリサイド層や導電性シリコン層を形成する際には、その厚さに多少の誤差が生じることがあり、その誤差は一般的に70%以上130%以下の範囲である。従って、請求項3において、金属シリサイド層と導電性シリコン層とを合わせた厚さが含境界部分と無境界部分とで上記の範囲内に制御されていることは、即ち、金属シリサイド層と導電性シリコン層とを合わせた厚さが含境界部分と無境界部分とで等しい(誤差の範囲に収まっている)ことを表している。
金属シリサイド層と導電性シリコン層とを合わせた厚さが含境界部分と無境界部分とで等しいとは、即ち、金属シリサイド層の厚さが含境界部分と無境界部分とで異なっている分を、導電性シリコン層で調整していることを表す。従って、含境界部分と無境界部分とで金属シリサイド層の厚さが厚くなっている方の総厚み(金属シリサイド層と導電性シリコン層の総厚み)が厚くなってしまう分を導電性シリコン層の厚みによって調整し、上記総厚みをより薄くすることができる。これにより、半導体装置全体として大型化することを低減できる。
請求項4に記載の半導体装置の製造方法は、Nチャネル型トランジスタ形成領域およびPチャネル型トランジスタ形成領域を有する半導体基板の、前記Nチャネル型トランジスタ形成領域と前記Pチャネル型トランジスタ形成領域に跨って、導電性シリコン層を形成する導電性シリコン層形成工程と、前記半導体基板の前記導電性シリコン層が形成された側の表面全面に第1のSiOを含んでなる層を形成すると共に、前記Nチャネル型トランジスタ形成領域と前記Pチャネル型トランジスタ形成領域との境界線を含む領域における前記第1のSiOを含んでなる層を除去する第1のSiO層形成工程と、前記半導体基板の前記第1のSiOを含んでなる層が形成された側の表面全面に第1の金属層を形成する第1の金属層形成工程と、前記境界線を含む領域にて、前記第1の金属層と前記導電性シリコン層とが反応し金属モノシリサイドが生成するよう熱処理を行う第1の低温熱処理工程と、前記境界線を含む領域以外の領域における前記第1の金属層を除去する第1の金属層除去工程と、前記境界線を含む領域にて、前記金属モノシリサイドから金属ダイシリサイドを生成させ含境界部分における金属シリサイド層を形成するよう、前記第1の低温熱処理工程よりも高い温度で熱処理を行う第1の高温熱処理工程と、前記半導体基板の前記含境界部分における金属シリサイド層が形成された側の表面全面に第2のSiOを含んでなる層を形成すると共に、前記境界線を含む領域以外の領域における前記第1のSiOを含んでなる層および第2のSiOを含んでなる層を除去する第2のSiO層形成工程と、前記半導体基板の前記第2のSiOを含んでなる層が形成された側の表面全面に、前記第1の金属層とは厚さが異なる第2の金属層を形成する第2の金属層形成工程と、前記境界線を含む領域以外の領域にて、前記第2の金属層と前記導電性シリコン層とが反応し金属モノシリサイドが生成するよう熱処理を行う第2の低温熱処理工程と、前記境界線を含む領域における前記第2の金属層を除去する第2の金属層除去工程と、前記境界線を含む領域以外の領域にて、前記金属モノシリサイドから金属ダイシリサイドを生成させ無境界部分における金属シリサイド層を形成するよう、前記第2の低温熱処理工程よりも高い温度で熱処理を行う第2の高温熱処理工程と、前記境界線を含む領域における前記第2のSiOを含んでなる層を除去する第2のSiO層除去工程と、を有することを特徴とする。
請求項4に記載の半導体装置の製造方法によれば、上記第2の金属層形成工程において前記第1の金属層とは厚さが異なる第2の金属層を形成していることから、第1の低温熱処理工程および第1の高温熱処理工程によって形成される含境界部分における金属シリサイド層と、第2の低温熱処理工程および第2の高温熱処理工程によって形成される無境界部分における金属シリサイド層と、において厚さが異なる金属シリサイド層が形成され、請求項1に記載の半導体装置を製造することができる。
また、導電性シリコン層形成工程において形成する導電性シリコン層を、含境界部分と無境界部分とで等しい(誤差の範囲に収まっている)厚さに制御することにより、第1の低温熱処理工程および第1の高温熱処理工程によって第1の金属層と前記導電性シリコン層とを反応させて含境界部分における金属シリサイド層を形成し、一方、第2の低温熱処理工程および第2の高温熱処理工程によって第2の金属層と前記導電性シリコン層とを反応させて無境界部分における金属シリサイド層を形成していることから、金属シリサイド層と導電性シリコン層とを合わせた総厚が含境界部分と無境界部分とで等しい(誤差の範囲に収まっている)、請求項3に記載の半導体装置を製造することができる。
請求項5に記載の半導体装置の製造方法は、請求項4の構成において、前記第1の金属層の厚さが前記第2の金属層の厚さよりも厚いことを特徴とする。
請求項5に記載の半導体装置の製造方法によれば、上記第1の金属層形成工程において前記第2の金属層よりも厚さが厚い第1の金属層を形成していることから、第1の低温熱処理工程および第1の高温熱処理工程によって形成される含境界部分における金属シリサイド層が、第2の低温熱処理工程および第2の高温熱処理工程によって形成される無境界部分における金属シリサイド層よりも厚さが厚い金属シリサイド層が形成され、請求項2に記載の半導体装置を製造することができる。
本発明によれば、含境界部分における金属シリサイド層の厚さに関係なく、金属シリサイド層の抵抗値が自由に調整された半導体装置、並びに該半導体装置の製造方法を提供することができる。
本発明の実施形態に係る半導体装置を示す図であり、(A)は平面図であり、(B)は側面断面図である。 (A)は図1(A)におけるX−X間の断面図であり、(B)は図1(A)におけるY−Y間の断面図であり、(C)は図1(A)におけるZ−Z間の断面図である。 本発明の実施形態に係る半導体装置の製造方法において、導電性シリコン層形成工程における状態を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、第1のSiO層形成工程における状態を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、第1の金属層形成工程および第1の低温熱処理工程における状態を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、第1の金属層除去工程および第1の高温熱処理工程における状態を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、第2のSiO層形成工程における状態を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、第2の金属層形成工程および第2の低温熱処理工程における状態を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、第2の金属層除去工程、第2の高温熱処理工程および第2のSiO層除去工程における状態を示す断面図である。 本発明の実施形態に係る半導体装置の他の態様を示す図であり、(A)は平面図であり、(B)は側面断面図である。 本発明の実施形態に係る半導体装置の他の態様におけるゲート電極の一部を示す平面図である。 従来例における半導体装置を示す平面図である。 従来例における半導体装置を構成するゲート電極の、ゲート幅のサイズに対するゲート電極の抵抗値の累積確率を示したグラフである。
<半導体装置>
以下に、本発明の半導体装置10について説明する。
図1(A)および図1(B)に示すように、半導体装置10は、半導体基板12を備えており、半導体基板12の一方の領域にNチャネル型トランジスタ形成領域14(以下、N型領域と称する)が設けられ、他方の領域にPチャネル型トランジスタ形成領域16(以下、P型領域と称する)が設けられている。なお、本発明の例としては、Nチャネル型トランジスタ形成領域14は、第1導電型不純物領域であるPウェル(あるいはP型半導体基板)のようなP型基体の領域であり、Pチャネル型トランジスタ形成領域16は、第2導電型不純物領域であるNウェル(あるいはN型半導体基板)のようなN型基体の領域である。
N型領域14およびP型領域16には、それぞれ、第1の拡散層であるソース拡散層18および第2の拡散層であるドレイン拡散層20が設けられ、このソース拡散層18とドレイン拡散層20との間はチャネル領域22となる。N型領域14に形成される拡散層はN型不純物を注入することで形成され、P型領域に形成される拡散層はP型不純物を注入して形成される。なお、図中では、導電型が異なるが、説明の簡略化のため、N型領域14のソース拡散層とドレイン拡散層とP型領域16のソース拡散層とドレイン拡散層を同じ符号を付して記載している。
半導体基板12のチャネル領域22上には、チャネル領域22に流れる電流を制御するためのゲート電極24が設けられている。
ゲート電極24は、半導体基板12上に形成された絶縁膜であるゲート酸化膜26上に設けられ、ゲート酸化膜26上に積層された導電性シリコン層としてのポリシリコン28と、このポリシリコン28の上に積層された金属シリサイド層30で構成されている。また、ゲート酸化膜26、ポリシリコン28および金属シリサイド層30を取り囲むようにして、SiN、SiON、SiO等からなる絶縁膜32が形成されている。
また、ゲート電極24は、N型領域14とP型領域16の境界線Lを跨いだ状態で、N型領域14のチャネル領域22と、P型領域16のチャネル領域22に渡って連続的に設けられている。
このように、N型領域14に形成されたソース拡散層18およびドレイン拡散層20と、ソース拡散層18およびドレイン拡散層20の間のチャネル領域22の上方に配置されたゲート電極24で構成されるNチャネル型MOSトランジスタと、P型領域16に形成されたソース拡散層18およびドレイン拡散層20と、ソース拡散層18およびドレイン拡散層20の間のチャネル領域22の上方に配置されたゲート電極24で構成されるPチャネル型MOSトランジスタとが、ゲート電極24を共通としている。N型領域14内のゲート電極24の導電層(ポリシリコン28)は、N型の不純物が導入されたN型導電層であり、P型領域16内のゲート電極24の導電層(ポリシリコン28)は、P型の不純物が導入されたP型導電層である。また、N型領域14とP型領域16の境界線Lと、その近傍に位置するゲート電極24の導電層は、P型不純物とN型不純物とが相互拡散して真性状態となり、高抵抗となっている。このようにしてデュアルゲート型のCMOSトランジスタが構成されている。
ここで、本実施形態におけるゲート電極24の構造について図を用いて説明する。尚、図2(A)は図1(A)におけるX−X間の断面図を、図2(B)は図1(A)におけるY−Y間の断面図を、図2(C)は図1(A)におけるZ−Z間の断面図を表す。
ゲート電極24は、Nチャネル型トランジスタ形成領域と前記Pチャネル型トランジスタ形成領域との境界線(NP接合部)Lを含む領域に形成された含境界部分と、前記境界線(NP接合部)を含まない領域に形成された無境界部分と、を有している。図2(A)〜図2(C)に示すように、含境界部分に形成された金属シリサイド層30Aは、無境界部分に形成された金属シリサイド層30Bに比べて厚さがより厚く形成されている。即ち、前記金属シリサイド層30は、前記境界線(NP接合部)L付近での厚さが該境界線(NP接合部)L付近以外の部分での厚さより厚くなっている。
これにより、金属シリサイド層30(特に含境界部分に形成された金属シリサイド層30A)の剥離、凝集の発生を抑制することができる。その結果、ゲート電極24のゲート幅を物理的に大きくしなくても、N型領域14とP型領域16の境界線L上のゲート電極24で電流が流れにくくなる抵抗異常の発生を抑制できる。また、抵抗異常の発生を抑制するために、ゲート電極24のゲート幅を大きくする必要性が低減でき、N型領域14とP型領域16の面積が大きくなることを抑え、半導体装置10全体として大型化することを低減できる。
また、無境界部分(即ち、境界線(NP接合部)L付近以外の部分)での厚さがより薄く形成されていることから、ゲート電極24における抵抗の低下が抑制される。従って、境界線L近傍の領域以外のゲート電極24を、例えば抵抗素子として用いる場合などにおいても、必要な抵抗が得られなくなる事態が防止される。
更に、本実施形態におけるゲート電極24では、含境界部分における金属シリサイド層30Aの厚さと含境界部分における導電性シリコン層としてのポリシリコン28の厚さとを合わせた総厚が、無境界部分における金属シリサイド層30Bの厚さと無境界部分における導電性シリコン層としてのポリシリコン28の厚さとを合わせた総厚と等しくなるよう形成されている。
即ち、金属シリサイド層30Aの厚さが厚くなっている含境界部分においても、ポリシリコン28の厚さを薄く形成することによって、金属シリサイド層30とポリシリコン28との総厚みが調整され、該総厚みが厚くなってしまうことが抑制される。これにより、半導体装置10全体として大型化することを低減できる。
尚、金属シリサイド層30やポリシリコン28等における前記「厚さ」とは半導体基板12に対して垂直方向の長さを表す。また、ゲート幅等における前記「幅」とは半導体基板12に対して平行方向であって且つ短手方向の長さを表す。
<半導体装置の製造方法>
次に、上記本実施形態に係る半導体装置10の製造方法について説明する。
本実施形態に係る半導体装置の製造方法は以下の各工程を有する。
(1)導電性シリコン層形成工程
(2)第1のSiO層形成工程
(3)第1の金属層形成工程
(4)第1の低温熱処理工程
(5)第1の金属層除去工程
(6)第1の高温熱処理工程
(7)第2のSiO層形成工程
(8)第2の金属層形成工程
(9)第2の低温熱処理工程
(10)第2の金属層除去工程
(11)第2の高温熱処理工程
(12)第2のSiO層除去工程
以下、本実施形態に係る半導体装置の製造方法の上記各工程について、図を用いて説明する。図3〜図9は本実施形態に係る半導体装置の製造方法の各工程における状態を示す断面図である。尚、以下においては、金属シリサイド層30(30A,30B)としてCoシリサイド層を形成する場合を例に説明する。
(1)導電性シリコン層形成工程
まず、図3に示すように、N型領域14およびP型領域16を有する半導体基板12の表面に、前記N型領域14とP型領域16に跨るように、導電性シリコン層としてのポリシリコン28を形成する。尚、ポリシリコン28はゲート酸化膜26を介して半導体基板12表面に形成される。
半導体基板12表面へのゲート酸化膜26の形成、およびゲート酸化膜26表面へのポリシリコン28の形成は、特に限定されることなく従来公知の方法によって形成することができる。
(2)第1のSiO層形成工程
次いで、半導体基板12のポリシリコン28が形成された側の表面全面に第1のSiO層(SiOを含む層)503Aを形成し、その後図4に示すように、境界線Lを含む領域(含境界部分)における前記第1のSiO層503Aを除去する。
第1のSiO層503Aの形成は、特に限定されることなく従来公知の方法によって形成することができる。
また、第1のSiO層503Aの除去は、フォトリソグラフ法やエッチング法(ドライエッチング、ウェットエッチング)等、特に限定されることなく従来公知の方法によって行うことができる。
(3)第1の金属層形成工程
次いで、図5に示すように、半導体基板12の第1のSiO層503Aが形成された側の表面全面に第1の金属層としてのCo層504Aを形成する。
尚、本例では前述の通り金属シリサイド層30としてCoシリサイド層を形成する場合について説明しているため、第1の金属層としてCo層504Aを形成するが、例えば、Ti層であればチタンシリサイド層を、Ni層であればニッケルシリサイド層を形成することができる。
(4)第1の低温熱処理工程
次いで、熱処理を行うことにより、図5に示すように、前記境界線Lを含む領域(含境界部分)にてCo層504Aとポリシリコン28とが反応しCoモノシリサイド(CoSi)層300Aを形成する。Coモノシリサイド層300Aは、Co層504Aとポリシリコン28とが直接接する部分、即ち前記第1のSiO層503Aが除去された境界線Lを含む領域(含境界部分)においてのみ形成される。
尚、境界線L近傍のゲート電極24において抵抗異常の発生を抑制し、即ち境界線Lを含む領域(含境界部分)における金属シリサイド層30Aにおける剥離、凝集の発生が抑制される厚さとなるよう、前記第1の金属層形成工程におけるCo層504Aの厚さが制御される。
上記熱処理の方法としては、急速加熱装置(RTA:Rapid Thermal Annealing)を用いる方法など、公知の方法によって行うことができる。尚、第1の低温熱処理工程における熱処理の温度は、Coモノシリサイド(CoSi)が生成し、且つCoダイシリサイド(CoSi)が極力生成されない温度に設定することが好ましく、例えば550℃以下が好ましい。
(5)第1の金属層除去工程
その後、図6に示すように、前記境界線Lを含む領域(含境界部分)以外の領域に残存している前記第1の金属層としてのCo層504Aを除去する。Co層504Aの除去は、アンモニアと過酸化水素との混合液などの薬液を用いた薬液処理等、従来公知の方法によって行うことができる。
(6)第1の高温熱処理工程
境界線Lを含む領域(含境界部分)以外の領域に残存しているCo層504Aが除去された後、更に前記第1の低温熱処理工程よりも高い温度で熱処理を行うことにより、図6に示すように、前記境界線Lを含む領域(含境界部分)にて前記金属モノシリサイド(CoSi)層300Aは、更にポリシリコン28と反応して金属ダイシリサイド(CoSi)が生成し、含境界部分に金属シリサイド層30Aが形成される。
上記熱処理の方法としては、第1の低温熱処理工程と同様の方法を用いることができる。尚、第1の高温熱処理工程における熱処理の温度は、Coモノシリサイド(CoSi)からCoダイシリサイド(CoSi)への変化が充分に行われる温度に設定することが好ましく、例えば700℃以上が好ましい。
(7)第2のSiO層形成工程
境界線Lを含む領域(含境界部分)に金属シリサイド層30Aが形成された後、半導体基板12の該金属シリサイド層30Aが形成された側の表面全面に第2のSiO層(SiOを含む層)503Bを形成する。尚、図7に示すように、第2のSiO層503Bは、元々形成されていた第1のSiO層503A(図6参照)と一体となって層を形成する。
その後、図8に示すように、境界線Lを含む領域(含境界部分)以外の領域における前記第2のSiO層503Bを除去する(元々形成されていた第1のSiO層503Aも同時に除去する)。
第2のSiO層503Bの形成、および第2のSiO層503Bの除去は、前記第1のSiO層形成工程と同様の方法を用いることができる。
尚、第2のSiO層503Bを形成する領域は、含境界部分の既に金属シリサイド層30Aが形成されている領域であることが好ましいが、既に金属シリサイド層30Aが形成されている領域よりもやや狭い範囲であってもよい。具体的には、第2のSiO層503Bが形成される領域は、既に形成された金属シリサイド層30Aよりも、ゲート電極24の長手方向(図8における左右方向)においてやや内側の範囲であってもよい。当該構成とすることにより、後述の第2の金属層形成工程において形成される第2の金属層としてのCo層504Bが、既に形成されている金属シリサイド層30Aとオーバーラップして形成され、最終的に形成される含境界部分における金属シリサイド層30Aと無境界部分における金属シリサイド層30Bとが不連続となることが防止される。
(8)第2の金属層形成工程
次いで、境界線Lを含む領域(含境界部分)以外の領域における前記第2のSiO層503Bが除去されて、境界線Lを含む領域(含境界部分)にのみ第2のSiO層503Bが残存した半導体基板12の表面全面に、第2の金属層としてのCo層504Bを形成する。
尚、境界線Lを含む領域(含境界部分)以外の領域に、境界線Lを含む領域(含境界部分)よりも厚さの薄い金属シリサイド層30Bを形成する本実施形態においては、Co層504Bの厚さを、前記第1の金属層形成工程におけるCo層504Aの厚さよりも薄くなるよう制御する。
また、求められるシート抵抗が得られる厚さの金属シリサイド層30Bが形成されるよう、Co層504Aの厚さを制御する。
(9)第2の低温熱処理工程
次いで、熱処理を行うことにより、図8に示すように、前記境界線Lを含む領域(含境界部分)以外の領域にてCo層504Bとポリシリコン28とが反応しCoモノシリサイド(CoSi)層300Bを形成する。Coモノシリサイド層300Bは、Co層504Bとポリシリコン28とが直接接する部分、即ちポリシリコン28が形成された領域であって、第2のSiO層503Bが残存していない、境界線Lを含む領域(含境界部分)以外の領域(無境界部分)においてのみ形成される。
上記熱処理の方法としては、前記第1の低温熱処理工程と同様の方法を用いることができる。また、第2の低温熱処理工程における熱処理の温度は、Coモノシリサイド(CoSi)が生成し、且つCoダイシリサイド(CoSi)が極力生成されない温度に設定することが好ましく、例えば550℃以下が好ましい。
(10)第2の金属層除去工程
その後、図9に示すように、前記境界線Lを含む領域(含境界部分)に残存している前記第2の金属層としてのCo層504B、およびポリシリコン28が形成されていない領域に残存している前記第2の金属層としてのCo層504Bを除去する。
Co層504Bの除去は、前記第1の金属層除去工程と同様の方法を用いることができる。
(11)第2の高温熱処理工程
境界線Lを含む領域(含境界部分)等に残存しているCo層504Aが除去された後、更に前記第2の低温熱処理工程よりも高い温度で熱処理を行うことにより、図9に示すように、前記境界線Lを含む領域(含境界部分)以外の領域にて前記金属モノシリサイド(CoSi)層300Bは、更にポリシリコン28と反応して金属ダイシリサイド(CoSi)が生成し、無境界部分に金属シリサイド層30Bが形成される。
上記熱処理の方法としては、第2の低温熱処理工程と同様の方法を用いることができる。尚、第2の高温熱処理工程における熱処理の温度は、Coモノシリサイド(CoSi)からCoダイシリサイド(CoSi)への変化が充分に行われる温度に設定することが好ましく、例えば700℃以上が好ましい。
(12)第2のSiO層除去工程
その後、図9に示すように、前記境界線Lを含む領域(含境界部分)に残存している前記第2のSiO層503Bを除去する。
第2のSiO層503Bの除去は、特に限定されることなく従来公知の方法によって行うことができる。
その後、公知の方法によりSiN、SiON、SiO等からなる絶縁膜32を形成することにより、図2(A)に示す本実施形態に係る半導体装置が製造される。
尚、本実施形態に係る半導体装置の製造方法によれば、上記第1の金属層形成工程において前記第2の金属層としてのCo層504Bよりも厚さが厚い第1の金属層としてのCo層504Aを形成していることから、第1の低温熱処理工程および第1の高温熱処理工程によって形成される含境界部分における金属シリサイド層30Aが、第2の低温熱処理工程および第2の高温熱処理工程によって形成される無境界部分における金属シリサイド層30Bよりも厚さが厚く形成される。
また、導電性シリコン層形成工程において形成する導電性シリコン層としてのポリシリコン28を、含境界部分と無境界部分とで等しい(誤差の範囲に収まっている)厚さに制御することにより、第1の低温熱処理工程および第1の高温熱処理工程によって第1の金属層としてのCo層504Aと前記ポリシリコン28とを反応させて含境界部分における金属シリサイド層30Aを形成し、一方、第2の低温熱処理工程および第2の高温熱処理工程によって第2の金属層としてのCo層504Bと前記導電性シリコン層としてのポリシリコン28とを反応させて無境界部分における金属シリサイド層30Bを形成していることから、金属シリサイド層30とポリシリコン28とを合わせた総厚が含境界部分と無境界部分とで等しく(誤差の範囲に収まっている)形成される。
さらに、図2(A)に示すような、含境界部分における金属シリサイド層30Aの厚さが無境界部分における金属シリサイド層30Bの厚さよりも厚い構成は、図10(A)に示すような、境界線Lを基準として図10(A)の時計方向に45度傾いた状態で、境界線Lを斜めに横切るようにしてゲート電極24が設けられた構成においても有効となる。
尚、ゲート電極24が境界線Lを基準として傾いた構成とすることにより、図11に示すように、ゲート電極24の幅(以下、ゲート幅と称することもある)をdとしたとき、N型領域14とP型領域16の境界線Lとゲート電極24が交差する領域(NPバッティング部)の領域幅(NPバッティング部に対する実効ゲート幅)は√2dとなる。
したがって、図12(A)に示すように、ゲート電極106をN型トランジスタ形成領域102とP型トランジスタ形成領域104の境界線Lに対して直交するように配置した場合と比較して、ゲート電極24のNPバッティング部に対する実効ゲート幅を約1.4倍にできる。
したがって、ゲート電極24のゲート幅を大きくしなくとも、実効ゲート幅を大きくできるので、N型領域14とP型領域16の境界線L上のゲート電極24で、電流が流れにくくなる抵抗異常の発生をより抑制できる。また、抵抗異常の発生を抑制するために、ゲート電極24のゲート幅を大きくする必要性が更に低減できるので、N型領域14とP型領域16の面積を大きくすることが抑えられ、半導体装置10が全体として大型化することを更に低減できる。
なお、上記の態様では、N型領域14とP型領域16の境界線Lを基準として、図の時計方向に45度傾けた状態でゲート電極24を設ける構成としたが、ゲート電極24は境界線Lを斜めに横切った状態とされていればよく、境界線Lを基準としてゲート電極24を傾ける角度は、必ずしも45度である必要はない。しかし、境界線Lを基準としてゲート電極24を傾ける角度を45度よりも大きくすると、ゲート電極24の実効ゲート幅を、ゲート電極24に抵抗異常を発生させないサイズとするためには、ゲート電極24のゲート幅を角度に応じた分大きくする必要性が生じる。また、境界線Lを基準としてゲート電極24を傾ける角度を45度よりも小さくすると、ゲート電極24を境界線Lに沿って長くなり、場合によってはレイアウト的にN型領域14とP型領域16のサイズを大きくする必要性が生じる。
これらの点を鑑みて、N型領域14とP型領域16の境界線Lを基準として、ゲート電極24を傾ける角度を45度とすることが、半導体装置10の小型化およびゲート電極24の抵抗異常の発生の抑制の観点からは好ましいものと言える。
また、ゲート電極24を傾ける角度が45度と極端に角度が変わらない程度であって、マスクずれによる実際に形成されるゲート電極と境界線Lとの交差角度のずれを考慮すれば、実際に形成されるゲート電極と境界線Lとの交差角度は45度の±5度の範囲(40度〜50度)であれば、上述したような懸念も無視できる程度である。なお、レイアウト的にゲート幅を大きくすることができる許容範囲内で、ゲート電極と境界線Lとの交差角度を45度より大きくしても構わないし、レイアウト的にN型領域とP型領域のサイズを大きくせずとも、ゲート電極と境界線Lとの交差角度を45度より小さくできるのであればそのようにしてもよい。
10 半導体装置
12 半導体基板
14 N型領域(Nチャネル型トランジスタ形成領域)
16 P型領域(Pチャネル型トランジスタ形成領域)
18 ソース拡散層
20 ドレイン拡散層
22 チャネル領域
24 ゲート電極
26 ゲート酸化膜
28 ポリシリコン(導電性シリコン層)
30,30A,30B,30C 金属シリサイド層
32 絶縁膜
40 MOS型半導体装置(半導体装置)
42 N型MOSトランジスタ形成領域(N型領域)
44 P型MOSトランジスタ形成領域(P型領域)
50 ゲート電極
300A,300B モノシリサイド層
503A 第1のSiO層(SiOを含む層)
503B 第2のSiO層(SiOを含む層)
504A 第1の金属層としてのCo層
504B 第2の金属層としてのCo層

Claims (5)

  1. 半導体基板に形成されたNチャネル型トランジスタ形成領域と、
    前記半導体基板に形成され、前記Nチャネル型トランジスタ形成領域に隣り合って配置されたPチャネル型トランジスタ形成領域と、
    前記Nチャネル型トランジスタ形成領域と前記Pチャネル型トランジスタ形成領域とに跨って延在し、前記Nチャネル型トランジスタ形成領域と前記Pチャネル型トランジスタ形成領域との境界線を含む領域に形成された含境界部分および前記境界線を含まない領域に形成された無境界部分を有すると共に、導電性シリコン層と、該導電性シリコン層表面に形成され、前記含境界部分における厚さおよび前記無境界部分における厚さが異なる金属シリサイド層と、を備えるゲート電極と、
    を備えた半導体装置。
  2. 前記含境界部分における前記金属シリサイド層の厚さが前記無境界部分における前記金属シリサイド層の厚さよりも厚い請求項1に記載の半導体装置。
  3. 前記含境界部分における前記金属シリサイド層の厚さと前記導電性シリコン層の厚さとの総厚が、前記無境界部分における前記金属シリサイド層の厚さと前記導電性シリコン層の厚さとの総厚に対して70%以上130%以下である請求項1または請求項2に記載の半導体装置。
  4. Nチャネル型トランジスタ形成領域およびPチャネル型トランジスタ形成領域を有する半導体基板の、前記Nチャネル型トランジスタ形成領域と前記Pチャネル型トランジスタ形成領域に跨って、導電性シリコン層を形成する導電性シリコン層形成工程と、
    前記半導体基板の前記導電性シリコン層が形成された側の表面全面に第1のSiOを含んでなる層を形成すると共に、前記Nチャネル型トランジスタ形成領域と前記Pチャネル型トランジスタ形成領域との境界線を含む領域における前記第1のSiOを含んでなる層を除去する第1のSiO層形成工程と、
    前記半導体基板の前記第1のSiOを含んでなる層が形成された側の表面全面に第1の金属層を形成する第1の金属層形成工程と、
    前記境界線を含む領域にて、前記第1の金属層と前記導電性シリコン層とが反応し金属モノシリサイドが生成するよう熱処理を行う第1の低温熱処理工程と、
    前記境界線を含む領域以外の領域における前記第1の金属層を除去する第1の金属層除去工程と、
    前記境界線を含む領域にて、前記金属モノシリサイドから金属ダイシリサイドを生成させ含境界部分における金属シリサイド層を形成するよう、前記第1の低温熱処理工程よりも高い温度で熱処理を行う第1の高温熱処理工程と、
    前記半導体基板の前記含境界部分における金属シリサイド層が形成された側の表面全面に第2のSiOを含んでなる層を形成すると共に、前記境界線を含む領域以外の領域における前記第1のSiOを含んでなる層および第2のSiOを含んでなる層を除去する第2のSiO層形成工程と、
    前記半導体基板の前記第2のSiOを含んでなる層が形成された側の表面全面に、前記第1の金属層とは厚さが異なる第2の金属層を形成する第2の金属層形成工程と、
    前記境界線を含む領域以外の領域にて、前記第2の金属層と前記導電性シリコン層とが反応し金属モノシリサイドが生成するよう熱処理を行う第2の低温熱処理工程と、
    前記境界線を含む領域における前記第2の金属層を除去する第2の金属層除去工程と、
    前記境界線を含む領域以外の領域にて、前記金属モノシリサイドから金属ダイシリサイドを生成させ無境界部分における金属シリサイド層を形成するよう、前記第2の低温熱処理工程よりも高い温度で熱処理を行う第2の高温熱処理工程と、
    前記境界線を含む領域における前記第2のSiOを含んでなる層を除去する第2のSiO層除去工程と、
    を有する半導体装置の製造方法。
  5. 前記第1の金属層の厚さが前記第2の金属層の厚さよりも厚い請求項4に記載の半導体装置の製造方法。
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