JP2009246381A - 半導体装置の製造方法及びｍｉｓトランジスタ - Google Patents

Abstract

【課題】ゲート電極とソース／ドレイン電極間で電気的短絡を起こし難いＭＩＳトランジスタを得る。
【解決手段】サイドウォール１５を二重構造とする。バッファ層１３は窒化酸化シリコンで形成され、バッファ層１３の上に窒化シリコン層１４が形成される。このサイドウォール１５をマスクとしてシリサイド膜１０を形成する。バッファ層１３は窒化酸化シリコンのみならず、酸化シリコンで形成されてもよい。シリサイド膜はコバルトシリサイドでも、ニッケルシリサイドでもよい。
【選択図】図７

Description

この発明は、ＭＩＳトランジスタに関するもので、特に高融点金属シリサイド膜を用いるものである。

従来からある、高融点シリサイド膜を形成する一般的なサリサイド（Self Alined Silicide）プロセスについて図１０〜図１３を用いて説明する。

シリコン基板１にウェル１ａ、分離酸化膜２、およびしきい値電圧制御用の不純物層３を形成する。その後、例えば、６．５ｎｍの厚みの酸化膜をシリコン基板１上に形成して、その酸化膜上にゲート電極となる多結晶シリコンを２００ｎｍの厚みに堆積する。写真製版工程によってパターニングを行った後、多結晶シリコンを異方性エッチングしてゲート電極５を形成する。

次に、イクステンション（extension）とも呼ばれるＬＤＤ（Lightly Doped Drain）領域６を形成した後、ＣＶＤ（化学蒸着）法により、酸化膜を堆積する。リアクティブイオンエッチング法を用いて、この酸化膜をエッチバックし、側壁酸化膜７を形成する。

続いて、高濃度イオン注入により、高濃度ソース／ドレイン領域８を形成した後、熱処理を施して、活性化を行なう。図１０は、活性化が終了した後の状態を示す断面図である。

次に、サリサイドプロセスを行なう。まずシリコン基板１の表面を適当な前処理法で清浄化した後、ウェーハ面に金属膜９を堆積する（図１１参照）。次に適当な雰囲気下で、これを加熱し、シリコン基板１およびゲート電極５の多結晶シリコンによってシリサイド膜１０を形成する（図１２参照）。このシリサイド膜１０の組成は、例えばＭが金属膜９を構成する金属元素を表す記号とすると、ＭＳｉｘのように表現する。ここで、ｘは金属に対するシリコンの割合を表す。現実的には、ランプアニール炉を用いた短時間熱処理（Rapid Thermal Annealing）を行なうことが多い。以下、金属膜９の堆積直後で、ランプアニール炉を用いた熱処理を１st.ＲＴＡという。

この時、分離酸化膜２の上部および側壁酸化膜７の上部には、シリコンがないため、シリサイド反応は起こらず、少なくともこれらの上に未反応金属膜９が残る（図１２参照）。次に、反応したシリサイドＭＳｉｘで構成されたシリサイド膜１０は残し、未反応の金属Ｍなどが残存する金属膜９を選択的に除去する（図１３参照）。基本的には、前述の工程でサリサイドプロセスは終了する。

しかし、金属膜９として例えばコバルトを用いると、１st.ＲＴＡにおいて６００℃より高い熱処理温度でコバルトシリサイド膜ＣｏＳｉ₂を形成すると横方向への成長が生じやすい。そのため、１st.ＲＴＡを６００℃より低い温度で行い、金属膜９を除去した後に、再度、ＲＴＡを施す場合がある。

すなわち、コバルトＣｏとシリコンＳｉからコバルトシリサイドＣｏＳｉ₂が形成される過程において、まずコバルトシリサイドＣｏ₂Ｓｉが形成され、次にコバルトシリサイドＣｏＳｉが形成され、最後にコバルトシリサイドＣｏＳｉ₂が形成されるという過程を経るようにする場合がある。

コバルトシリサイド膜が側壁酸化膜７の下に潜り込む現象は、拡散種に起因していると考えられる。コバルトＣｏとシリコンＳｉからコバルトシリサイドＣｏ₂Ｓｉが形成される過程では、コバルトＣｏが拡散種となる。一方、コバルトシリサイドＣｏ₂ＳｉからコバルトシリサイドＣｏＳｉが形成される過程では、シリコンＳｉが拡散種となる。１st.ＲＴＡを施すことにより、コバルトとシリコンからコバルトシリサイドＣｏ₂Ｓｉを経てコバルトシリサイドＣｏＳｉが形成される。さらに、コバルトシリサイドＣｏＳｉに２nd.ＲＴＡを施すことによりコバルトシリサイドＣｏＳｉ₂が形成される過程では、コバルトＣｏが拡散種となる。シリサイドＣｏ₂ＳｉおよびＣｏＳｉ₂形成時において、コバルトＣｏが拡散種となるためシリコン基板１中にコバルトＣｏが拡散しやすく、コバルトシリサイドについては側壁酸化膜７の下で横方向成長が顕著になるのである。

この場合の熱処理にも、ランプアニール炉を用いた短時間熱処理が用いられることが多い。以下、未反応の金属膜９を除去した後でこのランプアニール炉を用いた熱処理を２nd.ＲＴＡという。

一方、シリサイド膜形成過程の拡散種がシリコンの場合、例えば、チタンシリサイドＴｉＳｉ₂の場合にはこのような潜り込みの現象は発生しない。

以上のプロセスを用いることにより、シリコンＳｉ表面が露出した領域に選択的に電極を形成できる点が、サリサイドプロセスの優れた点である。また、ゲート長を短くしたときのゲート抵抗の上昇は、コバルトシリサイドの方が、チタンシリサイドに比べて緩やかであるため、コバルトシリサイドをＭＩＳトランジスタの製造に用いることにより、ＭＩＳトランジスタを集積した集積回路において高密度化が容易になる。

本願に関連する先行技術文献を下掲する。

特開平８−２７４０４３号公報 特開平５−９０２９３号公報

"Impact of surface proximity gettering and nitrided oxide side-wall spacer by nitrogen implantation on sub-quarter micron CMOS LDD FETs'"，S.Shimizu, T.Kuroi, Y.Kawasaki, S.Kusunoki, Y.Okumura, M.Inuishi, H.Miyoshi, International Electron Devices Meeting 1995, 1995.12.10, pp.859-862

従来のサリサイドプロセスを用いて形成されるＭＩＳトランジスタは、近年高集積化が進みＭＩＳＦＥＴのゲート長が微細化され、それに伴いサイドウォール幅がますます微細化されてきている。

例えばシリサイド反応を起こさせる金属ＭとしてコバルトＣｏを用いるサリサイドプロセスを適用した場合、図１３に示すように、ソースおよびドレイン領域上のシリサイド膜１０が酸化膜で形成される側壁酸化膜７の下で長さＬ１だけ潜り込む現象が発生する。このシリサイドの潜り込み現象によってゲート耐圧の劣化、ゲート酸化膜信頼性の低下、および、ゲート電極とソースおよびドレインとの電気的短絡等が生じるという問題があるが、この問題は微細化されたゲート電極の場合には特に深刻である。

この発明は上記のような問題点を解消するためになされたもので、シリサイド膜のサイドウォール下への横方向成長を抑制し、ゲート耐圧の劣化、ゲート酸化膜信頼性の低下、およびゲートとソースとの間の、またはゲートとドレインとの間の電気的短絡を抑制することを目的とする。

この発明にかかる半導体装置の製造方法の第１の態様は、半導体基板を用意する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極形成後、前記半導体基板中にＬＤＤ領域を形成する工程と、前記ＬＤＤ領域を形成後、前記ゲート電極と前記半導体基板を覆うように酸化膜を形成する工程と、前記酸化膜を形成後、前記酸化膜を覆うように応力を有する窒化膜を形成する工程と、前記酸化膜と前記窒化膜をエッチングし、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォール形成後、前記半導体基板中にソースおよびドレイン領域を形成する工程と、前記ソースおよび前記ドレイン領域を形成後、前記ソースおよびドレイン領域上にシリサイド膜を形成する工程と、を有する。

この発明にかかる半導体装置の製造方法の第２の態様は、半導体基板を用意する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極形成後、前記半導体基板に窒素を注入する工程と、前記ゲート電極形成後、前記半導体基板中にＬＤＤ領域を形成する工程と、前記ＬＤＤ領域を形成後、前記ゲート電極と前記半導体基板を覆うように酸化膜を形成する工程と、前記酸化膜を形成後、前記酸化膜を覆うように窒化膜を形成する工程と、前記酸化膜と前記窒化膜をエッチングし、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォール形成後、前記半導体基板中にソースおよびドレイン領域を形成する工程と、前記ソースおよび前記ドレイン領域を形成後、前記ソースおよびドレイン領域上にシリサイド膜を形成する工程と、を有する。

この発明にかかるＭＩＳトランジスタの第１の態様は、シリコン基板と、前記シリコン基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ゲート絶縁膜下方の前記シリコン基板を挟んで前記シリコン基板に配置されたＬＤＤ領域及びソース／ドレイン領域と、前記ゲート電極側面に隣接し前記ＬＤＤ領域上に接して配置された窒化酸化シリコン層と前記窒化酸化シリコン層上に配置され、応力を持つ窒化シリコン層とを有するサイドウォールと、前記サイドウォールに隣接し前記ソース／ドレイン領域表面に配置されたシリサイド膜と、を備える。

この発明にかかるＭＩＳトランジスタの第２の態様は、シリコン基板と、前記シリコン基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ゲート絶縁膜下方の前記シリコン基板を挟んで前記シリコン基板に配置されたＬＤＤ領域及びソース／ドレイン領域と、前記ゲート電極側面に隣接し前記ＬＤＤ領域上に接して配置された酸化シリコン層と前記酸化シリコン層上に形成され、応力を持つ窒化シリコン層とを有するサイドウォールと、前記サイドウォールに隣接し前記ソース／ドレイン領域表面に配置されたシリサイド膜と、を備える。

この発明にかかるＭＩＳトランジスタの第３の態様は、シリコン基板と、前記シリコン基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ゲート絶縁膜下方の前記シリコン基板を挟んで前記シリコン基板に配置されたＬＤＤ領域及びソース／ドレイン領域と、前記ゲート電極側面に隣接し前記ＬＤＤ領域上に接して配置された窒化酸化シリコン層と前記窒化酸化シリコン層上に配置され、窒化シリコン層とを有するサイドウォールと、前記サイドウォールに隣接し前記ソース／ドレイン領域表面に配置されたシリサイド膜と、を備える。

この発明にかかるＭＩＳトランジスタの第４の態様は、シリコン基板と、前記シリコン基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ゲート絶縁膜下方の前記シリコン基板を挟んで前記シリコン基板に配置されたＬＤＤ領域及びソース／ドレイン領域と、前記ゲート電極側面に隣接し前記ＬＤＤ領域上に接して配置された酸化シリコン層と前記酸化シリコン層上に形成され、窒化シリコン層とを有するサイドウォールと、前記サイドウォールに隣接し前記ソース／ドレイン領域表面に配置されたシリサイド膜と、を備える。

本発明にかかるＭＩＳトランジスタによれば、横方向の拡散を抑制することで、ゲート耐圧の劣化、ゲート酸化膜信頼性の低下、およびゲート電極とソース／ドレイン電極との電気的短絡等を抑制することができる。またサイドウォールのバッファ層は、ゲート絶縁膜とシリコン基板との界面における界面準位の生成を抑制する役割を果たし、トランジスタ特性の劣化が抑制される。またバッファ層に窒化酸化シリコン層を用いることにより高いホットエレクトロン耐性を得る点で有利である。

また本発明にかかる半導体装置の製造方法によれば、本発明にかかるＭＩＳトランジスタを製造することができる。

この発明のＭＩＳトランジスタの一製造工程を示す断面図である。 この発明のＭＩＳトランジスタの一製造工程を示す断面図である。 この発明によるＭＩＳトランジスタの一製造工程を示す断面図である。 シリコン基板の深さ方向の窒素の濃度を示すグラフである。 この発明のＭＩＳトランジスタの一製造工程を示す断面図である。 この発明のＭＩＳトランジスタの一製造工程を示す断面図である。 この発明のＭＩＳトランジスタの一製造工程を示す断面図である。 従来のＭＩＳトランジスタのブレークダウン電圧と頻度との関係を示すグラフである。 この発明によるＭＩＳトランジスタのブレークダウン電圧と頻度との関係を示すグラフである。 従来のＭＩＳトランジスタの一製造工程を示す断面図である。 従来のＭＩＳトランジスタの一製造工程を示す断面図である。 従来のＭＩＳトランジスタの一製造工程を示す断面図である。 従来のＭＩＳトランジスタの一製造工程を示す断面図である。

この発明のＭＩＳトランジスタの製造工程を図１〜図７に示す。図１〜図７は各工程におけるＭＩＳトランジスタ、特にＭＩＳ電界効果トランジスタ（以下ＭＩＳＦＥＴという。）が形成されるべきシリコン基板の断面図である。

まず、従来からある通常のＭＩＳＦＥＴの製造方法を用い、シリコン基板１のＭＩＳＦＥＴが形成されるべき部分に分離酸化膜２やウェル１ａおよびしきい値電圧制御用の不純物層３を形成する。さらに、従来の製造方法により、分離酸化膜２で囲まれた領域に、膜厚が６．５ｎｍの酸化膜を形成し、その酸化膜上にゲート電極となる多結晶シリコン膜を２００ｎｍの厚さに堆積する。

レジスト膜を形成してパターニングを行い、多結晶シリコンを異方性エッチングすることによりゲート電極５を形成する（図１参照）。

次に、シリコンが露出している領域前面に窒素の注入を行った後、ＬＤＤ領域６を形成する。ＣＶＤ法により、シリコン基板１の表面に接するように酸化膜１１を堆積させた後、ＣＶＤ法により、窒化膜１２を堆積させる。

この時、サイドウォール下層となるＣＶＤ酸化膜１１は約１５０オングストローム程度、サイドウォール上層となるＣＶＤ窒化膜１２は約８００オングストローム程度の厚みがある。この状態のシリコン基板の断面が図２に示されている。

次に、リアクティブイオンエッチング法により、この窒化膜１２と酸化膜１１がエッチバックされ、サイドウォール１５が形成される。このサイドウォール１５は、２層構造を有しており、シリコン基板１に接するように形成されたバッファ層１３と、このバッファ層１３上に形成された窒化シリコン層１４とからなる。

ここではバッファ層１３がゲート電極５にも接しているが、この製造工程上たまたまこのようになったにすぎず、バッファ層１３がゲート電極５に接することは発明にとって必須の構成要件ではない。

ソース／ドレインが形成されるべき領域に不純物を添加した後に１０００℃前後の温度で３０秒間ＲＴＡを行い、ソース／ドレイン領域８を形成した状態が図３に示されている。この時、ゲート電極５の多結晶シリコン中の窒素およびソース／ドレイン領域８中の窒素がゲート絶縁膜４およびサイドウォール１５のバッファ層１３に入り込み、ゲート絶縁膜４およびサイドウォール１５のバッファ層１３が窒化される。

このシリコン基板１の深さ方向の窒素の濃度が図４に示されている。シリコン基板１とサイドウォール１５との境界が図４のグラフにおける０．００μｍに相当する。

次に、サリサイドプロセスを用いて、ゲート電極５の上に、およびソース／ドレイン領域８上にシリサイド膜が形成される。このサリサイドプロセスにおいて、まず、コバルトＣｏをスパッタ法により堆積する（図５参照）。このミキシングによってシリコン基板１とシリサイド膜１０との界面が平坦化される。

ここでは、２段階のＲＴＡを用いて、シリサイド反応を進め、図６にあるように、コバルトのシリサイド膜１０を形成する。その後の未反応の金属膜９を除去したときのシリコン基板１の断面が図７に示されている。

ここで形成されたサイドウォール１５は、最終的には、バッファ層１３が窒化酸化シリコンで形成されている。このＭＩＳＦＥＴは、２層構造サイドウォール１５によって、コバルトのシリサイド膜１０がサイドウォール１５の下に潜り込むことを防いでいる。

サイドウォール１５を構成している窒化酸化シリコンからなるバッファ層１３と窒化シリコン層１４は、窒化シリコン層１４の機械的応力（メカニカルストレス）により、コバルトシリサイドＣｏＳｉ₂のサイドウォール１５の下での横方向拡散を抑制していると考えている。

このようにサイドウォール１５の下での横方向の拡散を抑制することで、コバルトシリサイドＣｏＳｉ₂を用いたサリサイド化トランジスタにおける、ゲート耐圧の劣化、ゲート酸化膜信頼性の低下、およびゲート電極とソース／ドレイン電極との電気的短絡等を抑制することができるのである。

図８および図９は、それぞれ従来およびこの発明のＭＩＳトランジスタにおける、ゲートブレークダウン電圧とブレークダウンが起こる頻度との関係を示すグラフである。ここでは、ゲートとソース／ドレインの短絡の頻度を評価しやすいようにゲート端長の長い、２１６ｍｍのトランジスタを測定している。

これらのグラフにおいて、正のゲートブレークダウン電圧によってブレークダウンを起こすのはＰチャネルトランジスタであり、負のゲートブレークダウン電圧によってブレークダウンを起こすのはＮチャネルトランジスタの場合である。

図８に比べて図９の方が絶対値が大きいゲートブレークダウン電圧でブレークダウンする素子が多いことを示しているから、ゲート絶縁膜４の下にシリサイド膜１０が入り込む距離が従来のシリサイド膜１０に比べて短くなったことによってゲート耐圧の安定性が増したことが、これらのグラフを比較することによって分かる。

なお、この実施の形態の説明においては、シリサイド反応に用いる金属にコバルトＣｏを使用したが、シリサイドを形成する際に拡散種となる金属、あるいはこれを含む合金（例えば、ニッケルＮｉなど）を用いても同様に、潜り込みが発生するので、上記と同様に２層構造サイドウォールを用いて同様の効果を得ることができる。

２層構造のサイドウォール１５を有するＭＩＳトランジスタにおいて、サリサイド化を行うと、下層である窒化酸化シリコン層１３により、サイドウォール１５と基板間の界面準位は、従来の窒化酸化シリコンのみのサイドウォールと同等に保たれる。

ここではサイドウォール１５のバッファ層１３に窒化酸化シリコンを用いたが、酸化シリコンに比べて窒化酸化シリコンを用いた方が高いホットエレクトロン耐性を得る点で有利だからである。

なお、窒化シリコン層を直接、シリコン基板１上に堆積してもシリサイドのサイドウォール１５下での横方向成長を抑えることができると考えられる。また、２０〜１００オングストローム程度の薄膜ゲート酸化膜４上に堆積した場合でも同様である。

しかし、これらの場合には、窒化シリコン層堆積時の応力により、窒化シリコン層とシリコン基板１との界面、および、薄膜ゲート酸化膜とシリコン基板１との界面に界面準位が多量に生成され、トランジスタ特性が劣化する事が判っている。

窒化シリコン層１４と窒化酸化シリコンからなるバッファ層１３を備える２層構造のサイドウォール１５において、下層のバッファ層１３（ＣＶＤ酸化膜）は、この界面準位生成を抑制する層としての役割を果たす。

従って、バッファ層１３は、例えば、酸化膜であってもよく、上記実施の形態と同様の効果を奏する。サイドウォール１５のバッファ層１３を酸化膜とするためには、例えば、上述の製造工程において、窒素を注入する工程を省けばよい。

サイドウォール１５はバッファ層を備える２層以上の多層構造であれば、シリコン基板１の上で発生する界面準位生成の抑制ができるという上記実施の形態と同様の効果を奏する。

また、上記実施の形態では、コバルトシリサイドＣｏＳｉ₂を生成する際に２段階のＲＴＡを用いたが、従来は横方向拡散を抑制するためにこのような２段階のＲＴＡを用いていたのであり、一度のＲＴＡでコバルトＣｏとシリコンＳｉからコバルトシリサイドＣｏＳｉ₂を形成してもよく、この場合には、ＲＴＡの工程を一工程省くことができるという効果が生じる。

１ シリコン基板、２ 分離酸化膜、４ ゲート絶縁膜、５ ゲート電極、９ 金属膜、１０ シリサイド膜、１３ バッファ層、１４ 窒化シリコン層。

Claims (8)

1. 半導体基板を用意する工程と、
   前記半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極形成後、前記半導体基板中にＬＤＤ領域を形成する工程と、
   前記ＬＤＤ領域を形成後、前記ゲート電極と前記半導体基板を覆うように酸化膜を形成する工程と、
   前記酸化膜を形成後、前記酸化膜を覆うように応力を有する窒化膜を形成する工程と、
   前記酸化膜と前記窒化膜をエッチングし、前記ゲート電極の側壁にサイドウォールを形成する工程と、
   前記サイドウォール形成後、前記半導体基板中にソースおよびドレイン領域を形成する工程と、
   前記ソースおよび前記ドレイン領域を形成後、前記ソースおよびドレイン領域上にシリサイド膜を形成する工程と、
   を有する半導体装置の製造方法。
2. 半導体基板を用意する工程と、
   前記半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記ゲート電極形成後、前記半導体基板に窒素を注入する工程と、
   前記ゲート電極形成後、前記半導体基板中にＬＤＤ領域を形成する工程と、
   前記ＬＤＤ領域を形成後、前記ゲート電極と前記半導体基板を覆うように酸化膜を形成する工程と、
   前記酸化膜を形成後、前記酸化膜を覆うように窒化膜を形成する工程と、
   前記酸化膜と前記窒化膜をエッチングし、前記ゲート電極の側壁にサイドウォールを形成する工程と、
   前記サイドウォール形成後、前記半導体基板中にソースおよびドレイン領域を形成する工程と、
   前記ソースおよび前記ドレイン領域を形成後、前記ソースおよびドレイン領域上にシリサイド膜を形成する工程と、
   を有する半導体装置の製造方法。
3. 前記シリサイド膜はニッケルである請求項１若しくは請求項２に記載の半導体装置の製造方法。
4. 前記シリサイド膜はコバルトである請求項１若しくは請求項２に記載の半導体装置の製造方法。
5. シリコン基板と、
   前記シリコン基板上に配置されたゲート絶縁膜と、
   前記ゲート絶縁膜上に配置されたゲート電極と、
   前記ゲート絶縁膜下方の前記シリコン基板を挟んで前記シリコン基板に配置されたＬＤＤ領域及びソース／ドレイン領域と、
   前記ゲート電極側面に隣接し前記ＬＤＤ領域上に接して配置された窒化酸化シリコン層と前記窒化酸化シリコン層上に配置され、応力を持つ窒化シリコン層とを有するサイドウォールと、
   前記サイドウォールに隣接し前記ソース／ドレイン領域表面に配置されたシリサイド膜と、
   を備えたＭＩＳトランジスタ。
6. シリコン基板と、
   前記シリコン基板上に配置されたゲート絶縁膜と、
   前記ゲート絶縁膜上に配置されたゲート電極と、
   前記ゲート絶縁膜下方の前記シリコン基板を挟んで前記シリコン基板に配置されたＬＤＤ領域及びソース／ドレイン領域と、
   前記ゲート電極側面に隣接し前記ＬＤＤ領域上に接して配置された酸化シリコン層と前記酸化シリコン層上に形成され、応力を持つ窒化シリコン層とを有するサイドウォールと、
   前記サイドウォールに隣接し前記ソース／ドレイン領域表面に配置されたシリサイド膜と、
   を備えたＭＩＳトランジスタ。
7. シリコン基板と、
   前記シリコン基板上に配置されたゲート絶縁膜と、
   前記ゲート絶縁膜上に配置されたゲート電極と、
   前記ゲート絶縁膜下方の前記シリコン基板を挟んで前記シリコン基板に配置されたＬＤＤ領域及びソース／ドレイン領域と、
   前記ゲート電極側面に隣接し前記ＬＤＤ領域上に接して配置された窒化酸化シリコン層と前記窒化酸化シリコン層上に配置され、窒化シリコン層とを有するサイドウォールと、
   前記サイドウォールに隣接し前記ソース／ドレイン領域表面に配置されたシリサイド膜と、
   を備えたＭＩＳトランジスタ。
8. シリコン基板と、
   前記シリコン基板上に配置されたゲート絶縁膜と、
   前記ゲート絶縁膜上に配置されたゲート電極と、
   前記ゲート絶縁膜下方の前記シリコン基板を挟んで前記シリコン基板に配置されたＬＤＤ領域及びソース／ドレイン領域と、
   前記ゲート電極側面に隣接し前記ＬＤＤ領域上に接して配置された酸化シリコン層と前記酸化シリコン層上に形成され、窒化シリコン層とを有するサイドウォールと、
   前記サイドウォールに隣接し前記ソース／ドレイン領域表面に配置されたシリサイド膜と、
   を備えたＭＩＳトランジスタ。

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